JPS60211969A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術さらには半導体基板上へのコン
デンサの形成に適用して有効な技術に関し、例えばバイ
ポーラ型メモリにおけるメモリセル内のスピードアップ
コンデンサやメモリセルの電荷蓄積素子の形成に利用し
て有効な技術に関する。

［背景技術］ バイポーラ型半導体メモリにおけるメモリセルの構成と
して、例えば第１図に示すものが知られている（電子通
信学会発行「メモリ」第９４頁）。

このメモリセルは、フリップフロップを構成するマルチ
エミッタ１〜ランジスタＱ１．Ｑ２のコレクタとワード
線Ｗとの間に接続された負荷抵抗Ｒ１゜Ｒ２と並列に、
順方向抵抗および順方向電圧の小さなショットキ・バリ
ア・ダイオードＤ　、＋　’Ｄ　２を接続することによ
り、読出し電流を大きくし、かつ信号の立上がりを速く
して、低消費電力化と書込み・読出し速度の高速化を図
かろうというものである。

ところで上記のような回路形式のメモリセルにおいては
、ショットキ・バリア・ダイオードＤ１゜Ｄ２の面積を
大きくすると読出し速度を速くできることが分かった。

すなわち、ショットキ・バリア・ダイオードＤ　ｘ　、
Ｄ　２を大きくするとその寄生容量が大きくなるため、
第１図に破線で示すように、ショッ１〜キ・バリア・ダ
イオードＤ１．Ｄ２と並列にコンデンサＣ１＋　Ｃ２を
接続したのと同じ構成になる。すると、読出し時にワー
ド線Ｗをハイレベルに持って行ったとき、コンデンサが
高速スイッチング動作して（抵抗がゼロとなって）ノー
ドｎｏとｎｌ　（特にロウ側のノード）の立上がりが早
く、かつオーバーシュート波形が改善される。つまり、
ショットキ・バリア・ダイオードＤ１．Ｄ２の寄生容量
がスピードアップコンデンサとして作用して、読出し速
度が速くされる。また２回路の動作マージンが向上され
る。

そこで、本発明者は、ショットキ・バリア・ダイオード
Ｄ１．Ｄ２の占有面積を大きくして、０゜３５〜０．４
ｐＦ程度の容量を持つように形成することによって、高
速読出し可能なメモリセル構造を開発した。

ところが、上記のようなメモリセル構造にあっては、占
有面積の大きなショットキ・バリア・ダイオードＤ　１
　ｒ　Ｄ　２がメモリセルの占有面積の約４０％近くを
占めてしまい、メモリの大容量化に伴なう高集積化の妨
げになるという不都合があることが分かった。

一方、本出願人は、先に、素子分離領域となる部分を削
ってＵ字状の溝（以下Ｕ溝と称筆る）を形成し、このＵ
溝の内側に酸化膜を形成してからＵ溝の中をポリシリコ
ン（多結晶シリコン）で埋めることに゛よって素子分離
領域とするＵ溝分離法と称する分離技術を提案した（特
願昭５７−１６８３５５号）。

［発明の目的コ この発明の目的は、従来に比べて顕著な効果を奏する半
導体技術を提供することにある。

この発明の他の目的は、例えばバイポーラ型メモリにお
けるフリップフロップ型のメモリセルに適用した場合に
、メモリセルの占有面積を増大させることなく読出し速
度を速くできるようにすることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、この発明は、素子間の分離方法として前記Ｕ
溝分離法を適用するとともに、Ｕ溝内に充填された誘電
体と半導体基板との間の容量をバイポーラ型メモリにお
けるスピードアップコンデンサとして利用することによ
り、ショットキ・バリア・ダイオードの面積を大きくす
ることなくスピードアップコンデンサを構成できるよう
にし、これによって占有面積が小さくかつ高速読出し可
能なメモリセル構造を提供するという上記目的を達成す
るものである。

以下図面を用いτこの発明を具体的に説明する。

［実施例］ 第２図は、本発明をバイポーラ型メモリのメモリセルに
適用した場合の一実施例を示す平面図、第３図は、その
■−■線に沿った断面図である。

この実施例では、ショットキ・バリア・ダイオードＩ）
１　、　Ｄ２に隣接して、このショットキ・バリア・ダ
イオードの占有面積と略同じ大きさの面積内に、特に制
限されないが、複数本のＵ溝ｕ１＋ｕ２＋・・・・がス
トライプ状に配設されてなるキャパシタ領域Ａｃ１．Ａ
ｃ２が設けられている。

また、同じくショットキ・バリア・ダイオードＤ１．Ｄ
２に隣接して、フリップフロップを構成するマルチエミ
ッタトランジスタＱ　１．　Ｑ　２が形成され、メモリ
セルＭＣ全体として第２図のごとく長方形をなすように
レイアウトが行なわれ、このメモリセルＭＣを縦方向お
よび横方向に連続的に配設させてメモリセルアレイを構
成する場合の実装効率を良好にできるようにされている
。

なお、特に制限されないが、上記キャパシタ領域Ａ　ｃ
　１　（Ａ　Ｃ２）に形成されるコンデンサと、ショッ
トキ・バリア・ダイオードＤ１　（Ｄ２）およびトラン
ジスタＱ１　（Ｑ２）の相互間のおよびワード線やデー
タ線との配線接続を容易にする等の理由から、メモリセ
ルＭＣ内が第２図に鎖線Ｓで示すように分割され、トラ
ンジスタＱ１（Ｑ２）に接続されるショットキ・バリア
・ダイオードＤ１　（Ｄ２）とキャパシタ領域Ａ　ｃ　
１’　（Ａ　Ｃ２）が、Ｌ字状をなすようにレイアウト
されている。そして、上記メモリセルＭＣの周囲は比較
的深いＵ溝分離領域で分離され、また、特に制限されな
いが、上記キャパシタ領域ＡＣ１（ＡＣ２）とショット
キ・バリア・ダイオードＤＩ（Ｄ２）およびトランジス
タＱｌ（Ｑ２）間は比較的浅いＵ溝分離領域で分離され
ている。キャパシタの容量値は、Ｕ溝の深さを適当に調
節したり、Ｕ溝内の酸化膜やＳｉ３Ｎ４膜厚を調整する
ことにより所望の値にできる。

なお、第２図において符号Ｅ、Ｃで示されるのは、それ
ぞれトランジスタのエミッタ領域とコレクタ領域である
。

次に上記メモリセルＭＣの具体的な構造例を第３図の断
面図を用いて説明する。

例えば、Ｐ型シリコンからなる半導体基板１上に、酸化
膜等をマスクにしてＮ型不純物を熱拡散させることによ
り形成されたＮ＋埋込層２が設けられている。また、Ｎ
＋埋込層２の上に気相成長法により形成されたＮ−型エ
ピタキシャル層３が設けられている。

そして、メモリセルの周縁となる部分には、上記Ｎ−型
エピ夛キシャル層３およびＮ＋型埋込層２を貫通して基
板１に達するような比較的深いＵ溝分離領域４ａ、４ａ
が形成され、メモリセル内の各素子領域の境界部とキャ
パシタ領域Ａｃには、比較的浅いＵ溝分離領域４ｂ、４
ｂとＵ溝分離体４ｃ、４ｃ・・・・が形成されている。

上記Ｕ溝分離領域４ａ、４ｂおよびＵ溝分離体４ｃは、
例えば、半導体基板１の主面（エピタキシャル層３の表
面）に形成した窒化膜等をマスクとして、ヒドラジンエ
ツチングとドライエツチングとによって基板の主面にＵ
溝を形成してから、Ｕ溝の内側に酸化膜等の絶縁膜５を
形成させ、しかる後、ＣＶＤ法によりポリシリコン（多
結晶シリコン）をデポジションさせて上記各Ｕ溝内にポ
リシリコンロを充填させることにより形成される。

上記の場合、ドライエツチングを２回に分けて最初のド
ライエツチングのときには、メモリセル内の素子間境界
部をホトレジスト等で覆っておき、２回目のドライエツ
チングのとき、両方のＵ溝部分を同時にエツチングさせ
ることにより、深さの異なる２つのＵ溝を形成すること
ができる。

上記のごとく、各Ｕ溝内にポリシリコンロが充填された
後は、表面のポリシリコンをエツチングにより除去して
平坦化してから、熱酸化を行なってポリシリコンロの表
面に酸化膜７を形成して蓋をする。

それから、コレクタ引出し口となる部分へＮ型不純物の
イオン打込みを行なって熱処理により拡散させてＮ型の
コレクタ引出し口８を形成する。

次に、ベース領域となる部分へのＰ型不純物のイオン打
込みおよびその熱拡散とエミッタ領域となる部分へのＮ
型不純物の、イオン打込みおよびその熱拡散を行なう。

これによって、第３図のごとく、ベース領域９とエミッ
タ領域１０．１０が形成され、バイポーラトランジスタ
が構成される。

上記の場合、ベース領域９とコレクタ引出し口８との境
界に分離領域が形成されていないが、この境界部に上記
の浅いＵ溝分離領域４ｂと同じ分離領域やＬＯＧＯ８等
からなる酸化膜分離領域を設けるようにしてもよい。

次に、基板主面上の酸化膜等の絶縁膜１１を部分的に除
去して、上記トランジスタの各電極部にコンタクトホー
ルを形成するわけであるが、このとき、ショットキ・バ
リア・ダイオードＤが形成される部分の絶縁膜１１を除
去する。それから、表面にアルミニウム等を蒸着させて
、ホトエツチングを行なうことにより、トランジスタの
各電極１３ｂ、１３ｃ、１３ｅとともに、第３図に示す
ごとく、浅いＵ溝４ｂ、４ｂで囲まれたエビタキシャル
領域３ａの表面に接触するアルミ電極１３ｄが形成され
、これによってショットキ・バリア・ダイオードＤが形
成される。

また、上記コンタクトホールの形成の際、キャパシタ領
域Ａｃ内に形成されているＵ溝分離体４ｃ、４ｃ、・・
・・に対しては、その表面の酸化膜７を除去してからア
ルミ蒸着を行ない、上記ショットキ・バリア・ダイオー
ドの電極１３ｄと連続したアルミ層を形成してＵ溝分離
体４ｃ、４ｃ、・・・・内のポリシリコンロと接触させ
る。すると、Ｕ溝分離体４ｃと基板との接触面積が大き
いため。

内部の誘電体としてポリシリコンロと基板１との間に比
較的大きな容量が生じ、これがショットキ・バリア・ダ
イオードＤの電極１３ｄに接続される。

なお、上記Ｕ溝分離体４ｃの容量によるコンデンサの他
端は、Ｎ＋埋込層２を介して上記トランジスタのコレク
タに接続される。また、第３図には示されていないが、
トランジスタ領域Ｑ内の基板主面上に拡散層からなる抵
抗Ｒ１、Ｒ２が形成されている。

その結果、第４図に示すようにショットキ・バリア・ダ
イオードＤ１．Ｄ２と並列に、スピードアップコンデン
サＣ１，Ｃ２が接続されたメモリセル構造が実現される
。しかも、この場合、基板との接触面積の大きなＵ溝分
離体４ｃのもつ容量をスピードアップコンデンサＣ１，
Ｃ２として利用しているので、ショットキ・バリア・ダ
イオードの容量を利用した場合よりも面積効率が良くな
る。

例えば、スピードアップコンデンサＣ１，Ｃ２の容量と
して０．３〜０．４ＰＦ程度を実現したい場合、ショッ
トキ・バリア・ダイオードの容量を利用すると、ショッ
トキ・バリア・ダイオードがセル面積の約４０％を占め
るのに比べて、上記実施例のようなＵ溝分離体４Ｃを利
用すれば、セル面積の１０％程度の大きさのキャパシタ
領域を設けるだけで良い。

なお、上記実施例では、キャパシタ領域Ａｃ内にストラ
イプ状にＵ溝分離体４Ｃを形成しているが、格子状ある
いはメツシュ状、ハニカム状等にＵ溝分離体を形成する
ようにしてもよい。また、Ｕ溝の深さを深くしたり、浅
くしたりすることは自在である。

また、上記実施例では、ショットキ・バリア・ダイオー
ドの電極１３ｄに接触されるダイオードを構成する半導
体およびＵ溝分離体４０間の半導体がエピタキシャル層
３とされているが、これらの部分は、コレクタ引出し口
８へのＮ型不純物のイオン打込みと同時に、イオンを注
入してＮ＋型とするようにしてもよい。

さらに、上記実施例では、メモリセル内にＵ溝分離体か
らなるキャパシタ領域を設けているが、Ｕ溝分離領域４
ａによって素子間分離が行なわれるようにされた半導体
集積回路では、そのような素子間分離用のＵ溝内の容量
を積極的に利用することも可能である。

アルミの二層配線技術を利用した半導体集積回路では、
第３図のアルミ電極１３ｂ〜１３ｅの上に層間絶縁膜が
形成され、その上に二層目のアルミ配線が形成される。

また、アルミニウムの代わりに、プラチナシリコン（Ｐ
ｔ−３ｉ）あるいはチタンタングステン（Ｔｉｅ）等を
用いて、ショットキ・バリア・ダイオードの電極１３ｄ
を形成するようにしてもよしＡｏ ［効果］ 素子間の分離方法として前記Ｕ溝分離法を適用するとと
もに、Ｕ溝内に充填された誘電体と半導体基板との間の
容量をバイポーラ型メモリにおけるスピードアップコン
デンサとして利用するようにしたので、ショットキ・バ
リア・ダイオードの面積を大きくすることなくスピード
アップコンデンサを構成できるという作用により、バイ
ポーラ型メモリにおけるメモリセルの高速読出しと高集
積化が可能になり、チップサイズの低減を図るこ・とが
できるという効果がある。

上記コンデンサは、回路マージン、耐α線強度向上用の
コンデンサとしても使うことができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、Ｕ溝分離領域およびＵ溝分離体がＵ溝内に形成された
酸化膜の内側に誘電体としてポリシリコンが充填された
構成になっているが、Ｕ溝内に酸化膜と窒化膜を２層も
しくは３層に形成し、その内側に誘電体を充填させた構
造でもよく、また誘電体はポリシリコンに限定されるも
のでない。さらに、素子間分離法は、Ｕ溝分離法でなく
、酸化膜分離法等であってもよい。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ型メモリ
に適用したものについて説明したが、それに限定される
ものでなく、コンデンサを必要とするすべての半導体集
積回路に利用することができる。

【図面の簡単な説明】

第１図は、従来のバイポーラ型メモリにおけるメモリセ
ルの構成例を示す回路図、 第２図は、本発明をバイポーラ型メモリにおけるメモリ
セルの構成に適用した場合の一実施例を示す平面説明図
、 第３図は、第２図における■−■線に沿った断面図、 第４図は、本発明を適用したバイポーラ型メモリにおけ
るメモリセルの構成例を示す回路図である。 １・・・・半導体基板、２・・・・Ｎ十埋込層、３・・
・・Ｎ−型エピタキシャル層、４ａ、４ｂ・・・・Ｕ溝
分離領域、４ｃ・・・・Ｕ溝分離体、５・・・・絶縁膜
（酸化膜）、６・・・・誘電体（ポリシリコン）、７・
・・・酸化膜、８・・・・コレクタ引出し口、９・・・
・ベース領域、１０・・・・エミッタ領域、１１・・・
・絶縁膜、１３ｂ、１３ｃ、、１３ｅ・・・・トランジ
スタ電極、１３ｄ・・・・ショットキ・バリア・ダイオ
ード電極、Ｑｌ、Ｑ２・・・・マルチエミッタトランジ
スタ、Ｄｌ、Ｄ２・・・・ショットキ・バリア・ダイオ
ード、ｃｌ、’ｃ２・・・・スピードアップコンデンサ
、Ｗ・・・・ワード線、Ａｃ１゜Ａ　Ｃ２・・・・キャ
パシタ領域。 第　１　図 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面に形成される素子の活性領域間に
   溝を掘って内側に絶縁膜を形成してから誘電体を充填す
   ることにより分離領域が形成されてなる半導体装置にお
   いて、上記分離領域内の誘電・体と半導体基板との間の
   容量が、回路を構成するコンデンサとして使用されるよ
   うにされてなることを特徴とする半導体装置。 ２、上記分離領域内の誘電体と半導体基板との間の容量
   が、バイポーラ型メモリにおけるメモリセルを構成する
   スピードアップコンデンサや回路マージン、耐α線強度
   向上用に使用されるようにされてなることを特徴とする
   特許請求の範囲第１項記載の半導体装置。 ３、上記コンデンサが、分離領域とは別に形成された溝
   内に充填された誘電体と半導体基板との間の容量を利用
   するものであることを特徴とする特許請求の範囲第１項
   もしくは第２項記載の半導体装置。