CN1306616C - 包括每个有浮动栅和控制栅极的mos晶体管的半导体存储器 - Google Patents

包括每个有浮动栅和控制栅极的mos晶体管的半导体存储器 Download PDF

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Abstract

一种半导体存储器件包括多个存储单元(MC)，多个局部位线(LBL)，全局位线(WGBL，RGBL)，第一开关元件(SEL)，和保持电路(60)。存储单元(MC)包括第一(MT)和第二MOS晶体管(ST)。第一MOS晶体管(MT)具有电荷积聚层(150)和控制栅极(170)。第二MOS晶体管(ST)具有连接到第一MOS晶体管(MT)的电流通路的一端的其电流通路的一端。局部位线(LBL)连接第一MOS晶体管(MT)的电流通路的另一端。第一开关元件(SEL)在局部位线(LBL)和全局位线(WGBL，RGBL)之间连接。保持电路(60)连接到全局位线(WGBL，RGBL)，并且保存待写入到存储单元(MC)中的数据。

Description

包括每个有浮动栅和控制栅极的 MOS晶体管的半导体存储器
技术领域
本发明涉及一种半导体存储器件。尤其，本发明涉及一种包括每个具有浮动栅和控制栅极的MOS晶体管的非易失性半导体存储器件。
背景技术
非易失性半导体存储器，包括NOR闪速存储器和NAND闪速存储器，已经广泛使用。
近年来，一种结合NOR闪速存储器和NAND闪速存储器的最佳特征的闪速存储器已经在例如Wei-Hua Liu，“一种仅用于1.8V应用的2晶体管源选择(2TS)闪速EEPROM”，非易失性半导体存储器专题讨论会4.1，1997(“A 2-Transistor Source-select(2TS)Flash EEPROM for1.8-V-Only Application”，Non-Volatile Semiconductor MemoryWorkshop 4.1，1997)中提出。该闪速存储器具有包括两个MOIS晶体管的存储单元。在这种存储单元中，起非易失性存储部分的一个MOS晶体管具有包括控制栅极和浮动栅的结构，并且连接到位线。连接到源线的另一个MOS晶体管用来选择存储单元。但是，使用该文献中描述的传统闪速存储器，操作速度有时不足。特别地，读出速度容易降低。
发明内容
本发明已经考虑到传统技术的上述问题而提出。本发明的目的在于提供一种能够提高操作速度的半导体器件。
根据本发明一个方面的半导体存储器件包括：多个存储单元，每个存储单元包括具有电荷积聚层和控制栅极的第一MOS晶体管以及其电流通路的一端连接到第一MOS晶体管的电流通路的一端的第二MOS晶体管；多个局部位线，每个局部位线连接第一MOS晶体管的电流通路的另一端；全局位线，局部位线的两个或多个共同地连接到其上；第一开关元件，其在局部位线和全局位线之间连接；以及保持电路，共连接到全局位线并且保存待写入到存储单元中的数据。
附图说明
图1是根据本发明第一实施方案的闪速存储器的框图；
图2是包括于第一实施方案的闪速存储器中的闩锁电路的电路图；
图3A是包括于第一实施方案的闪速存储器中的存储单元块的平面图；
图3B是沿着图3A的线3B-3B而获得的截面图；
图3C是沿着图3A的线3C-3C而获得的截面图；
图4A是根据第一实施方案的闪速存储器的一部分的电路图，其帮助说明写操作；
图4B是根据第一实施方案的闪速存储器的一部分的电路图，其帮助说明读操作；
图5是包括于根据本发明第二实施方案的闪速存储器中的存储单元块和选择器的电路图；
图6A是包括于第二实施方案的闪速存储器中的存储单元块的平面图；
图6B是沿着图6A的线6B-6B而获得的截面图；
图7是包括于根据本发明第三实施方案的闪速存储器中的存储单元块和选择器的电路图；
图8A是第三实施方案的闪速存储器的一部分的电路图，其帮助说明写操作；
图8B是第三实施方案的闪速存储器的一部分的电路图，其帮助说明读操作；
图9是包括于根据本发明第四实施方案的闪速存储器中的存储单元块和选择器的电路图；
图10是包括根据本发明第五实施方案的闪速存储器的***LSI的框图；
图11A是包括于根据第一实施方案的修改的闪速存储器中的选择器的电路图；
图11B是包括于根据第二实施方案的修改的闪速存储器中的选择器的电路图；
图12是包括于根据第一和第二实施方案的修改的闪速存储器中的存储单元块和选择器的电路图。
具体实施方式
根据本发明第一实施方案的非易失性半导体存储器件将参考图1来说明。图1是根据第一实施方案的闪速存储器的框图。
如图1中所示，闪速存储器10包括存储单元阵列20，写解码器30，读解码器40，选择栅极解码器50，闩锁(latch)电路60，读出(sense)放大器70，和源线驱动器80。
存储单元阵列20具有(m+1)×(n+1)个存储单元块BLK(其中m和n是自然数)，以一一对应的关系为存储单元块BLK提供的选择器SEL，以及MOS晶体管21。虽然在图1中，仅显示了(2×2)个存储单元块BLK，该实施方案并不局限于该数目。
每个存储单元块包括多个存储单元MC。存储单元MC具有其电流通路彼此串联的存储单元晶体管MT和选择晶体管ST。存储单元晶体管MT具有叠栅结构，其包括在半导体衬底上形成浮动栅并且栅极绝缘膜***其间，以及在浮动栅上形成的控制栅极并且栅极间绝缘膜***其间。存储单元晶体管MT的源区连接到选择晶体管ST的漏区。每个存储单元块包括(4×2)个这种结构的存储单元。在列的方向或列方向上排列的存储单元MC的数目在图1中是四个。存储单元的数目是说明性的而不是限制性的，并且可以是例如8或16个。在列方向上彼此相邻的存储单元MC共享选择晶体管ST的源区或者存储单元晶体管MT的漏区。在两列中的存储单元的存储单元晶体管MT的漏区以一一对应的关系连接到两个局部位线LBL0，LBL1。局部位线LBL0，LBL1的每一个的一端连接到选择器SEL。局部位线LBL0，LBL1的另一端经由MOS晶体管22的电流通路连接到写解码器30。而且，在存储单元阵列20中，同一行中的存储单元晶体管MT的控制栅极共同地连接到字线WL0～WL(4m-1)的任何一个。同一行中的选择晶体管ST的栅极共同地连接到选择栅极线SG0～SG(4m-1)的任何一个。局部位线LBL0，LBL1同样地连接到每个存储单元块BLK中的存储单元晶体管，而字线WL和选择栅极线SG同样地连接到从一个存储单元块到另一个的同一行中的存储单元晶体管和选择晶体管。字线WL0～WL(4m-1)连接到写解码器30。选择栅极线SG0～SG(4m-1)连接到选择栅极解码器50。选择晶体管ST的源区在多个存储单元块BLK中共同地连接，然后连接到源线驱动器80。
接下来，将说明选择器SEL的结构。每个选择器SEL包括串联的四个MOS晶体管23～26。特别地，MOS晶体管23的电流通路的一端连接到MOS晶体管24的电流通路的一端。MOS晶体管24的电流通路的另一端连接到MOS晶体管25的电流通路的一端。MOS晶体管25的电流通路的另一端连接到MOS晶体管26的电流通路的一端。MOS晶体管23，26的栅极连接到写解码器30。MOS晶体管24，25的栅极连接到读解码器40。然后，相应存储单元块BLK的局部位线LBL0连接到MOS晶体管23和MOS晶体管24的连接点。相应存储单元块BLK的局部位线LBL1连接到MOS晶体管25和MOS晶体管26的连接点。而且，选择器的MOS晶体管23，26的另一端连接到写全局位线WGBL0～WGBL(2n-1)的任何一个。写全局位线WGBL0～WGBL(2n-1)的每一个同样地连接到同一列中的选择器的MOS晶体管23或MOS晶体管26的电流通路的另一端。然后，写全局位线WGBL0～WGBL(2n-1)的每一个的一端连接到为每个写全局位线提供的闩锁电路60。读全局位线RGBL0～RGBL(n-1)连接到MOS晶体管24和MOS晶体管25的连接点。读全局位线RGBL0～RGBL(n-1)的每一个同样地连接到同一列中的选择器SEL的MOS晶体管24和MOS晶体管25的连接点。然后，读全局位线RGBL0～RGBL(n-1)的每一个的一端经由相应MOS晶体管21的电流通路连接到读出放大器70。每个MOS晶体管21的栅极共同地连接并且连接到读解码器40。
存储单元阵列20的结构也将如下说明。在存储单元阵列20中，多个存储单元MC以矩阵形式排列。同一行中的存储单元MC的存储单元晶体管MT的控制栅极共同地连接到字线WL0～WL(4m-1)的任何一个。同一行中的存储单元的选择晶体管的栅极连接到选择栅极线SG0～SG(4m-1)的任何一个。在同一列中串联的四个存储单元MC的存储单元晶体管MT的漏极共同地连接到局部位线LBL0，LBL1中的一个。也就是，存储单元阵列20中的多个存储单元MC以排列在列中的四个存储单元MC为单位连接到不同的局部位线。然后，同一行中的局部位线的每一个的一端经由MOS晶体管22彼此连接，并且连接到写解码器30。同一列中的局部位线LBL0，LBL1的另一端分别经由MOS晶体管23，26连接到写全局位线WGBL0～WGBL(2n-1)的任何一个。同一列中的局部位线LBL0，LBL1的另一端分别经由MOS晶体管24，25连接到读全局位线RGBL0～RGBL(n-1)的任何一个。存储单元MC的选择晶体管ST的源极共同地彼此连接并且连接到源线驱动器80。在如上所述配置的存储单元阵列中，连接到同一局部位线的两列四个存储单元MC形成一个存储单元块BLK。同一列中的存储单元块共同地连接到写全局位线的任何一个和读全局位线的任何一个。另一方面，另一列中的存储单元块连接到写全局位线的任何一个和读全局位线的任何一个。
在写操作中，写解码器30选择字线WL0～WL(4m-1)的任何一个并且提供电压到所选字线。写解码器30也提供电压到选择器SEL中的MOS晶体管23，26的栅极。而且，写解码器30提供电压到MOS晶体管22的栅极和局部位线的公共连接点。
在读操作中，读解码器40选择选择器SEL中的MOS晶体管24，25的任何一个并且提供电压到所选MOS晶体管的栅极。读解码器40也提供电压到MOS晶体管21的栅极。
选择栅极解码器50选择选择栅极线SG0～SG(4m-1)的任何一个，并且提供电压到所选栅极线。
闩锁电路60锁存写数据。
读出放大器70放大读出数据。
源线驱动器80提供电压到源线。
图2是显示闩锁电路60的结构的电路图。如图2中所示，闩锁电路60具有两个反相器61，62。反相器61的输入端连接到反相器62的输出端。反相器61的输出端连接到反相器62的输入端。反相器61的输入端与反相器62的输出端的连接点连接到写全局位线。反相器61，62的电源电压是VBB(例如，-8V)和Vcc(例如，1.5V)或GND。电源电压的高压侧是Vcc还是GND由开关元件63来确定。
接下来，将说明包括于图1的闪速存储器中的存储单元阵列的平面图案。图3A是连接到图1中的写全局位线WGBL0，WGBL1和字线WL0～WL3的存储单元块BLK的平面图。
如图3A中所示，在第一方向上延伸的多个条形单元区域AA在垂直于第一方向的第二方向上在半导体衬底100中形成。然后，在第二方向上延伸的条形字线WL0～WL3和选择栅极线SG0～SG3以越过两个单元区域AA的这种方式来形成。当然，这些字线WL0～WL3和选择栅极线SG0～SG3在第二方向上彼此相邻的多个存储单元块(没有显示)中共同地连接。在字线WL0～WL3和单元区域AA彼此越过的区域中，存储单元晶体管MT(没有显示)形成。在选择栅极线SG0～SG3和单元区域AA彼此越过的区域中，选择晶体管ST(没有显示)形成。在字线WL0～WL3和单元区域AA彼此越过的区域中，一个存储单元晶体管MT与另一个隔离的浮动栅(没有显示)形成。
在彼此相邻的两个选择栅极线SG0，SG1和彼此相邻的两个选择栅极线SG2，SG3上，在第二方向上延伸的条形源线SL0，SL1形成。源线SL0，SL1和选择晶体管ST的源区由接触插头CP1电连接。在第一方向上延伸的条形局部位线LBL0，LBL1以它们几乎与单元区域AA重叠的这种方式来形成。局部位线LBL0，LBL1的每一个的一端连接到与存储单元块BLK相对应的选择器SEL。局部位线LBL0，LBL1的另一端位于距离选择器最远的存储单元晶体管MT(或者连接到字线WL3的存储单元晶体管)的顶部。局部位线LBL0，LBL1经由接触插头CP2连接到每个存储单元晶体管MT的漏区。在正好选择栅极线SG0～SG3的每一个的上面的区域中，在第二方向上延伸的条形金属布线层110形成。起选择栅极线SG0～SG3的分路布线作用的金属布线层110经由接触插头连接到区域中的选择栅极线SG0～SG3(没有显示)。在距离相应选择器SEL最远的位置中，MOS晶体管21的栅电极120如此形成，使得它的形状像在第二方向上延伸的条形。然后，MOS晶体管21的源区经由接触插头CP3连接到金属布线层130。同一行中的MOS晶体管21的源区共同地连接到金属布线层130。而且，在该布线层上面的层中，在第一方向上延伸的三个条形金属布线层形成。这三个金属布线层是两个写全局位线WGBL0，WGBL1，和夹在写全局位线之间的读全局位线RGBL0。
接下来，存储单元块BLK的截面结构将参考图3B和3C来说明。图3B是沿着图3A的线3B-3B而获得的截面图。图3C是沿着图3A的线3C-3C而获得的截面图。
如该图中所示，单元隔离区STI在半导体衬底100中形成。由单元隔离区STI包围的区域是单元区域AA。栅极绝缘膜140在半导体衬底100中的单元区域AA上形成。存储单元晶体管MT和选择晶体管ST的栅电极在栅极绝缘膜140上形成。存储单元晶体管MT和选择晶体管ST的栅电极包括在栅极绝缘膜140上形成的多晶硅层150，在多晶硅层150上形成的栅极间绝缘膜160，以及在栅极间绝缘膜160上形成的多晶硅层170。栅极间绝缘膜160由例如氧化硅薄膜，或者具有氧化硅薄膜和氮化硅薄膜的堆叠结构的薄膜，也就是ON薄膜，NO薄膜，或ONO薄膜制成。如图3B中所示，在相邻单元区域AA之间彼此隔离的多晶硅层150起存储单元晶体管MT中的浮动栅的作用。也起控制栅极作用的多晶硅层170连接到字线WL。然后，多晶硅层170同样地连接到相邻的单元区域AA。在选择晶体管ST中，栅极间绝缘膜160的一部分被去除，并且多晶硅层150，170电连接。然后，多晶硅层150，170连接到选择栅极线SG。此外，在选择晶体管ST中，多晶硅层170同样地连接到相邻的单元区域AA。然后，杂质扩散层180在半导体衬底100位于相邻栅电极之间的表面中形成。杂质扩散层180由相邻晶体管共享。在半导体衬底100上，MOS晶体管22的栅电极120在距离选择器SEL最远的位置中形成。
包括存储单元晶体管MT和选择晶体管ST的存储单元MC形成，以具有下面的关系。相邻的存储单元MC，MC它们的选择晶体管ST彼此相邻，并且它们的存储单元晶体管MT彼此相邻。它们共享杂质扩散层。因此，当选择晶体管ST彼此相邻时，两个相邻的存储单元MC，MC以由两个选择晶体管ST，ST共享的杂质扩散层180为中心，对称排列。相反地，当存储单元晶体管MT彼此相邻时，两个相邻的存储单元MC，MC以由两个存储单元晶体管MT，MT共享的杂质扩散层180为中心，对称排列。
然后，层间绝缘膜190在半导体衬底100上形成以覆盖存储单元晶体管MT，选择晶体管ST，和MOS晶体管22。到达由两个选择晶体管ST，ST共享的杂质扩散层(源区)180的接触插头CP1在层间绝缘膜190中形成。然后，连接到接触插头CP1的金属布线层200在层间绝缘膜190上形成。金属布线层200起源线SL的作用。
层间绝缘膜210在层间绝缘膜190上形成以覆盖金属布线层200。然后，接触插头CP2以这样一种方式形成，即它从层间绝缘膜210的表面延伸，穿过层间绝缘膜210和层间绝缘膜190，并且到达存储单元晶体管MT的杂质扩散层(漏区)180。而且，形状类似接触插头CP2的接触插头CP3形成，使得它到达MOS晶体管22的杂质扩散层180(源区)。然后，同样地连接到多个接触插头CP2的金属布线层220在层间绝缘膜210上形成。金属布线层220起局部位线LBL0，LBL1的作用。金属布线层220的一端连接到在同一单元区域AA中距离MOS晶体管22最近的接触插头CP2。金属布线层220的另一端连接到选择器SEL(没有显示)。连接到接触插头CP3的金属布线层130在层间绝缘膜210上形成。当然，金属布线层130与金属布线层220隔离。
层间绝缘膜230在层间绝缘膜210上形成，以覆盖金属布线层220，130。金属布线层110在层间绝缘膜230上形成。金属布线层110起选择晶体管ST的栅极的分路布线的作用。因此，在该区域(没有显示)中，接触孔以这样一种方式制成，即它从层间绝缘膜230的表面延伸，并且到达选择晶体管ST的栅电极170。选择晶体管ST的栅电极170和金属布线层110通过接触孔电连接。
层间绝缘膜240在层间绝缘膜230上形成，以覆盖金属布线层110。金属布线层250在层间绝缘膜240上形成。金属布线层250起读全局位线RGBL0和写全局位线WGBL0，WGBL1的作用。层间绝缘膜260在层间绝缘膜240上形成，以覆盖金属布线层250。
接下来，将说明如上所述配置的闪速存储器的操作。
<写操作>
数据同时写入到连接到字线的任何一个的所有存储单元中。然后，“0”数据或“1”数据依赖于电子是否注入到存储单元晶体管MT的浮动栅中来写入。电子通过Fowler-Nordheim(FN)隧道效应注入到浮动栅中。
在图1中，当写数据(“1”或“0”)从I/O终端(没有显示)输入时，写数据输入到每个闩锁电路60。如果“1”数据存储在闩锁电路60中，闩锁电路60的输出变高，也就是变为0V。相反地，如果“0”数据被存储，闩锁电路60的输出变低，也就是变为VBB(-8V)。这些电压施加到相应的写全局位线WGBL。
然后，写解码器30选择字线WL0～WL(4m-1)的任何一个并且关闭MOS晶体管22。Vpp(例如12V)施加到所选字线。选择栅极解码器50使得选择栅极线SG0～SG(4m-1)为低电平(0V或VBB)。因此，所有选择晶体管都关闭。
而且，写解码器30导通与包括所选字线的存储单元决BLK相对应的选择器SEL中的MOS晶体管23，26。结果，写全局位线WGBL与局部位线LBL电连接。与不包括所选字线的存储单元块BLK相对应的选择器SEL中的MOS晶体管23，26关闭。另一方面，读解码器40关闭所有选择器SEL中的MOS晶体管24，25。因此，读全局位线RGBL与局部位线LBL电断开。
结果，写全局位线将与“1”数据或“0”数据相对应的电势经由选择器SEL中的MOS晶体管23，26施加到包括所选字线的存储单元块BLK的局部位线LBL。该电势经由接触插头CP2(参见图3A和3C)施加到存储单元晶体管MT的漏区。然后，Vpp(12V)施加到所选字线WL，结果0V施加到“1”数据待写入到其中的存储单元MC的漏区，而VBB(-8V)施加到“0”数据待写入到其中的存储单元MC的漏区。如此，因为“1”数据待写入到其中的存储单元MC的栅极和漏极之间的电势差(12V)不够，电子不注入到浮动栅中，结果存储单元MC保持负阈值。另一方面，因为“0”数据待写入到其中的存储单元MC的栅极和漏极之间的电势差(20V)足够大，电子通过FN隧道效应注入到浮动栅中。结果，存储单元的阈值变为正侧。
这样，数据写入到存储单元中。图4A是帮助说明数据如何写入到连接到字线WL0的存储单元MC中的电路图。沿着字线方向存在有八个存储单元块BLK。包括字线WL0的八个存储单元块BLK称作BLK0～BLK7。连接到字线WL0的存储单元MC称作MC0～MC15。
如该图中所示，待写入到相应存储单元MC0～MC15中的数据存储在各自的闩锁电路60中。当选择器SEL中的MOS晶体管23，26导通时，使得写全局位线WGBL0～WGBL15中的每一个连接到局部位线LBL0，LBL1。结果，与写数据相对应的电势(0V或VBB)施加到存储单元MC0～MC15的漏区。因为除存储单元块BLK0～BLK7以外的存储单元块都与写全局位线WGBL0～WGBL15电绝缘，它们对于写全局位线WGBL0～WGBL15是不可见的。
然后，Vpp施加到字线WL0并且其它字线WL1～WL3连接到GND。结果，保存在闩锁电路60中的数据同时写入到连接到字线WL0的所有存储单元MC0～MC15中。
<读操作>
在数据读操作中，数据可以从连接到字线的任何一个的多个存储单元中同时读出。然后，数据从每个块中的一个存储单元MC中读出。
在图1中，选择栅极解码器50选择选择栅极线SG0～SG(4m-1)的任何一个。高电平(例如Vcc)施加到所选选择栅极线。低电平(例如0V)施加到所有未选择的选择栅极线。如此，连接到所选选择栅极线的选择晶体管ST导通，而连接到未选择的选择栅极线的选择晶体管ST关闭。读解码器30不仅使得所有字线WL0～WL(4m-1)为低电平，而且关闭MOS晶体管22。源线驱动器80将源线的电势设为0V。
读解码器40导通与包括所选选择栅极线的存储单元块BLK相对应的选择器SEL中的MOS晶体管24，25的一个。结果，读全局位线RGBL0～RGBL(n-1)电连接到局部位线LBL0～LBL1，如果与不包括所选选择栅极线的存储单元块BLK相对应的选择器SEL中的MOS晶体管24，25关闭。另一方面，写解码器30关闭所有选择器SEL中的MOS晶体管23，26。因此，写全局位线GBL与局部位线LBL电绝缘。此外，读解码器40导通MOS晶体管21。
结果，局部位线LBL0或LBL1经由选择器SEL中的MOS晶体管24或MOS晶体管25和读全局位线RGBL0～RGBL(n-1)连接到读出放大器70。
然后，例如，大约1V施加到读全局位线RGBL0～RGBL(n-1)。然后，因为“1”数据已经写入到其中的存储单元MC的存储单元晶体管MT具有负阈值，它导通。因此，在连接到所选选择栅极线的存储单元MC中，电流从读全局位线RGBL经由局部位线LBL，存储单元晶体管MT，和选择晶体管ST流到源线SL。另一方面，因为“0”数据已经写入到其中的存储单元MC的存储单元晶体管MT具有正阈值，它处于关闭状态。因此，没有电流流过读全局位线RGBL。
这样，读全局位线RGBL的电势变化。读出放大器70放大该变化，从而执行读操作。图4B是帮助说明数据如何从连接到字线WL0和局部位线LBL0的存储单元MC中读出的电路图。沿着字线方向存在有八个存储单元块BLK。包括字线WL0的八个存储单元块BLK称作BLK0～BLK7。连接到字线WL0和局部位线LBL0的存储单元MC称作MC0～MC7。
如该图中所示，当选择器SEL中的MOS晶体管24导通时，读全局位线RGBL0～RGBL7的每一个连接到局部位线LBL0。然后，大约1V的电势施加到读全局位线RGBL0～RGBL7。因为除存储单元块BLK0～BLK7以外的存储单元块与读全局位线RGBL0～RGBL7电绝缘，它们对于读全局位线RGBL0～RGBL7是不可见的。而且，在存储单元块BLK0～BLK7中，因为局部位线LBL1与读全局位线RGBL0～RGBL7电绝缘，连接到局部位线LBL1的存储单元MC对于读全局位线RGBL0～RGBL7是不可见的。
然后，高电平施加到选择栅极线SG0，并且其它选择栅极线SG1～SG3置为低电平。在存储单元块BLK0～BLK7中，电流流过连接到“1”数据已经写入到其中的存储单元的读全局位线RGBL，使得电势下降。另一方面，没有电流流过连接到“0”数据已经写入到其中的存储单元的读全局位线RGBL，使得电势保持不变。结果，数据从连接到字线WL0和局部位线LBL0的所有存储单元MC0～MC7中同时读出。
在上面的实例中，已经说明了数据从连接到局部位线LBL0的存储单元中读出的情况。在数据从连接到局部位线LBL1的存储单元中读出的情况中，选择器SEL中的MOS晶体管25导通并且MOS晶体管24关闭。
<擦除操作>
数据从共享井区域的所有存储单元中同时擦除。因此，在图1的实例中，包括于存储单元阵列20中的所有存储单元同时擦除。
在图1中，写解码器30将所有字线WL0～WL(4m-1)的电势设为VBB(-8V)。半导体衬底(井区域)的电势设为Vpp(20V)。结果，电子通过FN隧道效应从存储单元的存储单元晶体管的浮动栅中获得进入半导体衬底中。结果，所有存储单元MC的域电压变为负的，从而擦除数据。
如上所述，第一实施方案的闪速存储器产生下面的效果：
(1)闪速存储器的操作速度可以提高。
使用第一实施方案的结构，位线以分层形式组织成局部位线和全局位线(读全局位线和写全局位线)。特别地，多个存储单元连接到局部位线的每一个，并且多个局部位线连接到全局位线的每一个。在图1的实例中，(m-1)个局部位线LBL0或LBL1经由选择器SEL连接到一个写全局位线WGBL。然后，四个存储单元连接到(m-1)个局部位线LBL的每一个。此外，2(m-1)个局部位线LBL0，LBL1经由选择器SEL连接到一个读全局位线RGBL。然后，四个存储单元连接到2(m-1)个局部位线LBL0，LBL1的每一个。
在写操作中，仅有连接到所选存储单元的局部位线LBL连接到写全局位线WGBL。所选存储单元没有连接到其上的局部位线LBL通过选择器SEL与写全局位线WGBL电绝缘。因此，如图4A中所说明的，仅有包括所选存储单元的四个存储单元对于一个写全局位线WGBL是可见的。与所选存储单元位于同一列中并且连接到不同局部位线LBL的所有未选择的存储单元对于写全局位线WGBL是不可见的。例如，在图1中，假设存储单元阵列20每列包括八个存储单元块BLK。如果位线不以分层形式来组织，并且同一列中的所有局部位线共同地彼此连接并连接到闩锁电路，对于局部位线可见的存储单元的数目是每个存储单元块四个，结果对于局部位线可见的存储单元的总数是(4×8)＝32个。在第一实施方案中，八个存储块BLK中仅有一个连接到全局位线。也就是，对于全局位线可见的存储单元的数目仅为四个，这是上述数目的1/8。也就是，仅这四个存储单元MC对写全局位线WGBL中的寄生电容做贡献。与所选存储单元位于同一列中并且连接到不同局部位线LBL的未选择的存储单元对写全局位线中的寄生电容不做贡献。因此，能够显著地减小写全局位线中的寄生电容。
在读操作中同样有效。在读操作中，仅有连接到所选存储单元的局部位线LBL连接到读全局位线RGBL。所选存储单元没有连接到其上的局部位线LBL通过选择器与读全局位线RGBL电绝缘。而且，存在于一个存储单元块BLK中的两个局部位线LBL0，LBL1中仅有一个实际地连接到读全局位线RGBL。因此，如图4B中所说明的，仅有包括所选存储单元的四个存储单元对于一个读全局位线RGBL是可见的。与所选存储单元位于同一列中并且连接到不同局部位线LBL的所有未选择的存储单元对于读全局位线RGBL是不可见的。而且，在一个存储单元块中，连接到连接所选存储单元的两个局部位线的一个的存储单元MC对于读全局位线是不可见的。例如，如在写操作中所说明的，假设存储单元阵列20每列包括八个存储单元块BLK。如果同一行中的所有局部位线共同地彼此连接并连接到读出放大器，对于局部位线可见的存储单元的数目是每个存储单元块四个，结果对于局部位线可见的存储单元的总数是(4×8)＝32个。在第一实施方案中，八个存储块BLK中仅有一个连接到全局位线。也就是，对于全局位线可见的存储单元的数目仅为四个，这是上述数目的1/8。也就是，读全局位线RGBL中的寄生电容可以减小到1/8。因此，能够显著地减小写全局位线中的寄生电容。
此外，如图3B和3C中所示，写全局位线WGBL和读全局位线RGBL由位于最高级的金属布线层250制成。也就是，没有金属布线层存在于金属布线层250的级别之上。因此，写全局位线WGBL和读全局位线RGBL中的寄生电容可以减小。
因为读全局位线和写全局位线中的寄生电容减小，闪速存储器的操作速度提高。
(2)读速度可以提高。
在该闪速存储器中，写操作需要处理相对高的电压，例如在写“0”数据时-8V。为了满足该要求，必须使用具有厚栅极绝缘膜的高耐压MOS晶体管。另一方面，在读操作中使用的电压比在写操作中使用的电压低。因此，当仅考虑读操作时，具有薄栅极绝缘膜的低耐压MOS晶体管可以使用。从操作速度的观点，期望使用低耐压MOS晶体管。
在根据第一实施方案的结构中，局部位线连接到写全局位线和读全局位线。然后，存储单元经由写全局位线连接到闩锁电路60，并且经由读全局位线连接到读出放大器70。也就是，写操作中的信号通路与读操作中的信号通路不同。因此，对于读操作中的信号通路，不需要考虑对抗在写操作中使用的高压的措施。因此，低耐压MOS晶体管(例如，MOS晶体管21)可以用于读操作中的通路。因此，读操作速度可以提高。
(3)写操作的可靠性可以提高。
如条目(1)中所说明的，位线以分层形式来组织。当考虑写操作中的通路时，多个局部位线连接到写全局位线。在写操作中，仅有包括所选存储单元的一个局部位线电连接到该写全局位线。其它局部位线与该写全局位线隔离。因此，与来自闩锁电路的写数据相对应的电压不施加到所选存储单元不连接到其上的局部位线。因此，连接到这些局部位线上的存储单元被有效地防止错误地写入，这提高了写操作的可靠性。
例如，在图1中，在写操作中，假设选择连接到字线WL0的存储单元MC。然后，仅包括字线WL0的存储单元块BLK通过选择器SEL连接到写全局位线WGBL0～WGBL(2n-1)。然后，不包括字线WL0的其它存储单元块BLK通过选择器SEL与写全局位线WGBL0～WGBL(2n-1)隔离。然后，因为与写数据相对应的电压不施加到不包括字线WL0的存储单元块BLK中的存储单元MC，存储单元不容易错误地写入。
(4)读操作的可靠性可以提高。
在传统的闪速存储器中，存储单元的源线由杂质扩散层制成。使用第一实施方案的结构，源线SL由金属布线层200制成，如图3B和3C中说明的。因此，源线的布线电阻可以显著地减小。这使得能够增加在读操作中引起以流过存储单元的电流量，导致读操作可靠性的提高。
接下来，根据本发明第二实施方案的非易失性半导体存储器件将参考图5来说明。第二实施方案是这样的，即第一实施方案的一个存储单元块BLK包括(4×4)个存储单元MC。图5是第二实施方案的闪速存储器中的存储单元块BLK和选择器SEL的电路图。第二实施方案的闪速存储器具有与图1相同的结构，除了第一实施方案中的存储单元块BLK和选择器SEL的结构由图5的结构来取代。因此，除存储单元块BLK和选择器SEL以外的结构的说明将省略。
如图5中所示，在第二实施方案中，一个存储单元块包括四列存储单元，而在第一实施方案中，一个存储单元块包括两列存储单元MC。也就是，每个存储单元块BLK存在有(4×4)个存储单元MC。四列中的存储单元的存储单元晶体管MT的漏区以一一对应的关系连接到四个局部位线LBL0～LBL3。局部位线LBL0～LBL3的每一个的一端连接到选择器SEL。局部位线的另一端经由MOS晶体管22的电流通路连接到写解码器30。连接到局部位线LBL0，LBL2的MOS晶体管22的栅极共同地彼此连接。连接到局部位线LBL1，LBL3的MOS晶体管22的栅极共同地彼此连接。而且，同一行中的存储单元晶体管MT的控制栅极共同地连接到字线WL0～WL3的任何一个。同一行中的选择晶体管ST的栅极共同地连接到选择栅极线SG0～SG3的任何一个。选择晶体管ST的源区在所有存储单元MC中共同地连接。
接下来，将说明选择器SEL的结构。为每个存储单元块BLK而提供的选择器SEL具有八个MOS晶体管23-1～26-1，23-2～26-2。四个MOS晶体管23-1，24-1，25-2，26-2串联。四个MOS晶体管23-2，24-2，25-1，26-1串联。特别地，MOS晶体管23-1的电流通路的一端连接到MOS晶体管24-1的电流通路的一端。MOS晶体管24-1的电流通路的另一端连接到MOS晶体管25-2的电流通路的一端。MOS晶体管25-2的电流通路的另一端连接到MOS晶体管26-2的电流通路的一端。此外，MOS晶体管23-2的电流通路的一端连接到MOS晶体管24-2的电流通路的一端。MOS晶体管24-2的电流通路的另一端连接到MOS晶体管25-1的电流通路的一端。MOS晶体管25-1的电流通路的另一端连接到MOS晶体管26-1的电流通路的一端。MOS晶体管23-1，23-2，26-1，26-2的栅极连接到写解码器30。MOS晶体管24-1，24-2，25-1，25-2的栅极连接到读解码器40。局部位线LBL0连接到MOS晶体管23-1与MOS晶体管24-1的连接点。局部位线LBL1连接到MOS晶体管23-2与MOS晶体管24-2的连接点。局部位线LBL2连接到MOS晶体管25-1与MOS晶体管26-1的连接点。局部位线LBL3连接到MOS晶体管25-2与MOS晶体管26-2的连接点。此外，MOS晶体管23-1，23-2的另一端连接到写全局位线WGBL0。MOS晶体管26-1，26-2的另一端连接到写全局位线WGBL1。同一列中的MOS晶体管23-1，23-2的电流通路共同地连接到写全局位线WGBL0。同一列中的MOS晶体管26-1，26-2的电流通路共同地连接到写全局位线WGBL1。写全局位线WGBL0，WGBL1的每一个连接到相应的闩锁电路60。读全局位线RGBL0连接到MOS晶体管24-1与MOS晶体管25-2的连接点，并且连接到MOS晶体管24-2与MOS晶体管25-1的连接点。同一列中的MOS晶体管24-1与MOS晶体管25-2的连接点以及同一列中的MOS晶体管24-2与MOS晶体管25-1的连接点共同地连接到读全局位线RGBL0。然后，读全局位线RGBL0的一端经由MOS晶体管21连接到读出放大器70。MOS晶体管21的栅极连接到读解码器40。
如上所述配置的多个存储单元块BLK和选择器SEL以矩阵形式排列在存储单元阵列20中，如在第一实施方案中说明的。
第二实施方案的存储单元阵列20的结构也将如下说明。在存储单元阵列20中，多个存储单元MC以矩阵形式排列。同一行中的存储单元MC的存储单元晶体管MT的控制栅极共同地连接到字线。同一行中的存储单元的选择晶体管的栅极连接到选择栅极线。在同一列中串联的四个存储单元MC中的存储单元晶体管MT的漏极共同地连接到局部位线LBL0～LBL3的任何一个。也就是，存储单元阵列20中的多个存储单元MC以排列在列中的四个存储单元MC为单位连接到局部位线LBL0～LBL3的一个。然后，同一行中的局部位线LBL0～LBL3的每一个的一端经由MOS晶体管22共同地彼此连接，并且连接到写解码器30。同一列中的局部位线LBL0，LBL1的另一端分别经由MOS晶体管23-1，23-2共同地连接到同一列中的写全局位线WGBL0～WGBL(2n-1)的任何一个。同一列中的局部位线LBL0，LBL1的另一端分别经由MOS晶体管24-1，24-2共同地连接到同一列中的读全局位线RGBL0～RGBL(n-1)的任何一个。而且，同一列中的局部位线LBL2，LBL3的另一端分别经由MOS晶体管26-1，26-2共同地连接到同一列中的写全局位线WGBL0～WGBL(2n-1)的任何一个。同一列中的局部位线LBL2，LBL3的另一端分别经由MOS晶体管25-1，25-2共同地连接到同一列中的读全局位线RGBL0～RGBL(n-1)的任何一个。然后，存储单元MC的选择晶体管ST的源极共同地彼此连接并且连接到源线驱动器。在如上所述配置的存储单元阵列中，连接到同一局部位线的四列四个存储单元MC集合在一起，形成一个存储单元块BLK。同一列中的存储单元块连接到共同的写全局位线和共同的读全局位线。另一方面，不同列中的存储单元块连接到不同的写全局位线和不同的读全局位线。
接下来，将说明图5中所示的存储单元块的平面图案。图6A是图5的存储单元块BLK的平面图。
如该图中所示，包括于第二实施方案的闪速存储器中的存储单元块BLK的平面图案是这样的，即第一实施方案中说明的图3A的平面图案的两个单位并排排列而不改变读全局位线和写全局位线的编号。因此，将简要地说明。在第一方向上延伸的四个条形单元区域AA在第二方向上排列。然后在第二方向上延伸的条形字线WL0～WL3和选择栅极线SG0～SG3以越过四个单元区域AA的这种方式来形成。当然，这些字线WL0～WL3和选择栅极线SG0～SG3在第二方向上彼此相邻的多个存储单元块(没有显示)中共同地连接。
然后，在第二方向上延伸的条形源线SL0，SL1在彼此相邻的两个选择栅极线SG0，SG1和彼此相邻的两个选择栅极线SG2，SG3上形成。在第一方向上延伸的四个条形局部位线LBL0～LBL3以它们几乎与单元区域AA重叠的这种方式来形成。局部位线LBL0～LBL3的每一个的一端连接到与存储单元块BLK相对应的选择器SEL。局部位线LBL0～LBL3经由接触插头CP2连接到每个存储单元晶体管MT的漏区。在第二方向上延伸的条形金属布线层110在正好选择栅极线SG0～SG3的每一个的上面的区域中形成。金属布线层110起选择栅极线SG0～SG3的分路布线的作用。在距离相应选择器SEL最远的位置中，MOS晶体管21的两个栅电极120-1，120-2形成，使得它们的形状像在第二方向上延伸的条形。在每个单元区域AA中，两个栅电极120-1，120-2中仅有一个实际地起栅电极的作用，而另一个仅起单元区域AA上的传递线的作用。在连接到局部位线LBL0，LBL2的单元区域AA中，栅电极120-1实际地起栅电极的作用。在连接到局部位线LBL1，LBL3的单元区域AA中，栅电极120-2实际地起栅电极的作用。然后，四个MOS晶体管21的源区经由接触插头CP3连接到金属布线层130。而且，在比该布线更高的层中，在第一方向上延伸的三个条形金属布线层形成。这三个金属布线层是两个写全局位线WGBL0，WGBL1，以及被写全局位线夹在中间的读全局位线RGBL0。
接下来，将说明存储单元块BLK的截面结构。因为沿着图6A的线6C-6C而获得的截面结构与图3C相同，除了存在有两个栅电极120，该结构的说明将省略。图6B是沿着图6A的线6B-6B而获得的截面图。
如该图中所示，第二实施方案的闪速存储器中的存储单元块的截面结构是这样的，即图3B的结构的两个图案在横截方向上并排排列。特别地，在半导体衬底100中，单元隔离区STI形成，这形成由单元隔离区STI包围的四个单元区域AA。多晶硅层150在具有栅极绝缘膜140的四个单元区域AA的每一个上形成。多晶硅层170在多晶硅层150上形成，栅极间绝缘膜160***它们之间。如上所述，多晶硅层150，170不仅分别起存储单元晶体管MT的浮动栅和控制栅极的作用，而且起选择晶体管中的栅电极的作用。
然后，层间绝缘膜190在半导体衬底100上形成，以覆盖存储单元晶体管的堆叠层栅极和选择晶体管的栅电极。用作源线SL的金属布线层200和层间绝缘膜210在层间绝缘膜190上形成。用作局部位线LBL0～LBL3的四个金属布线层220在层间绝缘膜210上形成。然后，层间绝缘膜230在层间绝缘膜210上形成以覆盖四个金属布线层220。起选择栅极线SG的分路布线的金属布线层110在层间绝缘膜230上形成。层间绝缘膜240在层间绝缘膜230上形成，以覆盖金属布线层110。三个金属布线层250在层间绝缘膜240上形成。这些金属布线层250起写全局位线WGBL0，WGBL1，和读全局位线RGBL0的作用。然后，层间绝缘膜260形成，以覆盖层间绝缘膜240上的金属布线层250。
接下来，将说明如上所述配置的闪速存储器的操作。
<写操作>
数据同时写入到同一行中的所有存储单元块中。在每个存储单元块中，同时写入的存储单元是下面的两个存储单元：连接到局部位线LBL0，LBL1的一个的存储单元，和连接到局部位线LBL2，LBL3的一个的存储单元。与在第一实施方案中一样，电子通过FN隧道效应注入到浮动栅中。
首先，与在第一实施方案中一样，与写数据相对应的电压施加到写全局位线WGBL的每一个。写解码器30选择字线的任何一个并且关闭MOS晶体管22。选择栅极解码器50使得所有选择栅极线设为未选择状态。
然后，写解码器30不仅导通与包括所选字线的存储单元块BLK相对应的选择器SEL中的MOS晶体管23-1，23-2的一个而且导通MOS晶体管26-1，26-2的任何一个。结果，写全局位线WGBL电连接到局部位线LBL0，LBL1的一个和局部位线LBL2，LBL3的一个。写解码器30关闭与不包括所选字线的存储单元块相对应的选择器中的MOS晶体管23-1，23-2，26-1，26-2。另一方面，读解码器40关闭所有选择器SEL中的所有MOS晶体管24-1，24-2，25-1，25-2。因此，读全局位线RGBL与局部位线LBL0～LBL3电绝缘。
结果，与“1”数据或“0”数据相对应的电压从写全局位线经由选择器SEL中的MOS晶体管23-1或23-2分别施加到包括所选字线的存储单元块BLK中的局部位线LBL0和LBL1的一个。而且，与“1”数据或“0”数据相对应的电压从写全局位线经由选择器SEL中的MOS晶体管26-1或26-2分别施加到包括所选字线的存储单元块BLK中的局部位线LBL2和LBL3的一个。
结果，如在第一实施方案中所说明的，数据写入到连接到所选字线和局部位线LBL0或LBL1和局部位线LBL2和LBL3的存储单元中。
<读操作>
与在第一实施方案中一样，数据从连接到给定字线的多个存储单元中以这样一种方式同时读出，即数据从每个块中的一个存储单元MC中读出。
首先，与在第一实施方案中一样，选择栅极解码器50选择选择栅极线SG的任何一个(使得选择栅极线SG的任何一个变为高电平)。写解码器30使得所有字线WL设为未选择状态(或者变为低电平)并且关闭MOS晶体管22。而且，源线驱动器80将源线的电势设为0V。
然后，读解码器40导通与包括所选选择栅极线的存储单元块BLK相对应的选择器SEL中的四个MOS晶体管24-1，24-2，25-1，25-2的任何一个。结果，读全局位线RGBL电连接到局部位线LBL0～LBL3的任何一个。读解码器40关闭与不包括所选选择栅极线的存储单元块BLK相对应的选择器SEL中的所有四个MOS晶体管24-1，24-2，25-1，25-2。另一方面，写解码器30关闭所有选择器SEL中的所有四个MOS晶体管23-1，23-2，26-1，26-2。因此，写全局位线WGBL与局部位线LBL0～LBL3电绝缘。另外，读解码器40导通MOS晶体管21。
结果，在每个存储单元块中，连接到局部位线LBL0～LBL3的任何一个的存储单元经由MOS晶体管24-1，24-2，25-1，25-2的任何一个和读全局位线连接到读出放大器70。
此后，与在第一实施方案中一样，读全局位线RGBL的电势的变化由读出放大器70放大，从而读出数据。
<擦除操作>
因为擦除操作与第一实施方案中完全相同，它的说明将省略。
如上所述，第二实施方案的闪速存储器产生如第一实施方案中的条目(1)～(4)中描述的效果。
特别地，使用第二实施方案的结构，在存储单元块中，多个存储单元连接到一个局部位线。一个存储单元决包括四个局部位线。在每个存储单元块中，两个局部位线连接到一个写全局位线。在每个存储单元块中，四个局部位线连接到一个读全局位线。
然后，在写操作中，仅有一个存储单元块电连接到一个写全局位线。存储单元块中的两个局部位线仅有一个电连接到写全局位线。在读操作中，仅有一个存储单元块电连接到一个读全局位线。然后，存储单元块中的四个局部位线仅有一个电连接到读全局位线。
此外，如上所述，在第二实施方案中，位线与在第一实施方案中一样以分层形式来组织。而且，如图6B中所示，写全局位线和读全局位线由位于最高级的金属布线层250制成。
因此，获得条目(1)中提高闪速存储器的操作速度的效果。
另外，如上所述以分层形式组织位线实现条目(3)中提高写操作可靠性的效果。
条目(2)和(4)中的效果与在第一实施方案中描述的一样。
第二实施方案还产生下面的效果：
(5)闪速存储器制造方法可以更容易地进行。
在第一实施方案中，每个存储单元块BLK的金属布线层250的数目是三个，如在图3A和3B中说明的。一个存储单元块BLK包括两列存储单元。因此，三个金属布线层250在两列存储单元形成的区域中形成。
但是，在第二实施方案中，四列存储单元包括在一个存储单元块BLK中。因此，如图6A和6B中所示，三个金属布线层250在四列存储单元形成的区域中形成。也就是，金属布线层250放置在两倍于第一实施方案的区域中。换句话说，金属布线层250的布线余量加倍。因此，金属布线层250的图案形成变得更容易，这简化了闪速存储器的制造。
而且，因为布线余量加倍，相邻的金属布线层250彼此可靠地隔离，这有助于制造产量的提高。
接下来，根据本发明第三实施方案的非易失性半导体存储器件将参考图7来说明。第三实施方案是这样的，即第一实施方案中的写全局位线和读全局位线共同使用。图7是包括于根据第三实施方案的闪速存储器中的存储单元块BLK和选择器SEL的电路图。第三实施方案的闪速存储器与图1相同，除了存储单元块BLK和选择器SEL的结构用图7的结构来取代。
如该图中所示，存储单元块BLK的结构与第一实施方案相同。也就是，每个存储单元块BLK包括两列存储单元。
选择器SEL包括四个MOS晶体管300～330。如该图中所示，MOS晶体管300，310在局部位线LBL0和LBL1之间串联。特别地，MOS晶体管300的电流通路的一端连接到局部位线LBL0。MOS晶体管300的电流通路的另一端连接到MOS晶体管310的电流通路的一端。MOS晶体管310的电流通路的另一端连接到局部位线LBL1。MOS晶体管300，310的栅极连接到读解码器40。MOS晶体管300，310的连接点连接到全局位线GBL0～GBL(n-1)的任何一个。同一列中的选择器SEL的每一个中的MOS晶体管300，310的连接点共同地连接到全局位线GBL0～GBL(n-1)的任何一个。全局位线GBL0～GBL(n-1)的每一个的一端连接到闩锁电路60。全局位线GBL0～GBL(n-1)的每一个的另一端经由MOS晶体管21连接到读出放大器70。为各个全局位线GBL0～GBL(n-1)而提供的MOS晶体管21的栅极共同地彼此连接，并且连接到读解码器40。
此外，MOS晶体管320的电流通路的一端连接到局部位线LBL0。MOS晶体管330的电流通路的一端连接到局部位线LBL1。MOS晶体管320，330的电流通路的另一端共同地彼此连接，并且连接到写解码器30。彼此独立的MOS晶体管320，330的栅极连接到写解码器30。
特别地，存储单元阵列20中的多个存储单元MC以排列在列中的四个存储单元MC为单位连接到不同的局部位线。然后，同一行中的局部位线的每一个的一端经由MOS晶体管22共同地连接并且连接到写解码器30。同一列中的局部位线LBL0，LBL1的另一端分别经由MOS晶体管300，310连接到全局位线GBL0～GBL(n-1)的任何一个，并且分别经由MOS晶体管320，330连接到写解码器30。然后，连接到同一局部位线的两列四个存储单元MC合在一起，从而形成一个存储单元块BLK。同一列中的存储单元块连接到共同的全局位线GBL。不同列中的存储单元块连接到不同的全局位线GBL。
在写操作中，写解码器30选择字线WL0～WL(4m-1)的任何一个。而且，写解码器30不仅选择选择器SEL中的MOS晶体管320，330的一个，而且将MOS晶体管320，330的每一个的电流通路的另一端的电势设为0V。另外，写解码器30提供电压到MOS晶体管22的栅极和到多个局部位线的公共连接点。
在写和读操作中，读解码器40选择选择器SEL中的MOS晶体管300，310的一个，并且提供电压到所选MOS晶体管的栅极。而且，读解码器40施加电势到MOS晶体管21的栅极。
因为剩余的结构与第一实施方案相同，它的说明将省略。存储单元块BLK的平面图案和截面结构是这样的，即在图3A～3C中，两个写全局位线WGBL删去，并且读全局位线RGBL用全局位线GBL来取代。因此，它们的说明将省略。
接下来，将说明该闪速存储器的操作。
<写操作>
数据同时写入到同一行中的存储单元块中，与在第一实施方案中一样。在每个存储单元块中，同时写入的存储单元仅是连接到局部位线LBL0，LBL1的一个的那些存储单元。电子注入到浮动栅中通过FN隧道效应来执行。
首先，与在第一实施方案中一样，与写数据相对应的电压施加到局部位线GBL的每一个。写解码器30选择字线的任何一个并且关闭MOS晶体管22。选择栅极解码器50使得所有选择栅极线变为未选择状态。另外，读解码器40关闭MOS晶体管21。
然后，读解码器40导通与包括所选字线的存储单元块BLK相对应的选择器SEL中的MOS晶体管300，310的一个。结果，全局位线GBL电连接到局部位线LBL0，LBL1的一个。写解码器30关闭与不包括所选字线的存储单元决BLK相对应的选择器SEL中的MOS晶体管300，310。
此外，写解码器30导通与包括所选字线的存储单元块BLK相对应的选择器SEL中的MOS晶体管320，330的一个。当MOS晶体管300导通时，MOS晶体管330导通而MOS晶体管320关闭。另一方面，当MOS晶体管310导通时，MOS晶体管320导通而MOS晶体管330关闭。然后，写解码器30施加0V到MOS晶体管320，330的连接点。也就是，未连接到全局位线GBL的局部位线通过MOS晶体管320或330连接到写解码器。然后，0V施加到局部位线。
结果，全局位线GBL将与“1”数据或“0”数据相对应的电压经由选择器SEL中的MOS晶体管300或310施加到包括所选字线的存储单元块BLK中的局部位线LBL0或LBL1。因此，如在第一实施方案中所说明的，数据写入到连接到所选字线和局部位线LBL0或LBL1的存储单元中。
图8A是帮助说明数据如何写入到连接到字线WL0的存储单元MC中的电路图。假设在字线的方向上存在有八个存储单元块BLK。包括字线WL0的八个存储单元块BLK称作BLK0～BLK7。连接到字线WL0且连接到局部位线LBL0的存储单元MC称作MC0～MC7。连接到字线WL0且连接到局部位线LBL1的存储单元MC称作MC0’～MC7’。数据写入到连接到局部位线LBL0的存储单元MC0～MC7的情况将说明。
如该图中所示，在各个闩锁电路60中，存储待写入到相应的存储单元MC0～MC7的数据。当选择器SEL的MOS晶体管300导通时，使得全局位线GBL0～GBL7的每一个连接到局部位线LBL0，与写数据相对应的电势(0V或VBB)施加到存储单元MC0～MC7的漏区。因为除存储单元块BLK0～BLK7以外的存储单元块与全局位线GBL0～GBL7隔离，它们对于全局位线GBL0～GBL7是不可见的。此外，在存储单元块BLK0～BLK7中，因为MOS晶体管310处于关闭状态，连接到局部位线LBL1的存储单元对于全局位线GBL0～GBL7是不可见的。
然后，Vpp施加到字线WL0并且其它字线WL1～WL3连接到GND。结果，保存在闩锁电路60中的数据同时写入到连接到字线WL0和局部位线LBL0的所有存储单元MC0～MC7中。
同时，写解码器30经由MOS晶体管330施加0V到存储单元块BLK0～BLK7的每一个中的局部位线LBL1。因此，没有电子注入到连接到局部位线LBL1的存储单元MC0’～MC7’中。也就是，没有数据写入到存储单元MC0’～MC7’中。当然，因为字线WL1～WL3未选择，没有数据写入到除存储单元MC0’～MC7’以外连接到局部位线LBL1的存储单元中。
<读操作>
与在第一实施方案中一样，数据从连接到字线的任何一个的多个存储单元中以这样一种方式同时读出，即数据从每个块中的一个存储单元中读出。
首先，与在第一实施方案中一样，选择栅极解码器50选择选择栅极线SG的任何一个。写解码器30使得所有字线WL变为未选择状态，并且关闭MOS晶体管22。而且，源线驱动器80将源线的电势设为0V。
然后，读解码器40导通与包括所选选择栅极线的存储单元块BLK相对应的选择器SEL中的MOS晶体管300或310。为了从连接到局部位线LBL0的存储单元中读出数据，MOS晶体管300导通而MOS晶体管310关闭。另一方面，为了从连接到局部位线LBL1的存储单元中读出数据，MOS晶体管310导通而MOS晶体管300关闭。结果，全局位线GBL电连接到局部位线LBL0或LBL1。与不包括所选栅极线的存储单元块BLK相对应的选择器SEL中的MOS晶体管300，310关闭。而且，读解码器40导通MOS晶体管21。
写解码器30关闭选择器SEL中的MOS晶体管320，330。
结果，在每个存储单元块中，连接到局部位线LBL0或LBL1的存储单元经由MOS晶体管300或310以及全局位线GBL连接到读出放大器70。此后，与在第一实施方案中一样，全局位线GBL的电势的变化由读出放大器70放大，从而读出数据。
图8B是帮助说明数据如何从连接到字线WL0和局部位线LBL0的存储单元MC中读出的电路图。假设在字线的方向上存在有八个存储单元块BLK。包括字线WL0的八个存储单元块BLK称作BLK0～BLK7。连接到字线WL0且连接到局部位线LBL0的存储单元MC称作MC0～MC7。数据从连接到局部位线LBL0的存储单元MC0～MC7中读出的情况将说明。
如该图中所示，当选择器SEL中的MOS晶体管300导通时，全局位线GBL0～GBL7的每一个连接到局部位线LBL0。然后，大约1V的电势施加到全局位线GBL0～GBL7。因为除存储单元块BLK0～BLK7以外的存储单元块与全局位线GBL0～GBL7电绝缘，它们对于全局位线GBL0～GBL7是不可见的。而且，因为MOS晶体管310关闭，在存储单元块BLK0～BLK7中，局部位线LBL1与全局位线GBL0～GBL7电绝缘。因此，连接到局部位线LBL1的存储单元MC对于全局位线GBL0～GBL7是不可见的。
然后，高电平施加到选择栅极线SG0，并且其它选择栅极线SG1～SG3置为低电平。结果，数据从连接到字线WL0和局部位线LBL0的所有存储单元MC0～MC7中同时读出。
在上面的实例中，已经说明数据从连接到局部位线LBL0的存储单元中读出的情况。为了从连接到局部位线LBL1的存储单元中读出数据，选择器SEL中的MOS晶体管310导通而MOS晶体管300关闭。
<擦除操作>
因为擦除操作与第一实施方案中相同，它的说明将省略。
如上所述，第三实施方案的闪速存储器产生第一实施方案中的条目(1)，(3)，和(4)中描述的效果，以及第二实施方案中的条目(5)中描述的效果。
特别地，使用第三实施方案的结构，在存储单元块中，多个存储单元连接到一个局部位线，并且一个存储单元块包括两个局部位线。然后，包括于一个存储单元块中的两个局部位线连接到一个全局位线。
然后，在写操作中和在读操作中，仅一个存储单元块电连接到一个全局位线。然后，存储单元块中的两个局部位线仅一个电连接到全局位线。
此外，如上所述，在第三实施方案中，位线与在第一实施方案中一样以分层形式来组织。而且，全局位线由位于最高级的金属布线层制成。结果，获得条目(1)中的提高闪速存储器操作速度的效果。
另外，以分层形式来组织位线产生条目(3)中提高写操作可靠性的效果。
条目(4)中的效果与在第一实施方案中描述的一样。
而且，在图7的结构中，仅一个全局位线GBL通过一个存储单元块。也就是，一个金属布线层250在两列存储单元形成的区域中形成。因此，能够保证形成金属布线层250的布线余量。结果，获得简化闪速存储器制造方法的效果。
接下来，根据本发明第四实施方案的非易失性半导体存储器件将参考图9来说明。第四实施方案是第二和第三实施方案的结合。图9是包括于根据第四实施方案的闪速存储器中的存储单元块BLK和选择器SEL的电路图。第四实施方案的闪速存储器与图1相同，除了存储单元块BLK和选择器SEL的结构用图9的结构来取代。
如该图中所示，存储单元块BLK的结构与第二实施方案相同。每个存储单元块BLK包括四列存储单元。
选择器SEL包括八个MOS晶体管340～410。如该图中所示，MOS晶体管340，370在局部位线LBL0和LBL3之间串联。特别地，MOS晶体管340的电流通路的一端连接到局部位线LBL0。MOS晶体管340的电流通路的另一端连接到MOS晶体管370的电流通路的一端。MOS晶体管370的电流通路的另一端连接到局部位线LBL3。MOS晶体管340，370的栅极连接到读解码器40。MOS晶体管340，370的连接点连接到全局位线GBL0～GLB(n-1)的任何一个。MOS晶体管350，360在局部位线LBL1和LBL2之间串联。特别地，MOS晶体管350的电流通路的一端连接到局部位线LBL1。MOS晶体管350的电流通路的另一端连接到MOS晶体管360的电流通路的一端。MOS晶体管360的电流通路的另一端连接到局部位线LBL2。MOS晶体管350，360的栅极连接到读解码器40。MOS晶体管350，360的连接点连接到全局位线GBL0～GLB(n-1)的任何一个。同一列中的MOS晶体管340，370的连接点和MOS晶体管350，360的连接点共同地连接到全局位线GBL0～GBL(n-1)的每一个。然后，全局位线GBL0～GBL(n-1)的每一个的一端连接到闩锁电路60。全局位线GBL0～GBL(n-1)的每一个的另一端经由MOS晶体管21连接到读出放大器70。
而且，MOS晶体管380～410的每一个的电流通路的一端分别连接到局部位线LBL0～LBL3。MOS晶体管380～410的电流通路的另一端共同地彼此连接，并且连接到写解码器30。MOS晶体管380～410的栅极连接到写解码器310。
特别地，存储单元阵列20中的多个存储单元MC以排列在列中的四个存储单元MC为单位连接到不同的局部位线。然后，同一行中的局部位线LBL0～LBL3的每一个的一端经由MOS晶体管22共同地连接，并且连接到写解码器30。同一列中的局部位线LBL0～LBL3的另一端分别经由MOS晶体管340～370共同地连接到全局位线GBL0～GBL(n-1)的任何一个，并进一步经由各自的MOS晶体管380～410连接到写解码器30。
在写操作中，写解码器30选择字线WL0～WL(4m-1)的任何一个。而且，写解码器30选择选择器SEL中的MOS晶体管380～410的一个，并且将MOS晶体管380～410的每一个的电流通路的另一端的电势设为0V。另外，写解码器30提供电压到MOS晶体管22的栅极和到多个局部位线的公共连接点。
在写和读操作中，读解码器40选择选择器SEL中的MOS晶体管340～370的一个，并且提供电压到所选MOS晶体管的栅极。而且，读解码器40施加电势到MOS晶体管21的栅极。
因为剩余的结构与第一实施方案相同，它的说明将省略。存储单元块BLK的平面图案和截面结构是这样的，即在图6A和6B中，两个写全局位线WGBL删去，并且读全局位线RGBL用全局位线GBL来取代。因此，它们的说明将省略。
接下来，将说明如上所述配置的闪速存储器的操作。因为操作几乎与第三实施方案相同，它将简要地说明。
<写操作>
数据同时写入到同一行中的存储单元块中，与在第一实施方案中一样。在每个存储单元块中，同时写入的存储单元仅是连接到局部位线LBL0，LBL1的一个的那些存储单元。
在写操作中，读解码器40导通与包括所选字线的存储单元块BLK相对应的选择器SEL中的MOS晶体管340～370的任何一个。结果，全局位线GBL电连接到局部位线LBL0～LBL3的任何一个。
而且，写解码器30关闭与包括所选字线的存储单元块BLK相对应的选择器SEL中的MOS晶体管380～410的一个，并且导通剩余的MOS晶体管。也就是，仅一个局部位线经由MOS晶体管340～370的任何一个连接到全局位线GBL。然后，写解码器30将0V经由MOS晶体管380～410的任何一个施加到不连接到全局位线的所有局部位线。
结果，全局位线GBL将与“1”数据或“0”数据相对应的电压经由选择器SEL中的MOS晶体管340～370施加到包括所选字线的存储单元块BLK中的局部位线LBL0～LBL3的任何一个。因此，如在第一实施方案中所说明的，数据写入到存储单元中。
<读操作>
与在第一实施方案中一样，数据从连接到字线的任何一个的多个存储单元中以这样一种方式同时读出，即数据从每个块中的一个存储单元中读出。
在读操作中，读解码器40导通与包括所选栅极线的存储单元块BLK相对应的选择器SEL中的MOS晶体管340～370的任何一个。为了从以一一对应的关系连接到局部位线LBL0～LBL3的存储单元中读出数据，MOS晶体管340～370的每一个导通。结果，全局位线GBL电连接到局部位线LBL0～LBL3的任何一个。
写解码器30关闭选择器SEL中的MOS晶体管380～410。
结果，在每个存储单元块中，连接到局部位线LBL0～LBL3的任何一个的存储单元经由MOS晶体管340～370的任何一个以及全局位线GBL连接到读出放大器70。
<擦除操作>
因为擦除操作与第一实施方案中相同，它的说明将省略。
如上所述，第四实施方案的闪速存储器产生如第一实施方案中的条目(1)，(3)，和(4)中描述的效果，以及第二实施方案中的条目(5)中描述的效果。
特别地，使用第四实施方案的结构，在存储单元块中，多个存储单元连接到一个局部位线，并且一个存储单元块包括四个局部位线。然后，包括于一个存储单元块中的四个局部位线连接到一个全局位线。
然后，在写操作中和在读操作中，仅一个存储单元块电连接到一个全局位线。然后，存储单元块中的四个局部位线仅一个电连接到全局位线。
此外，如上所述，在第四实施方案中，位线与在第一实施方案中一样以分层形式来组织。而且，全局位线由位于最高级的金属布线层250制成。结果，获得条目(1)中的提高闪速存储器操作速度的效果。
另外，以分层形式来组织位线产生条目(3)中提高写操作可靠性的效果。
条目(4)中的效果与在第一实施方案中所说明的一样。
而且，在图9的结构中，一个金属布线层250(或全局位线GBL)在四列存储单元形成的区域中形成。因此，能够保证形成金属布线层250的布线余量。结果，获得简化闪速存储器制造方法的效果(5)。
接下来，根据本发明第五实施方案的非易失性半导体存储器件将参考图10来说明。图10是包括根据第五实施方案的非易失性半导体存储器件的***LSI的框图。
如图10中所示，***LSI 500具有逻辑电路区和存储区。在逻辑电路区中，提供例如CPU 510。在存储区中，提供第一到第四实施方案中说明的闪速存储器10，NAND闪速存储器520，以及一个存储单元包括三个MOS晶体管的闪速存储器530。
使用第五实施方案的结构，闪速存储器10产生条目(1)～(5)中描述的效果。另外，简化***LSI的制造的效果(6)也可以实现。
第一到第四实施方案中说明的闪速存储器10可以以与NAND闪速存储器520和闪速存储器530相同的制造过程来形成。例如，注入离子以形成杂质扩散层的过程，对栅电极和金属布线层形成图案的过程等可以对三种类形的闪速存储器同时执行。在这种情况下，例如，在各个存储器中，杂质扩散层具有相同的杂质浓度。因为在LSI中提供的三种闪速存储器在相同的过程中形成，LSI的制造可以简化。
在根据第一到第四实施方案的闪速存储器10中，在单元中串联的晶体管的数目是二。出于这个原因，一个存储单元的电流驱动能力大于其它存储单元的电流驱动能力。因此，闪速存储器10适合于高速读出。如图10中所示，当它与CPU 510提供在同一芯片上时，闪速存储器10可以用作存储CPU 510的固件的ROM。在这方面，根据第一到第四实施方案的闪速存储器10使得数据能够以较高的速度从闪速存储器中读出。这使得CPU 510能够直接从闪速存储器10中读出数据而不使用RAM等，这使得RAM成为不必要的。这在配置***LSI方面是有用的。
在逻辑电路区中，CPU 510可以在SOI衬底上形成。在存储区中，各个存储器10，520，530可以在体硅衬底上形成。
如上所述，在根据第一到第五实施方案的非易失性半导体存储器件中，多个存储单元连接到局部位线。多个局部位线连接到全局位线(写全局位线和读全局位线)。也就是，使用分层位线***。该***显著地减小写和读操作中全局位线中的寄生电容。结果，闪速存储器的操作可以更快地进行。在写操作中，能够有效地防止数据错误地写入到未选择的存储单元中。
而且，全局位线由位于最高级的金属布线层制成。因此，全局位线中的布线电容减小，这提高闪速存储器的操作速度。
另外，源线由金属布线层制成，这减小源线的布线电阻。结果，引起以流过存储单元的电流量可以增加，这提高读操作的可靠性。
在第一和第二实施方案中，全局位线划分成用于写的一个和用于读的一个。也就是，写操作中的电流通路与读操作中的电流通路不同。因此，低耐压MOS晶体管可以用作读操作中的电流通路中的那些MOS晶体管。结果，读操作可以更快地进行。
而且，在第二到第四实施方案中，金属布线层250的布线余量可以保证，这简化过程并提高制造产量。
在第一到第五实施方案中，已经说明在写“1”的过程中闩锁电路60输出0V的情况。作为选择，开关63可以从0V切换到Vcc(例如，1.5V)，如图2中所示。在这种情况下，存储单元晶体管的栅极和漏极之间的电势差变得较小，更有效地防止错误写入，这提高写操作的可靠性。
在第一和第二实施方案中，MOS晶体管24，25，24-1，24-2，25-1，25-2可以用两个MOS晶体管来取代。图11A和11B是根据第一和第二实施方案的修改的选择器的电路图。
如该图中所示，MOS晶体管24，25，24-1，24-2，25-1，25-2的每一个用串联的两个MOS晶体管27，28来取代。然后，MOS晶体管27连接到局部位线而MOS晶体管28连接到读全局位线。MOS晶体管28是低耐压MOS晶体管，其栅极绝缘膜薄。MOS晶体管27是高耐压MOS晶体管，其栅极绝缘膜厚。然后，升压电路600总是施加例如5V到MOS晶体管27的栅极。也就是，MOS晶体管27不执行开关操作。另一方面，MOS晶体管28的栅极连接到读解码器40。然后，使用来自读解码器40的电压(例如Vcc)，MOS晶体管28执行开关操作。
使用该结构，高耐压MOS晶体管27实际上不起开关元件的作用。低耐压MOS晶体管28在局部位线和读全局位线之间开关。因此，在读通路中实际上不存在高耐压MOS晶体管，这使得能够更快的读操作并减小功耗。
在第一和第二实施方案中，位线划分成读全局位线和写全局位线。在这种情况下，期望写全局位线在读操作中设置为地电势。图12是根据第一实施方案的存储单元块BLK和选择器SEL的电路图，其帮助说明该划分。如该图中所示，在读操作中，MOS晶体管24导通，并且局部位线LBL0连接到读全局位线RGBL0。然后，写全局位线WGBL0，WGBL1经由开关元件620连接到电压产生器610。电压产生器610将0V施加到写全局位线WGBL0，WGBL1。
如上所述，在读操作中将写全局位线的电势设置为地电势，用作防御噪声的措施，这使得读操作更稳定。虽然在图12中，已经说明第一实施方案的结构的情况，对于第二实施方案的结构同样有效。
另外的优点和修改将容易由本领域技术人员想到。因此，本发明在其更广泛的方面并不局限于这里显示并描述的具体细节和代表实施方案。因此，可以不背离由附加的权利要求及其等价物所定义的一般发明概念的本质或范围而做各种修改。

Claims (37)

1.一种半导体存储器件，其特征在于包括：
多个存储单元(MC)，每个存储单元包括具有浮动栅(150)和控制栅极(170)的第一MOS晶体管(MT)，以及其电流通路的一端连接到第一MOS晶体管(MT)的电流通路的一端的第二MOS晶体管(ST)；
多个局部位线(LBL0，LBL1)，每个局部位线连接第一MOS晶体管(MT)的电流通路的另一端；
全局位线(WGBL，RGBL)，局部位线(LBL)的两个或多个共同地连接到其上；
第一开关(SEL)元件，其在局部位线(LBL)和全局位线(WGBL，RGBL)之间连接；以及
保持电路(60)，其连接到全局位线(WGBL)并且保存待写入到存储单元(MC)中的数据。
2.根据权利要求1的半导体存储器件，其特征在于还包括：
字线(WL)，每个字线共同地连接多个存储单元(MC)的控制栅极(170)，其中
数据写入到连接到同一字线(WL)的多个存储单元(MC)中，并且同时写入。
3.根据权利要求1的半导体存储器件，其特征在于数据通过由FN隧道效应与浮动栅(150)交换电子来写入到存储单元(MC)中。
4.根据权利要求1的半导体存储器件，其特征在于还包括：
读出放大器(70)，其放大读出数据，其中
全局位线(WGBL，RGBL)包括写全局位线(WGBL)和读全局位线(RGBL)，
第一开关元件(SEL)包括在写全局位线(WGBL)和局部位线(LBL)之间连接的第二开关元件(23，26)，以及在读全局位线(RGBL)和局部位线(LBL)之间连接的第三开关元件(24，25)，
保持电路(60)连接到写全局位线(WGBL)，以及
读出放大器(70)连接到读全局位线(RGBL)。
5.根据权利要求4的半导体存储器件，其特征在于第三开关元件(24，25)包括
第三MOS晶体管(27)，其具有连接到局部位线(LBL)的其电流通路的一端以及其电流通路的另一端，以及
第四MOS晶体管(28)，其具有连接到第三MOS晶体管(27)的电流通路的另一端的其电流通路的一端，连接到读全局位线(RGBL)的其电流通路的另一端，以及比第三MOS晶体管(27)薄的栅极绝缘膜。
6.根据权利要求4的半导体存储器件，其特征在于写全局位线(WRGL)的电势在读操作中设置为地电势。
7.根据权利要求1的半导体存储器件，其特征在于还包括：
读出放大器(70)，其连接到全局位线(GBL)的一端并且放大读出数据；以及
第三MOS(320，330)晶体管，其具有连接到局部位线(LBL)与第一开关元件(SEL)的连接点的其电流通路的一端，和连接到第一电势的其电流通路的另一端，其中
保持电路(60)连接到全局位线(GBL)的另一端，以及
连接到共享全局位线(GBL)的局部位线(LBL)的第三MOS晶体管(320，330)的栅极彼此独立。
8.根据权利要求1的半导体存储器件，其特征在于还包括：
源线(SL)，存储单元(MC)中的第二MOS晶体管(ST)的电流通路的另一端共同地连接到其上；以及
源线驱动器(80)，其提供电势到源线(SL)。
9.根据权利要求1的半导体存储器件，其特征在于在写操作中负电压施加到局部位线(LBL)，而在擦除操作中负电压施加到第一MOS晶体管(MT)的控制栅极(170)。
10.根据权利要求1的半导体存储器件，其特征在于还包括：
多个单元块(BLK)，其包括分别连接到两个局部位线(LBL)的两列存储单元(MC)；以及
读出放大器(70)，其放大从存储单元(MC)中读出的数据，其中
全局位线(WGBL，RGBL)的每一个包括两个写全局位线(WGBL)和一个读全局位线(RGBL)，
第一开关元件(SEL)包括第二(23，26)和第三开关元件(24，25)，以及
在单元块(BLK)的每一个中，局部位线(LBL)的两个分别经由第二开关元件(23，26)连接到两个写全局位线(WGBL)，并且共同地经由第三开关元件(24，25)连接到一个读全局位线(RGBL)，
保持电路(60)连接到写全局位线(WGBL)的每一个，以及
读出放大器(70)连接到读全局位线(RGBL)的每一个。
11.根据权利要求1的半导体存储器件，其特征在于还包括：
多个单元块(BLK)，其包括分别连接到四个局部位线(LBL)的四列存储单元(MC)；以及
读出放大器(70)，其放大从存储单元(MC)中读出的数据，其中
全局位线(WGBL，RGBL)的每一个包括两个写全局位线(WGBL)和一个读全局位线(RGBL)，
第一开关元件(SEL)包括第二(23-1，23-2，26-1，26-2)和第三开关元件(24-1，24-2，25-1，25-2)，以及
在单元块(BLK)的每一个中，局部位线(LBL)的两个经由第二开关元件(23-1，23-2)共同地连接到写全局位线(WGBL)的一个，剩余的两个局部位线(LBL)经由第二开关元件(26-1，26-2)共同地连接到写全局位线(WGBL)的另一个，并且读全局位线(RGBL)经由第三开关元件(24-1，24-2，25-1，25-2)连接到所有四个局部位线(LBL)，
保持电路(60)连接到写全局位线(WGBL)的每一个，以及
读出放大器(70)连接到读全局位线(RGBL)的每一个。
12.根据权利要求1的半导体存储器件，其特征在于还包括：
多个单元块(BLK)，其包括分别连接到两个局部位线(LBL)的两列存储单元(MC)；
第二开关元件(320，330)，其为单元块(BLK)的每一个而提供，并且在两个局部位线(LBL)与第一电势结点之间连接；以及
读出放大器(70)，其放大从存储单元(MC)中读出的数据，其中
在单元块(BLK)的每一个中，局部位线(LBL)的两个经由第一开关(SEL)共同地连接到全局位线(GBL)，并且，在写操作中，局部位线(LBL)的一个通过第一开关(SEL)连接到全局位线(GBL)而通过第二开关(320，330)与第一电势结点断开，并且局部位线(LBL)的另一个通过第二开关(320，330)连接到第一电势结点而通过第一开关(SEL)与全局位线(GBL)断开，而在读操作中，局部位线(LBL)的一个通过第一开关(SEL)连接到全局位线(GBL)而局部位线(LBL)的另一个通过第一开关(SEL)与全局位线(GBL)断开，以及
保持电路(60)连接到全局位线(GBL)的一端，并且读出放大器(70)连接到全局位线(GBL)的另一端。
13.根据权利要求1的半导体存储器件，其特征在于还包括：
多个单元块(BLK)，其包括分别连接到四个局部位线(LBL)的四列存储单元(MC)；
第二开关元件(380-410)，其为单元块(BLK)的每一个而提供，并且在四个局部位线(LBL)与第一电势结点之间连接；以及
读出放大器(70)，其放大从存储单元(MC)中读出的数据，其中
在单元块(BLK)的每一个中，四个局部位线(LBL)经由第一开关(SEL)共同地连接到全局位线(GBL)，并且，在写操作中，局部位线(LBL)的任何一个通过第一开关(SEL)连接到全局位线(GBL)而通过第二开关(380-410)与第一电势结点断开，并且剩余的三个局部位线(LBL)通过第二开关(380-410)连接到第一电势结点而通过第一开关(SEL)与全局位线(GBL)断开，而在读操作中，局部位线(LBL)的任何一个通过第一开关(SEL)连接到全局位线(GBL)而剩余的三个局部位线(LBL)通过第一开关(SEL)与全局位线(GBL)断开，以及
保持电路(60)连接到全局位线(GBL)的一端，并且读出放大器(70)连接到全局位线(GBL)的另一端。
14.根据权利要求1的半导体存储器件，其特征在于在具有以矩阵形式排列的存储单元(MC)的存储单元阵列(20)中，全局位线(WGBL，RGBL)由位于最高级的金属布线层(250)制成。
15.一种半导体存储器件，其特征在于包括：
多个存储单元(MC)，每个存储单元包括具有浮动栅(150)和控制栅极的第一MOS晶体管(MT)；
字线(WL)，两个或多个存储单元(MC)的控制栅极(170)共同地连接到其上，数据通过由FN隧道效应与浮动栅(150)交换电子来同时写入到连接到同一字线(WL)的两个或多个存储单元(MC)中；
多个局部位线(LBL)，两个或多个存储单元(MC)的每一个的第一MOS晶体管(MT)的电流通路的一端连接到其上；
全局位线(WGBL，RGBL)，两个或多个局部位线(LBL)共同地连接到其上；
第一开关(SEL)元件，其在局部位线(LBL)和全局位线(WGBL，RGBL)之间连接；以及
保持电路(60)，其连接到全局位线(WGBL)并且保存待写入到存储单元(MC)中的数据。
16.根据权利要求15的半导体存储器件，其特征在于存储单元(MC)的每一个还包括第二MOS晶体管(ST)，其电流通路的一端连接到第一MOS晶体管(MT)的电流通路的另一端。
17.根据权利要求15的半导体存储器件，其特征在于还包括，
读出放大器(70)，其放大读出数据，其中
全局位线(WGBL，RGBL)包括写全局位线(WGBL)和读全局位线(RGBL)，
第一开关元件(SEL)包括在写全局位线(WGBL)和局部位线(LBL)之间连接的第二开关元件(23，26)，以及在读全局位线(RGBL)和局部位线(LBL)之间连接的第三开关元件(24，25)，
保持电路(60)连接到写全局位线(WGBL)，以及
读出放大器(70)连接到读全局位线(RGBL)。
18.根据权利要求17的半导体存储器件，其特征在于第三开关元件(24，25)包括第三MOS晶体管(27)，其具有连接到局部位线(LBL)的其电流通路的一端以及其电流通路的另一端，以及
第四MOS晶体管(28)，其具有连接到第三MOS晶体管(27)的电流通路的另一端的其电流通路的一端，连接到读全局位线(RGBL)的其电流通路的另一端，以及比第三MOS晶体管(27)薄的栅极绝缘膜。
19.根据权利要求17的半导体存储器件，其特征在于写全局位线(WRGL)的电势在读操作中设置为地电势。
20.根据权利要求15的半导体存储器件，其特征在于还包括：
读出放大器(70)，其连接到全局位线(GBL)的一端并且放大读出数据；以及
第三MOS晶体管(320，330)，其具有连接到局部位线(LBL)与第一开关元件(SEL)的连接点的其电流通路的一端，和连接到第一电势的其电流通路的另一端，其中
保持电路(60)连接到全局位线的另一端，以及
连接到共享全局位线(GBL)的局部位线(LBL)的第三MOS晶体管(320，330)的栅极彼此独立。
21.根据权利要求15的半导体存储器件，其特征在于还包括：
源线(SL)，存储单元(MC)中的第二MOS晶体管(ST)的电流通路的另一端共同地连接到其上；以及
源线驱动器(80)，其提供电势到源线(SL)。
22.根据权利要求15的半导体存储器件，其特征在于在写操作中负电压施加到局部位线(LBL)，而在擦除操作中负电压施加到第一MOS晶体管(MT)的控制栅极(170)。
23.根据权利要求15的半导体存储器件，其特征在于还包括：
多个单元块(BLK)，其包括分别连接到两个局部位线(LBL)的两列存储单元(MC)；以及
读出放大器(70)，其放大从存储单元(MC)中读出的数据，其中
全局位线(WGBL，RGBL)的每一个包括两个写全局位线(WGBL)和一个读全局位线(RGBL)，
第一开关元件(SEL)包括第二(23，26)和第三开关元件(24，25)，以及
在单元块(BLK)的每一个中，局部位线(LBL)的两个分别经由第二开关元件(23，26)连接到两个写全局位线(WGBL)，并且读全局位线(RGBL)经由第三开关元件(24，25)连接到两个局部位线(LBL)，
保持电路(60)连接到写全局位线(WGBL)的每一个，以及
读出放大器(70)连接到读全局位线(RGBL)的每一个。
24.根据权利要求15的半导体存储器件，其特征在于还包括：
多个单元块(BLK)，其包括分别连接到四个局部位线(LBL)的四列存储单元(MC)；以及
读出放大器(70)，其放大从存储单元(MC)中读出的数据，其中
全局位线(WGBL，RGBL)的每一个包括两个写全局位线(WGBL)和一个读全局位线(RGBL)，
第一开关元件(SEL)包括第二(23-1，23-2，26-1，26-2)和第三开关元件(24-1，24-2，25-1，25-2)，以及
在单元块(BLK)的每一个中，局部位线(LBL)的两个经由第二开关元件(23-1，23-2)共同地连接到写全局位线(WGBL)的一个，剩余的两个局部位线(LBL)经由第二开关元件(26-1，26-2)共同地连接到写全局位线(WGBL)的另一个，并且读全局位线(RGBL)经由第三开关元件(24-1，24-2，25-1，25-2)连接到所有四个局部位线(LBL)，
保持电路(60)连接到写全局位线(WGBL)的每一个，以及
读出放大器(70)连接到读全局位线(RGBL)的每一个。
25.根据权利要求15的半导体存储器件，其特征在于还包括：
多个单元块(BLK)，其包括分别连接到两个局部位线(LBL)的两列存储单元(MC)；
第二开关元件(320，330)，其为单元块(BLK)的每一个而提供，并且在两个局部位线(LBL)与第一电势结点之间连接；以及
读出放大器(70)，其放大从存储单元(MC)中读出的数据，其中
在单元块(BLK)的每一个中，局部位线(LBL)的两个经由第一开关(SEL)共同地连接到全局位线(GBL)，并且，在写操作中，局部位线(LBL)的一个通过第一开关(SEL)连接到全局位线(GBL)而通过第二开关(320，330)与第一电势结点断开，并且局部位线(LBL)的另一个通过第二开关(320，330)连接到第一电势结点而通过第一开关(SEL)与全局位线(GBL)断开，而在读操作中，局部位线(LBL)的一个通过第一开关(SEL)连接到全局位线(GBL)而局部位线(LBL)的另一个通过第一开关(SEL)与全局位线(GBL)断开，以及
保持电路(60)连接到全局位线(GBL)的一端，并且读出放大器(70)连接到全局位线(GBL)的另一端。
26.根据权利要求15的半导体存储器件，其特征在于还包括：
多个单元块(BLK)，其包括分别连接到四个局部位线(LBL)的四列存储单元(MC)；
第二开关元件(380-410)，其为单元块(BLK)的每一个而提供，并且在四个局部位线(LBL)与第一电势结点之间连接；以及
读出放大器(70)，其放大从存储单元(MC)中读出的数据，其中
在单元块(BLK)的每一个中，四个局部位线(LBL)经由第一开关(SEL)共同地连接到全局位线(GBL)，并且，在写操作中，局部位线(LBL)的任何一个通过第一开关(SEL)连接到全局位线(GBL)而通过第二开关(380-410)与第一电势结点断开，并且剩余的三个局部位线(LBL)通过第二开关(380-410)连接到第一电势结点而通过第一开关(SEL)与全局位线(GBL)断开，而在读操作中，局部位线(LBL)的任何一个通过第一开关(SEL)连接到全局位线(GBL)而剩余的三个局部位线(LBL)通过第一开关(SEL)与全局位线(GBL)断开，以及
保持电路(60)连接到全局位线(GBL)的一端，并且读出放大器(70)连接到全局位线(GBL)的另一端。
27.根据权利要求15的半导体存储器件，其特征在于在具有以矩阵形式排列的存储单元(MC)的存储单元阵列(20)中，全局位线(WGBL，RGBL)由位于最高级的金属布线层(250)制成。
28.一种半导体存储器件，其特征在于包括：
多个存储单元(MC)，每个存储单元包括具有浮动栅(150)和控制栅极(170)的第一MOS晶体管(MT)，以及其电流通路的一端连接到第一MOS晶体管(MT)的电流通路的一端的第二MOS晶体管(ST)；
多个单元块(BLK)，在每个单元块中，存储单元(MC)以矩阵形式排列；
存储单元阵列(20)，其具有以矩阵形式排列的单元块(BLK)；
多个局部位线(LBL)，在单元块(BLK)的每一个中，同一列中的存储单元(MC)的第一MOS晶体管(MT)的电流通路的另一端共同地连接到其上；
多个全局位线(WGBL，RGBL)，在存储单元阵列(20)中，同一列中的局部位线(LBL)共同地连接到其上；
第一开关元件(SEL)，其在局部位线(LBL)和全局位线(WGBL，RGBL)之间连接；以及
保持电路(60)，其连接到全局位线(WGBL，RGBL)的每一个并且保存待写入到存储单元(MC)中的数据。
29.根据权利要求28的半导体存储器件，其特征在于还包括：
字线(WL)，同一行中的存储单元(MC)的控制栅极(170)共同地连接到其上，其中
数据同时写入到连接到同一字线(WL)的多个存储单元(MC)中。
30.根据权利要求28的半导体存储器件，其特征在于数据通过由FN隧道效应与浮动栅(150)交换电子来写入到存储单元中。
31.根据权利要求28的半导体存储器件，其特征在于还包括：
读出放大器(70)，其放大读出数据，其中
全局位线(WGBL，RGBL)包括写全局位线(WGBL)和读全局位线(RGBL)，
第一开关元件(SEL)包括在写全局位线(WGBL)和局部位线(LBL)之间连接的第二开关元件(23，26)，以及在读全局位线(RGBL)和局部位线(LBL)之间连接的第三开关元件(24，25)，
保持电路(60)连接到写全局位线(WGBL)，以及
读出放大器(70)连接到读全局位线(RGBL)。
32.根据权利要求31的半导体存储器件，其特征在于第三开关元件(24，25)包括第三MOS晶体管(27)，其具有连接到局部位线(LBL)的其电流通路的一端以及其电流通路的另一端，以及
第四MOS晶体管(28)，其具有连接到第三MOS晶体管(27)的电流通路的另一端的其电流通路的一端，连接到读全局位线(RGBL)的其电流通路的另一端，以及比第三MOS晶体管(27)薄的栅极绝缘膜。
33.根据权利要求31的半导体存储器件，其特征在于写全局位线(WRGL)的电势在读操作中设置为地电势。
34.根据权利要求28的半导体存储器件，其特征在于还包括：
读出放大器(70)，其连接到全局位线(GBL)的一端并且放大读出数据；以及
第三MOS晶体管(320，330)，其具有连接到局部位线(LBL)与第一开关元件(SEL)之间的连接点的其电流通路的一端，和连接到第一电势的其电流通路的另一端，其中
保持电路(60)连接到全局位线(GBL)的另一端，以及
连接到共享全局位线(GBL)的局部位线(LBL)的第三MOS晶体管(320，330)的栅极彼此独立。
35.根据权利要求28的半导体存储器件，其特征在于还包括：
源线(SL)，存储单元中的第二MOS晶体管(ST)的电流通路的另一端共同地连接到其上；以及
源线驱动器(80)，其提供电势到源线(SL)。
36.根据权利要求28的半导体存储器件，其特征在于在写操作中负电压施加到局部位线，而在擦除操作中负电压施加到第一MOS晶体管的控制栅极。
37.根据权利要求28的半导体存储器件，其特征在于在具有以矩阵形式排列的存储单元(MC)的存储单元阵列(20)中，全局位线(WGBL，RGBL)由位于最高级的金属布线层(250)制成。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005285818A (ja) * 2004-03-26 2005-10-13 Toshiba Corp 半導体装置およびその製造方法
JP4709525B2 (ja) 2004-10-14 2011-06-22 株式会社東芝 不揮発性半導体記憶装置
KR100855579B1 (ko) * 2006-10-02 2008-09-03 삼성전자주식회사 반도체 메모리 장치 및 그 형성 방법
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
TWI391903B (zh) * 2008-08-06 2013-04-01 Novatek Microelectronics Corp 閘極驅動電路
JP5343916B2 (ja) 2010-04-16 2013-11-13 富士通セミコンダクター株式会社 半導体メモリ
US9007834B2 (en) * 2013-01-10 2015-04-14 Conversant Intellectual Property Management Inc. Nonvolatile memory with split substrate select gates and hierarchical bitline configuration
CN103366817B (zh) * 2013-08-01 2017-02-08 中国科学院微电子研究所 一种nor型闪存式存储器
KR102291518B1 (ko) * 2015-03-20 2021-08-20 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
CN107924699A (zh) * 2015-04-24 2018-04-17 李武开 用于2d/3d阶层式nand的部分/完整阵列/块擦除
JP6122478B1 (ja) 2015-10-22 2017-04-26 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR102401060B1 (ko) * 2015-11-03 2022-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN107302003A (zh) * 2017-06-22 2017-10-27 中国电子科技集团公司第五十八研究所 抗辐射Sence‑Switch型nFLASH开关单元结构及其制备方法
US10916498B2 (en) 2018-03-28 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for logic circuit
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5388070A (en) * 1992-06-13 1995-02-07 U.S. Philips Corporation Storage arrangement and method for operating the arrangement
US5548549A (en) * 1993-09-30 1996-08-20 Intel Corporation Method and device for improved programming threshold voltage distribution in electrically programmable read only memory array
CN1211077A (zh) * 1997-09-05 1999-03-17 三菱电机株式会社 存储单元及备有该存储单元的非易失性半导体存储器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5615146A (en) 1994-11-11 1997-03-25 Nkk Corporation Nonvolatile memory with write data latch
KR970018622A (ko) * 1995-09-07 1997-04-30 김광호 불 휘발성 메모리장치 및 그 제조방법
US5912842A (en) 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
JPH1083689A (ja) * 1996-09-10 1998-03-31 Mitsubishi Electric Corp 不揮発性半導体記憶装置
KR19990048773A (ko) 1997-12-10 1999-07-05 김영환 플래쉬 이이피롬 셀 어레이
JP2000068486A (ja) 1998-08-26 2000-03-03 Toshiba Corp 不揮発性半導体メモリ
JP3762114B2 (ja) 1998-09-08 2006-04-05 株式会社東芝 不揮発性半導体記憶装置
JP4084922B2 (ja) * 2000-12-22 2008-04-30 株式会社ルネサステクノロジ 不揮発性記憶装置の書込み方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5388070A (en) * 1992-06-13 1995-02-07 U.S. Philips Corporation Storage arrangement and method for operating the arrangement
US5548549A (en) * 1993-09-30 1996-08-20 Intel Corporation Method and device for improved programming threshold voltage distribution in electrically programmable read only memory array
CN1211077A (zh) * 1997-09-05 1999-03-17 三菱电机株式会社 存储单元及备有该存储单元的非易失性半导体存储器

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Publication number Publication date
JP2004326965A (ja) 2004-11-18
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