CN1881803A - 自举电路及采用其的移位寄存器、扫描电路及显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器，含有自举电路，通过使第1接点(节点N1)的电压高于或低于电源电压，在输出中将电源电压作为输出电压，具有：串联连接在上述第1接点上的两个以上的晶体管(Tr1、Tr2)；向上述晶体管之间的第2接点(节点N2)提供电压以使前级晶体管的漏极/源极之间的电压在电源电压以下的机构；与上述第1接点连接、栅极电极与第1输入端子连接的第1输入晶体管(Tr3)；与输出端子和时钟信号连接、且上述第1接点与栅极电极连接的输出晶体管(Tr7)，输出晶体管的栅极电极在自举期间外不会处于开放状态。从而，在由单一导电型晶体管所构成的移位寄存器中，实现电路小型化及低耗电。

Description

自举电路及采用其的移位寄存器、扫描电路及显示装置

技术领域

本发明涉及适用于液晶显示装置或有机EL显示装置等显示装置的驱动电路的自举电路(bootstrap circuit)等。

背景技术

近年来，各像素中集成有源元件即薄膜晶体管的有源矩阵型显示装置正在普及。尤其是在移动电话等便携设备中，由于采用多晶硅晶体管的有源型液晶显示装置可使装置小型化，故正被人们广泛使用。多晶硅薄膜晶体管由于比非晶硅薄膜晶体管的可动性高，故除了构成像素的像素晶体管之外，连驱动电路都容易由同一制造工序形成于像素部的周边。在驱动电路中，有分别驱动多条相互垂直的扫描线(栅极线)及多条信号线(源极线)的栅极线驱动电路及源极线驱动电路。在上述栅极线驱动电路及上述源极线驱动电路中，使用由多个移位寄存器构成的扫描电路。

在构成这样的扫描电路的移位寄存器中，一般使用由n沟道型晶体管和p沟道型晶体管组合而成的CMOS电路。

然而，CMOS制造工艺中，由于n沟道型晶体管和p沟道型晶体管两者都需要制作，故存在工序步骤数量增多这样的缺点。

因此，为了与CMOS相比缩短制造工序而降低制造成本，提案一种仅由n沟道型和p沟道型中的任何一种类型的导电型晶体管(单一导电型晶体管)构成的电路。

图28为专利文献1中所记载的利用现有的采用移位寄存器的扫描电路。扫描电路由多个移位寄存器构成，但该图中作为一个例子示出了第n个及第n+1个这两个移位寄存器。形成为第n-1级的输出信号OUT输入第n级移位寄存器的输入IN，第n级输出信号OUT输入第n+1级移位寄存器的输入IN的结构。而且，尽管未图示，但在第1级移位寄存器中，形成从外部输入的开始信号被输入的结构。

图28示出的现有的移位寄存器由6个n沟道型晶体管Tr101、Tr102、Tr103、Tr104、Tr105、Tr106、及Tr111、Tr112、Tr113、Tr114、Tr115、Tr116构成，形成为使输入到各信号输入用晶体管Tr101及Tr111的输入信号IN的相位产生相移并输出的结构。

为此，可以采用将多个移位寄存器串联的方式，构成扫描电路，使开始信号顺次产生相移并输出。

图29为图28所示现有技术移位寄存器的动作时序图。下面参照附图28及29对电路的动作进行说明。

首先，在时刻t1，如果第n级的输入信号IN即第n-1级的输出信号OUT变成高电位，则晶体管Tr101变成导通状态，在晶体管Tr101和晶体管Tr102的节点N101设定Vdd/Vt的电压，并将电压保持在保持电容C101中。VDD为电源电压，Vt为晶体管Tr101的阈值电压。此时，晶体管Tr104也成导通状态，但由于时钟信号CL1为低电平，故输出信号OUT_n继续维持低电平。而且，尽管晶体管Tr106也成导通状态，但由于输出信号OUT_n为低电平，故节点N102成为维持低电平的状态。

接下来在时刻t2，如果输入IN从高电平变成低电平，则晶体管Tr101成非导通状态，节点N101变成悬浮(floating)状态。此时，因为时钟信号CL1也从低电平变成高电平，所以根据存储电容C101、晶体管Tr104的栅/漏间电容及栅/源间电容产生的自举(boottrap)效果，节点N101的电位上升到比Vdd/Vt更高的电压。这样，因为晶体管Tr104成为被施加足够栅/源电压的状态，故高电平时钟信号CL1流至晶体管Tr104、而输出信号OUT_n成为高电平。另外，此时由于晶体管Tr106也成导通状态，高电平的时钟信号CL1流经晶体管Tr104、Tr106，使节点N102也成高电平。

接下来在时刻t3，因为第n+1级输出信号OUT_n+1变成高电平，故晶体管Tr102、Tr103变成导通状态，节点N101变成低电平。此时，因为根据时钟信号CL2而Tr105也变成导通状态，故输出信号OUT_n也变成低电平。其结果，存储电容C101中所保持的电压变为零。

接下来在时刻t4，尽管时钟信号CL1变成高电平，但通过将存储电容C101取值为比晶体管Tr104的栅/漏间电容C102更大的值，晶体管Tr104维持非导通状态，输出信号OUT_n维持低电平。

在时刻t5之后，时钟信号CL2在高电平时，晶体管Tr105成为导通状态而将输出信号OUT_n维持为低电平，时钟信号CL1为高电平时，通过将存储电容取值为较大的值，将晶体管Tr104维持为非导通状态，输出信号OUT_n维持低电平。

通过以上操作，第n-1级输出信号可得到时钟信号CL1、CL2的半个周期相移的输出信号OUT_n。

就第n+1级来讲，因为晶体管Tr111～116的运行分别与晶体管Tr101～106相同，故利用和第n级相同的工作原理，可得到输出信号OUT_n+1。但是，如图28所示，第n+1级与第n级的时钟信号CL1、CL2的连接相反。通过这样的方式，进行相同的操作。即，通过偶数级和奇数级改变时钟信号CL1、CL2的连接，可以得到依次产生相移的输出。

如果考虑将该移位寄存器用于驱动液晶显示装置栅极线的扫描电路中的情况，则由于输出端OUT连接着较大的栅极线负载，而需要通过增大晶体管Tr104、105的沟道宽度而提高驱动能力。通常，这需要将其设定为比晶体管Tr101～103、106大1位以上的沟道宽度，所以晶体管尺寸变大。如果增大晶体管Tr104、105的沟道宽度，则因为必须因此而同比增大存储电容C101的电容量，故存储电容C101将具有很大的面积。如果存储电容C101很小，则由于时钟信号CL1从低电平变到高电平时，晶体管Tr104的栅/漏间电容C102，晶体管Tr104的栅极电压上升，晶体管Tr104将变成导通状态。如果晶体管Tr104变成导通状态，则高电平的时钟信号CL1将作为输出信号OUT_n输出。

尽管图28示出的是现有技术的移位寄存器采用N沟道型晶体管，但是也可以采用P沟道型的晶体管结构。图30为采用P沟道型的晶体管构成时的电路图，图31为图30所示电路中的时序图。采用P沟道型晶体管时最大不同在于，如图31所示，变成相对图29的时序图极性反转的波形。

另外，在特开2003-16794号公报中也公开了采用N沟道型晶体管构成的移位寄存器的另一个例子。

图32为特开2003-16794号公报中公开的移位寄存器的电路图，图33为表示移位寄存器运行的时序图。

在图32所示的电路中，晶体管22的栅极电压(F点)由晶体管34和晶体管33生成。这样，如图33的时序图所示，至时刻t2～t0，F点的电位变成高电平，晶体管22变成导通状态，所以A点的电位在该期间变成低电平。由于A点的电位在该期间变成低电平，可以使晶体管24变成非导通状态。因此，即使在图28电路中没有存储电容C101，也可使晶体管24在上述期间中变成非导通状态。

但是，这种结构中，时刻t0～t2期间A点的电位为高电平时，电流流经正电源DD端子～晶体管26～晶体管23～负电源SS端子间。

因此，尽管存储电容C101不存在充放电的电力消耗，但相对这个电流的电力成为使耗电增大的主要原因。而且，在时刻t1～t2之间，由于A点的电压因自举效果而变成比正电源DD电压更高的电压，故在晶体管21及晶体管22的漏极/源极之间被施加大于电源电压的电压。

载置这种扫描电路的液晶显示装置近年来图像分辨率显著提高。与此同时，人们期望电路可小型化的扫描电路的出现。

然而，在特许第2921510号公报中记载的现有的移位寄存器中，需要将比沟道宽度大的晶体管Tr104的栅极/漏极间电容C102更大的存储电容101连接于晶体管Tr104的栅极/源极之间。

因此，存在电路面积变大而难以使电路小型化这样的问题。另外，为了对电容大的存储电容C101进行充放电，还存在此时耗电会增大的问题。

另外，在特开2003-16794号公报中所记载的移位寄存器中，尽管无需形成保持电容，但是，由于电流会通过晶体管26、23从正电源(DD端子)流向负电源(SS端子)，所以与上述现有技术的例子一样，耗电增大。而且，由于A点的电压由于自举效果而变成比正电源DD电压更高的电压，故存在在晶体管21和晶体管22的漏极/源极之间被施加电源电压以上的电压，晶体管可靠性降低这样的问题。

另外，在现有的移位寄存器中，由于将输出作为下一级的输入使用，故存在在晶体管特性发生变动(驱动能力低)时，输出信号电压振幅降低这样的问题。结果，在由现有的移位寄存器构成的扫描电路中，存在随着级数推进而输出振幅衰减加剧，最终存在移位动作不能完成这样的问题。

专利文献1：特许第2921510号公报(图1等)

专利文献2：特开2003-16794号公报(图10等)

发明内容

本发明的目的在于，提供一种可实现显示装置小型化的移位寄存器等，以及提供一种低耗电电路。尤其，通过降低被施加于晶体管上的电压，提高晶体管可靠性、使载置电路的显示装置的可靠性提高。进一步，提供一种即使产生晶体管特性扰动，也可确保执行位移动作的扫描电路。

为了实现上述目的，本发明的自举电路(实施方式1)在将晶体管呈导通状态的栅极电压作为导通电压，将晶体管呈截止状态的栅极电压作为截止电压时，利用输出用晶体管的栅极/漏极之间的电容，在该输出用晶体管上施加电源电压范围外的导通电压，其特征在于，具有：控制机构，其除在上述输出用晶体管上施加导通电压时之外，将截止电压持续施加在该输出用晶体管上，上述控制机构：在输出晶体管的栅极电极上施加截止电压的至少两个以上串联连接的晶体管；和电压供给机构，在上述多个晶体管之间的连接点上施加电压，该电压使得漏极/源极之间电压在电源电压的范围内。

在本发明中，因为具有控制机构，其除在上述输出用晶体管上施加导通电压时之外，将截止电压持续施加在该输出用晶体管上，从而因为输出用晶体管在除被施加导通电压时以外还继续被施加截止电压，所以栅极不会变成悬浮状态。这样，动作稳定化且没有形成栅/源电容的必要。另外，因为控制机构具有在输出晶体管的栅极电极上施加截止电压的至少两个以上串联连接的晶体管，控制机构具备电压供给机构，其在上述多个晶体管之间的连接点上施加使漏极/源极之间的电压在电源电压范围内的电压，所以防止在晶体管的漏极/源极之间施加电源电压以上的电压。另外，电源电压的范围外的导通电压是指输出用晶体管为N沟道型时超出电源电压的上限的导通电压，及输出用晶体管为P沟道型时超出电源电压的下限的导通电压。

有关本发明的移位寄存器含有本发明的自举电路，从前级输入数据信号，延迟一定时间并将该数据信号从上述输出用晶体管输出至后级的移位寄存器。通过采用本发明的自举电路，可以构成小型化、晶体管电压施加低、可进行稳定的自举操作的移位寄存器。

在本发明的移位寄存器(实施方式1)中，上述数据信号由第1及第2电平电压构成，上述输出用晶体管在被施加电源电压范围外的导通电压时，输出上述第2电平电压，上述控制机构具有由上述多个晶体管所形成的第1控制用晶体管和第2、第3控制用晶体管，所述第2控制用晶体管，在从前级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并在所述第1控制用晶体管上施加截止电压，在从前级移位寄存器输入的所述数据信号为所述第2电平电压时截止，并维持在所述第1控制用晶体管上所施加的截止电压或导通电压，

所述第3控制用晶体管，在从后级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并在所述第1控制用晶体管上施加导通电压，在从所述后级移位寄存器输入的所述数据信号为所述第1电平电压时截止，并维持在所述第1控制用晶体管上所施加的导通电压或截止电压，所述第1控制用晶体管被施加导通电压时导通，并在所述输出用晶体管上施加截止电压，在被施加截止电压时截止，并维持在所述输出用晶体管上所施加的导通电压或截止电压。

移位寄存器，从前级移位寄存器输入数据信号(第1电平电压或第2电平电压)，延迟一定时间后将该数据信号从输出用晶体管向后级输出。其中，如果从前级移位寄存器输出第2电平电压，则第2控制用晶体管导通而将导通电压施加在第1控制用晶体管上。如果这样，第1控制用晶体管截止从而维持输出用晶体管上所施加的导通电压或截止电压。另一方面，如果从前级输出第2电平电压前级，则通过一定时间后对输出用晶体管施加导通电压，将第2电平电压从输出用晶体管输出至后级移位寄存器。如果再过一定时间后，将第2电平电压从后级移位寄存器输出，则第3控制用晶体管导通，从而将导通电压施加在第1控制用晶体管上。于是第1控制用晶体管导通而将截止电压施加于输出用晶体管上。接着，从后级及前级移位寄存器输出第1电平电压，第1至第3控制用晶体管也截止，维持输出用晶体管上施加的截止电压。因此，因为只有持续这种状态，才会继续向输出用晶体管施加截止电压，所以输出用晶体管的栅极不会处于悬浮状态。

本发明的移位寄存器(实施方式1)中，上述电压供给机构进一步具有第4控制用晶体管Tr8，上述第4控制用晶体管是通过与上述输出用晶体管同时导通，将上述电源电压范围内的电压施加于上述多个晶体管之间的连接点上的器件。此时，第1控制用晶体管的源极/漏极之间所施加的电压可以降低(例如，不用施加电源电压范围外的电压)。

本发明的移位寄存器(实施方式2)是上述输出用晶体管由被施加电源电压范围外的导通电压时，输出上述第2电平电压的多个晶体管(Tr7、Tr10)形成的器件。此时，因为晶体管配置自由度增加，故布局设置变得容易。

本发明的移位寄存器(实施方式3)，在上述输出用晶体管输出上述数据信号的输出端子处连接上述多个晶体管的连接点。此时，不用添加新的晶体管，就可防止电源电压范围外的电压被施加在第1控制用晶体管的源极/漏极之间。

本发明的移位寄存器(实施方式4及实施方式7)，还具有在将上述输出用晶体管作为第1输出用晶体管时，源极/漏极与该第1输出用晶体管串联连接的第2输出用晶体管，所述第2控制用晶体管，在从所述前级输入的所述数据信号为所述第2电平电压时导通，并将截止电压施加于所述第2输出用晶体管上，从所述前级输入的所述数据信号为所述第1电平电压时截止，并维持在所述第2输出用晶体管上所施加的导通电压或截止电压，所述第3控制用晶体管，在从所述后级输入的所述数据信号为所述第2电平电压时导通，并在所述第2输出用晶体管上施加导通电压，在从所述后级输入的所述数据信号为所述第1电平电压时截止，并维持在所述第2输出用晶体管上所施加的导通电压或截止电压，所述第2输出用晶体管，在被施加导通电压时导通，并且所述第1输出用晶体管在输出所述数据信号的输出端子上施加第1电平电压，在被施加截止电压时截止，并维持在所述输出端子上施加的所述数据信号的电压。此时，因为输出端子也不会处于悬浮状态，故工作进一步稳定化。

在本发明的移位寄存器(实施方式5)中，上述第3控制用晶体管采用时钟信号，代替从上述后级输入的上述数据信号。如果采用时钟信号，与采用数据信号时相比，可以缩短第3控制用晶体管的截止时间。因此，第3控制用晶体管的漏电影响减少，故工作更加稳定化。

本发明的移位寄存器(实施方式6)还包括将前级移位寄存器的输出用晶体管的栅极电压施加至栅极的第1输入用晶体管(Tr3)、及将时钟信号施加至栅极的第2输入用晶体管(Tr11)，在上述第1及第2晶体管也同时导通时，将导通电压施加给本级的上述输出用晶体管。该结构的移位寄存器因为在第1输入用晶体管上施加电源电压范围外的栅极电压，从外部输入电压电平稳定的时钟信号至第2输入用晶体管，所以纵然发生晶体管特性扰动，也可抑制输出振幅降低而防止运行不良。

本发明的移位寄存器(实施方式6)，是具有在栅极施加前级输出用晶体管的栅极电压的第1输入用晶体管，及在栅极施加时钟信号的第2输入用晶体管，以替代上述第2控制用晶体管，在上述第1及第2晶体管同时导通时，在上述第1控制用晶体管上施加截止电压，在上述第1及第2晶体管的至少一个截止时，维持上述第1控制用晶体管上所施加的截止电压或导通电压。根据这种结构的移位寄存器，也可以和权利要求2记载的移位存储器相同的方式工作。

本发明的移位寄存器(实施方式8)还包括抑制上述输出用晶体管栅极电压扰动的电容器。此时，因为抑制上述输出用晶体管栅极电压的扰动，故工作更加稳定化。另外，可降低晶体管栅极/漏极之间所施加的电压。

本发明的自举电路，在将晶体管导通的栅极电压作为导通电压，晶体管截止的栅极电压作为截止电压时，利用输出用晶体管的栅极/漏极之间的电容，在该输出用晶体管上施加电源电压范围外的导通电压，其特征在于，包括被施加电源电压范围外的导通电压的第1输入用晶体管，和在栅极施加时钟信号的第2输入用晶体管，在上述第1及第2输入用晶体管同时导通时，将导通电压施加于本级的上述输出用晶体管上。

本发明的移位存储器的特征在于，含有上述自举电路，从前级的移位寄存器输入前级的移位寄存器的输出晶体管的栅极电压，在延迟一定时间之后，将该数据信号从上述输出用晶体管向后级输出。

本发明的自举电路(实施方式6)，在将晶体管导通的栅极电压作为导通电压，将晶体管截止的栅极电压作为截止电压时，利用输出用晶体管的栅极/漏极之间的电容，在该输出用晶体管上施加电源电压范围外的导通电压，其特征在于，包括施加电源电压范围外的导通电压的第1输入用晶体管和在栅极施加时钟信号的第2输入用晶体管，在上述第1及第2输入用晶体管同时导通时，将导通电压施加于本级的上述输出用晶体管上。

在第1输入用晶体管上施加电源电压范围外的导通电压，在第2输入用晶体管上，从外部施加电压电平稳定的时钟信号。因此，即使晶体管特性存在扰动，因为可以导通，所以可以抑制输出振幅的降低。换言之，其为难以受到晶体管特性扰动的影响的电路。

本发明的移位存储器含有上述自举电路，从前级的移位寄存器输入前级的移位寄存器的输出晶体管的栅极电压，在延迟一定时间之后，将该数据信号从上述输出用晶体管向后级移位寄存器输出。通过采用本发明的自举电路，可以构成小型化且免招晶体管特性扰动影响、可进行自举操作的移位寄存器。

在本发明的移位寄存器中，上述数据信号由第1及第2电平电压构成，上述输出用晶体管在被施加电源电压范围外的导通电压时，输出上述第2电平电压，上述控制机构具有第1控制用晶体管和第2、第3控制用晶体管，上述第2控制用晶体管，在从上述前级输入的上述数据信号为上述第2电平电压时导通，并在上述第1控制用晶体管上施加截止电压，在从上述前级输入的上述数据信号为上述第1电平电压时截止，并维持在上述第1控制用晶体管上施加的截止电压或导通电压，上述第3控制用晶体管在从上述后级输入的上述数据信号为上述第2电平电压时导通，在上述第1控制用晶体管上施加导通电压，在从上述后级输入的上述数据信号为上述第1电平电压时截止，并维持上述第1控制用晶体管上所施加的导通电压或截止电压，上述第1控制用晶体管在被施加导通电压时导通，在上述输出用晶体管上施加截止电压，在被施加截止电压时截止，并维持施加于上述输出用晶体管上的导通电压或截止电压。

移位寄存器从前级输入数据信号(第1电平电压或第2电平电压)，延迟一定时间后将该数据信号从输出用晶体管向后级输出。其中，如果从前级输出第2电平电压，则第2控制用晶体管导通而在第1控制用晶体管上施加截止电压。于是，第1控制用晶体管截止从而维持输出用晶体管上所施加的导通电压或截止电压。另一方面，如果从前级输出第2电平电压，在一定时间之后，在输出用晶体管上施加导通电压，则从输出用晶体管向后级输出第2电平电压。如果进一步隔一定时间后，从后级输出第2电平电压，则第3控制用晶体管导通，从而将导通电压施加在第1控制用晶体管。于是，第1控制用晶体管导通从而将截止电压施加于输出用晶体管上。然后，从后级及前级输出第1电平电压，第1～第3控制用晶体管也截止，并维持输出用晶体管上所施加的截止电压。因此，只有持续这个状态，输出用晶体管才继续被施加截止电压，所以输出用晶体管的栅极不会处于悬浮状态。

在本发明的移位寄存器中，上述第1控制用晶体管由源极/漏极串联连接的多个晶体管形成，上述控制机构进一步具有第4控制用晶体管(Tr8)，上述第4控制用晶体管通过与上述输出用晶体管同时导通，将上述电源电压范围内的电压施加至上述多个晶体管的连接点上。此时，第1控制用晶体管的源极/漏极之间所施加的电压可以降低(例如，不用施加电源电压范围外的电压)。

在本发明的移位寄存器中，上述输出用晶体管由在被施加电源电压范围外的导通电压时输出上述第2电平电压的多个晶体管(Tr7、Tr10)形成。此时，因为晶体管配置自由度增加，故布局设置变容易。

在本发明的移位寄存器中，上述第1控制用晶体管由源极/漏极串联连接的多个晶体管形成，上述输出用晶体管在输出上述数据信号的输出端子处，连接上述多个晶体管的连接点。此时，不用添加新的晶体管，就可防止电源电压范围外的电压被施加在第1控制用晶体管的源极/漏极之间。

本发明的移位寄存器在将上述输出用晶体管作为第1输出用晶体管时，进一步具有在该第1输出用晶体管的源极/漏极串联连接的第2输出用晶体管(Tr6)。上述第2控制用晶体管在从上述前级输入的上述数据信号为上述第2电平电压时导通，并将截止电压施加在上述第2输出用晶体管上，在从上述前级输入的上述数据信号为上述第1电平电压时截止，并维持在上述第2输出用晶体管上施加的截止电压或导通电压，上述第3控制用晶体管在上述后级输入的上述数据信号为上述第2电平电压时导通，并在上述第2输出用晶体管上施加导通电压，上述后级输入的上述数据信号在为上述第1电平电压时截止，并维持在上述第2输出用晶体管上施加的导通电压或截止电压，上述第2输出用晶体管在被施加导通电压时导通，并且上述第1输出用晶体管在输出上述数据信号的输出端子上施加第1电平电压，被施加截止电压时截止，并维持在上述输出端子上施加的上述数据信号的电压。此时，因为输出端子也不会处于悬浮状态，故工作进一步稳定化。

在本发明的移位寄存器中，上述第3控制用晶体管采用时钟信号，以代替从上述后级输入的上述数据信号。如果采用时钟信号，与采用数据信号时相比，可以缩短第3控制用晶体管的截止时间。因此，第3控制用晶体管漏电影响减少，故工作更进一步稳定化。

在本发明的移位寄存器中，具有在栅极施加前级输出用晶体管的栅极电压的第1输入用晶体管，及在栅极施加时钟信号的第2输入用晶体管，以替代上述第2控制用晶体管，在上述第1及第2晶体管同时导通时，在上述第1控制用晶体管上施加截止电压，在上述第1及第2晶体管中至少一个截止时，维持上述第1控制用晶体管上所施加的截止电压或导通电压。

本发明的移位寄存器进一步包括抑制上述输出用晶体管栅极电压扰动的电容器。此时，因为抑制上述输出用晶体管栅极电压的扰动，故工作进一步稳定化。

本发明的自举电路(实施方式9)的特征在于，在上述第1或第2输入晶体管与输出晶体管的栅极电极之间连接第5控制晶体管(晶体管Tr12)。第5控制晶体管因为在上述输出晶体管的栅极上施加电源电压范围外的导通电压时截止，所以上述输出晶体管的栅极被施加电源电压范围外的电压，但在上述第1或第2输入晶体管侧只施加电源电压范围内的电压。因此，晶体管的栅极/漏极之间或栅极/源极之间所施加的电压降低。

本发明的移位寄存器含有上述自举电路，从前级移位寄存器输入数据信号，延迟一定时间并将该数据信号从上述输出用晶体管输出至后级移位寄存器。通过采用本发明的自举电路，可以构成小型化、晶体管施加电压低、不受晶体管特性扰动影响而可稳定进行自举动作的移位寄存器。

本发明的移位寄存器是，在上述移位寄存器中，上述数据信号由第1及第2电平电压构成，上述输出用晶体管在被施加电源电压范围外的导通电压时，输出上述第2电平电压，上述控制机构具有第1控制用晶体管和第2、第3控制用晶体管，上述第2控制用晶体管在从上述前级输入的上述数据信号为上述第2电平电压时导通，并在上述第1控制用晶体管上施加截止电压，在上述前级输入的上述数据信号为上述第1电平电压时截止，并维持在上述第1控制用晶体管上施加的截止电压或导通电压，上述第3控制用晶体管在从上述后级输入的上述数据信号为上述第2电平电压时导通，并在上述第1控制用晶体管上施加导通电压，在从上述后级输入的上述数据信号在为上述第1电平电压时截止，并维持在上述第1控制用晶体管上施加的导通电压或截止电压，上述第1控制用晶体管在被施加导通电压时导通，并在上述输出用晶体管上施加截止电压，在被施加截止电压时截止，并维持在上述输出用晶体管上施加的截止电压或导通电压。

移位寄存器从前级输入数据信号(第1电平电压或第2电平电压)，延迟一定时间后将该数据信号从输出用晶体管向后级输出。其中，如果从前级输出第2电平电压，则第2控制用晶体管导通而将截止电压施加在第1控制用晶体管上。于是，第1控制用晶体管截止，从而维持输出用晶体管上所施加的导通电压或截止电压。另一方面，如果第2电平电压从前级输出，则一定时间后在输出用晶体管上施加导通电压，从而从输出用晶体管将第2电平电压输出至后级。再隔一定时间后，如果从后级输出第2电平电压，则第3控制用晶体管导通，从而将导通电压施加至第1控制用晶体管。于是，第1控制用晶体管导通，从而将截止电压施加至输出用晶体管。接着，后级及前级移位寄存器来的第1电平电压被输出，第1至第3控制用晶体管也截止，维持输出用晶体管上施加的截止电压。因此，因为只有持续这种状态，输出用晶体管的截止电压才继续被施加，所以输出用晶体管的栅极不会处于悬浮状态。

本发明的移位寄存器是，在上述移位寄存器中，上述输出用晶体管由被施加电源电压范围外的导通电压时输出上述第2电平电压的多个晶体管(Tr7、Tr10)形成的器件。此时，因为晶体管配置自由度增加，故布局设置变得容易。

本发明的移位寄存器是，在上述移位寄存器中，进一步包括在将上述输出用晶体管作为第1输出用晶体管时，源极/漏极与该第1输出用晶体管串联连接的第2输出用晶体管(Tr6)。上述第2控制用晶体管在从上述前级输入的上述数据信号为上述第2电平电压时导通，并将截止电压施加于上述第2输出用晶体管上，在从上述前级输入的上述数据信号为上述第1电平电压时截止，并维持在第2输出用晶体管上施加的截止电压或导通电压，上述第3控制用晶体管在从上述后级输入的上述数据信号为上述第2电平电压时导通，并在上述第2输出用晶体管上施加导通电压，在从上述后级输入的上述数据信号为上述第1电平电压时截止，并维持在上述第2输出用晶体管上施加的导通电压或截止电压，上述第2输出用晶体管在被施加导通电压时导通，并且上述第1输出用晶体管在输出上述数据信号的输出端子施加第1电平电压，在被施加截止电压时截止，并维持在上述输出端子上施加的上述数据信号的电压。此时，因为输出端子也不会处于悬浮状态，故工作进一步稳定化。

本发明的移位寄存器是，在上述移位寄存器中，上述第3控制用晶体管采用时钟信号，以代替从上述后级输入的上述数据信号。如果采用时钟信号，与采用数据信号时相比，可以缩短第3控制用晶体管的截止时间。因此，第3控制用晶体管漏电流减少，故工作更进一步稳定化。

本发明的移位寄存器是，在上述移位寄存器中，具有在栅极施加前级输出用晶体管的栅极电压的第1输入用晶体管，及在栅极施加时钟信号的第2输入用晶体管，以替代上述第2控制用晶体管，在上述第1及第2晶体管同时导通时，在上述第1控制用晶体管施加截止电压，在上述第1及第2晶体管的至少一个截止时，维持上述第1控制用晶体管上所施加的截止电压或导通电压。

本发明的移位寄存器是，在上述移位寄存器中，进一步包括抑制上述输出用晶体管栅极电压扰动的电容器。此时，因为抑制上述输出用晶体管栅极电压的扰动，故工作进一步稳定化。

本发明的移位寄存器是，在上述移位寄存器中，构成电路的上述晶体管为薄膜晶体管。薄膜晶体管的材料从载流子移动性考虑最好为多晶硅，但如果不考虑载流子移动性的问题，也可以是非晶硅或有机物。

本发明的扫描电路采用本发明的移位寄存器。扫描电路为例如栅极线驱动电路或源极线驱动电路等。本发明的显示装置采用本发明的扫描电路。显示装置为例如液晶显示器或EL显示器等。

本发明的移位寄存器可以在双方向进行扫描。例如在用于栅极线驱动回路的显示装置的场合，即使在使装置上下反转时，也可以得到和没有同样反转时相同的显示。

根据本发明，因为无需使输出晶体管栅极电极具有大容量的存储电容，并且电流也不会从正电源侧(高电平)经晶体管流向负电源侧(低电平)，所以可以降低耗电。结果，将本发明的移位寄存器用于显示装置时，可以降低装置的耗电。

第2效果是，因为可无需大容量的存储电容，故电路可小型化。这样，将本发明的移位存储器适用于显示装置时，可以适用于图像分辨率高的显示装置。

第3效果是，由于可以降低晶体管源极/漏极之间、栅极/源极之间、栅极/漏极之间所施加的电压，可使晶体管的可靠性提高。这样，在用于显示装置等时，可使装置的可靠性提高。

第4效果是，即使在存在晶体管特性扰动时，也可抑制输出振幅的降低。因此，可以抑制在构成扫描电路时，级数每进一级振幅降低加重而最终不能完成移位动作的运行故障。另外，用于显示装置等时，因为抑制运行故障，故可提高装置的可靠性。

附图说明

图1为表示液晶显示装置的框图。

图2为表示本发明实施方式1的扫描电路的框图。

图3为表示本发明实施方式1的移位寄存器的电路图。

图4为表示本发明实施方式1的移位寄存器的动作的时序图。

图5为表示本发明实施方式2的扫描电路的框图。

图6为表示本发明实施方式2的移位寄存器的电路图。

图7为表示本发明实施方式3的移位寄存器的电路图。

图8为表示本发明实施方式4的移位寄存器的电路图。

图9为表示本发明实施方式5的扫描电路的框图。

图10为表示本发明实施方式5的移位寄存器的电路图。

图11为表示本发明实施方式5的移位寄存器的动作的时序图。

图12为表示本发明实施方式5的变形例的移位寄存器的动作的时序图。

图13为表示本发明实施方式5的变形例的移位寄存器的动作的时序图。

图14为表示本发明实施方式6的扫描电路的框图。

图15为表示本发明实施方式6的移位寄存器的电路图。

图16为表示本发明实施方式6的移位寄存器的动作的时序图。

图17为表示本发明实施方式7的移位寄存器的电路图。

图18为表示本发明实施方式8的移位寄存器的电路图。

图19为表示本发明实施方式9的移位寄存器的电路图。

图20为表示本发明实施方式9的移位寄存器的的动作的时序图。

图21为表示本发明实施方式10的扫描电路的框图。

图22为表示本发明实施方式10的移位寄存器的电路图。

图23A为表示本发明实施方式10的移位寄存器的动作的时序图。

图23B为表示本发明实施方式10的移位寄存器的动作的时序图。

图24为表示本发明实施方式11的移位寄存器的电路图。

图25为表示本发明实施方式11的变形例的扫描电路的框图。

图26为表示本发明实施方式11的变形例的移位寄存器的电路图。

图27为表示本发明实施方式11的变形例的移位寄存器的电路图。

图28为表示现有的移位寄存器结构的电路图。

图29为表示现有的移位寄存器的动作时序图。

图30为采用P沟道型晶体管构成现有的移位寄存器的电路图。

图31为表示现有的由P沟道型晶体管构成移位寄存器的动作的时序图。

图32表示其他现有的移位寄存器结构的电路图。

图33表示其他现有的移位寄存器动作的时序图。

符号说明：1-像素部；4-像素晶体管；5-像素存储电容；6-像素电容；10、11、13、15-2相时钟型移位寄存器；12、14-4相时钟型移位寄存器。

具体实施方式

下面参照附图，对本发明的实施方式进行详细说明。

(实施方式1)

如图1所示，采用本发明实施方式的液晶显示装置具有像素部1、栅极线驱动电路2、源极线驱动电路3，上述像素部1、栅极线驱动电路2及源极线驱动电路3形成于同一块玻璃基板上。

在上述像素部1中，形成相互正交的栅极线G1～Gn和源极线S1～Sm。在上述栅极线G1～Gn上，分别连接与上述栅极线驱动电路2对应的端子。另外在上述源极线S1～Sm上，分别连接与上述源极线驱动电路3对应的端子。另外，在上述像素部1内的上述栅极线G1～Gn和上述源极线S1～Sm的各交点上，配置有由多晶硅晶体管即像素晶体管4、像素存储电容5及由液晶形成的像素电容6构成的像素电路。

上述栅极线驱动电路2由扫描电路构成，上述扫描电路由像素晶体管4及采用同一制造工艺制作的晶体管构成。垂直起始脉冲ST及时钟信号从外部输入至构成上述栅极线驱动电路2的上述扫描电路，通过上述扫描电路使上述垂直起始脉冲信号ST与时钟信号同步，从而输出使每一级产生相移的输出信号，从而与共用栅极线连接的像素电路成为导通状态，向源极线输出的视频信号被取入至像素电路。

上述源极线驱动电路3由扫描电路、数据锁存电路、D/A转换器、模拟开关构成，从外部将水平起始脉冲、时钟信号、视频信号、模拟开关控制信号输入至上述源极线驱动电路3。通常，上述模拟开关由像素晶体管4和由同一制造工艺制作的晶体管构成，其他的电路由单晶硅IC构成，上述IC被COG(玻上芯片，chip on glass)装载在玻璃基板上。

上述源极线驱动电路3的扫描电路使水平起始脉冲与时钟信号同步，使每一级产生移位并输出。上述数据锁存电路，根据上述扫描电路的输出对视频信号进行取样并锁存。所锁存的视频信号发送至上述D/A转换器，而被转换成模拟信号后，通过设置于各源极线的上述模拟开关输出至源极线。

在显示彩色的液晶显示装置中，通常将一个水平周期分成3份，按照R(红色)、G(绿色)、B(蓝色)的顺序发送视频信号，在经过上述数据锁存电路、上述D/A转换器后，通过上述模拟开关进行切换，在利用栅极线驱动电路2而形成导通状态的像素电路中，读入模拟视频信号。

下面，图2示出本发明实施方式相关的栅极线驱动电路2的扫描电路的结构。图2示出的栅极线驱动电路2的扫描电路中，从外部输入两个时钟信号CL1、CL2和垂直起始脉冲信号ST。

图2示出的栅极线驱动电路2的扫描电路由串联连接的多个移位寄存器10(SR1、SR2、SR3、SR4…)构成。

第一级移位寄存器SR1中，将垂直起始脉冲信号ST输入输入端子IN，在第2级以后的寄存器SR2、SR3、SR4…中，将前级的输出信号OUT输入输入端子IN。另外，在各移位寄存器10中，输入两个时钟信号CL1、CL2。

第一级的移位寄存器SR1，根据时钟信号CL1输出使垂直起始脉冲信号ST产生相移的输出信号OUT1。下一个移位寄存器SR2根据时钟信号CL2输出使上述移位寄存器SR1的输出产生相移的输出信号OUT2。接着，同样与时钟信号同步地使输出产生相移，顺次传送垂直起始脉冲信号ST。

下面，在图3中示出本发明实施方式1的移位寄存器SR1的内部电路。在图3中，尽管示出第一级的移位寄存器SR1，但是，之后的级的SR2、SR3、SR4…的结构，只是输入的信号被改变，而电路结构和图3的移位寄存器SR1相同。具体地来说，在移位寄存器SR2中，不再代替垂直起始脉冲信号ST，而是前级的输出信号OUT1输入输入端子IN，时钟信号CL2替换时钟信号CL1，时钟信号CL1替换时钟信号CL2而输入。以后的移位寄存器中，前级的输出信号OUT输入到输入端子IN，每进一级，时钟信号都被替换并输入。

图3所示的移位寄存器SR1由8个P沟道型晶体管Tr1～Tr8构成。晶体管Tr3在输入端子IN输入的垂直起始脉冲信号ST为低电平时导通，并将VSS电源电压提供至节点N1。在VSS电源电压和低电平电压相同的情况，将从低电平上升阈值Vt的电压提供给节点N1。其中，VSS电源电压为与低电平相同的电压，但是也可以是不同的电压。另外，也可以用输入到晶体管Tr3的栅极电极(输入端子IN)的垂直起始脉冲信号ST替换VSS电源电压。

晶体管Tr5，在来自后级移位寄存器SR2的输出信号OUT2为低电平时导通，将从低电平上升阈值Vt的电压提供给节点N3。晶体管Tr6在时钟信号CL2为低电平时处于导通状态，被供给作为输出信号OUT1的高电平电压(VDD电源电压)。晶体管Tr7，在节点N1电压为低电压(VSS+Vt或比低电平更低的自举电压)时成为导通状态，被供给时钟信号CL1的电压，作为输出信号OUT1。

因为驱动与移位寄存器SR1的输出端子连接的电容性负载，晶体管Tr6、Tr7的沟道宽度设定为比其他晶体管Tr1～Tr5大一位以上，以提高电流驱动能力。晶体管Tr4在垂直起始脉冲信号ST为低电平时成为导通状态，将高电平电压提供给节点N3。晶体管Tr1、Tr2在节点N3的电压为VSS+Vt时成为导通状态，将高电平电压提供给节点N1。晶体管Tr8在节点N1的电压为低电压(VSS+Vt或比低电平更低的自举电压)时成为导通状态，将作为输出信号OUT1的电压提供给晶体管Tr1、Tr2的连接节点即节点N2。

利用晶体管Tr8，将输出OUT1的电压供给至节点N2，从而晶体管Tr1、Tr2的源极/漏极之间所施加的电压变成电源电压以下(＝高电平和低电平的电压差)。其他晶体管Tr3～Tr8的源极/漏极之间所施加的电压由于在电源电压以下，所以所有的晶体管Tr1～Tr8都满足在电源电压以下。

图3所示的栅极线驱动电路2的扫描电路的电路结构同样也适用于图1所示的源极线驱动电路3侧的扫描电路。

下面对本发明实施方式1涉及的移位寄存器的动作进行说明。图4表示本发明实施方式1涉及的移位寄存器的动作的时序图。图4中，时钟信号CL1、CL2及垂直起始脉冲信号ST的高电平电压为VDD，低电平电压为VSS。

参照图4对移位寄存器SR1的动作进行说明。首先，在图4的时刻t1，如果垂直起始脉冲信号ST成为低电平，则晶体管Tr3、Tr4成为导通状态。于是，节点N1的电压从垂直起始脉冲信号ST的低电平电压变化成上升阈值Vt的电压。另外，节点N3成为高电平。

此时，晶体管Tr7成为导通状态，但由于时钟信号CL1为高电平，所以输出信号OUT1继续维持高电平。另外，因为时钟信号CL2为低电平，故也从晶体管Tr6方提供高电平电压。

此后到时刻t2，时钟信号CL1变成低电平。此时，由于晶体管Tr7的栅极/漏极电极及栅极/源极电极之间存在电容，故由于通过各自电容量产生的自举效果，节点N1的电压从VSS+Vt下降至更低的电压，从而变成比低电平更低的电压。结果是，在晶体管Tr7的栅极/源极之间施加阈值电压以上的电压，晶体管Tr7继续维持导通状态，提供时钟信号CL1的低电平电压，作为输出信号OUT1。

此后到时刻t3，后级输出信号OUT2变成低电平。此时，晶体管Tr5成为导通状态，节点N3的电压由高电平电压变化至超出低电平电压Vt的电压VSS+Vt。结果，晶体管Tr1、Tr2成为导通状态，节点N1的电压从低电平变至高电平。此时，晶体管Tr7的栅极/源极之间电压差变成零，所以，晶体管Tr7成为非导通状态。

时刻t3以后，因为时钟信号CL2以一定周期被输入至晶体管Tr6，故输出信号OUT1维持高电平。另外，直到输入下一低电平的垂直起始脉冲信号ST为止，节点N3的电压根据晶体管Tr1、Tr2的栅极电容而维持在VSS+Vt的电压，所以，晶体管Tr1、Tr2成为导通状态。因此，节点N1的电压从输入下一低电平的垂直起始脉冲信号ST的时刻t3到下一时刻t1为高电平电压，所以，晶体管Tr7的栅极/源极之间电压差设成零，所以，晶体管Tr7成为非导通状态。

如上说明，在本发明的实施方式1中，在所有时刻，不存在电流从正电源(高电平)流至负电源(低电平)侧的路径，故形成了低耗电的电路。

以上对移位寄存器SR1的动作进行了说明，但是对于除移位寄存器SR1之外的移位寄存器SR2、SR3、SR4，尽管被输入的信号在变化，但是所有移位寄存器执行同样的动作。因此，利用移位寄存器，垂直起始脉冲信号ST依次相移并被输出。

(实施方式2)

下面，在图5中示出了本发明的实施方式2的扫描电路结构，图6示出了构成上述扫描电路的移位寄存器结构。

如图5所示，本发明实施方式2的扫描电路由串联连接的多个移位寄存器11构成。如图6所示，上述移位寄存器11在图3所示的移位寄存器10的电路中的晶体管Tr6及Tr7的后级追加晶体管Tr9及Tr10。本发明实施方式2的特征在于，通过追加上述晶体管Tr9及Tr10，在输出输出信号OUTA(扫描输出信号OUTA)的时刻，输出向下一级传送输出的传送输出信号OUTB。另外，图6示出的是第一级移位寄存器11的结构，但第一级以后的移位寄存器11的结构除了只改变所输入的信号之外，电路的结构和图6所示的移位寄存器相同。

图6中，晶体管Tr9的动作与晶体管Tr6相同，时钟信号CL2为低电平时成为导通状态，提供高电平的VDD电源电压，作为传送输出信号OUTB。晶体管Tr10的动作与晶体管Tr7相同，在节点N1的电压为低电压(VSS+Vt或比低电平更低的自举电压)时为导通状态，提供时钟信号CL1的电压，作为传送输出信号OUTB。

如上述实施方式1所说明的那样，由于需要驱动与输出输出信号OUT1的输出端子连接的电容性负载，因此晶体管Tr6、Tr7比其他晶体管Tr1～Tr5的沟道宽度大一位以上。因此，晶体管的布局(layout)位置不得不位于输出信号OUT1所输出的输出端子配线附近，布局自由度很低。另一方面，晶体管Tr9、Tr10的晶体管尺寸无需象晶体管Tr6、Tr7那样大。这是因为在传送输出信号OUTB所输出的输出端子中，只与后级的晶体管Tr3、Tr4的栅极电极连接，因此上述输出端子的负载比扫描输出信号OUTA所输出的输出端子连接的负载轻一些。另外，第2级以后的传送输出信号OUTB所输出的输出端子中，与后级的晶体管Tr3、Tr4和前级的晶体管Tr5的栅极电极连接。

晶体管Tr9、Tr10的晶体管尺寸很小，故晶体管配置具有一定自由度，可容易地进行布局设计。本发明的实施方式2中，虽然另外增加晶体管Tr9、Tr10，但晶体管Tr9、Tr10的晶体管尺寸(沟道宽度)可以很小。

输入图5所示的垂直起始脉冲信号ST的第一级的移位寄存器11后面的移位寄存器11，除了输入的信号被改变之外，电路的结构和图6相同。与第一级移位寄存器11连接的后级的移位寄存器11中，输入端子IN中输入的不再是垂直起始脉冲信号ST，而是前级的传送输出信号OUTB，时钟信号CL2替换时钟信号CL1，时钟信号CL1替换时钟信号CL2而被输入。在后面的移位寄存器11中，被输入前级的输出信号OUTB，每进一级，时钟信号被替换并输入。

(实施方式3)

下面，图7示出本发明实施方式3的移位寄存器的结构。由多个图7所示移位寄存器组合而成的扫描电路的结构和图2相同，其时序图和图4相同。

图7所示本发明实施方式3的移位寄存器的特征在于，在图3所示实施方式1的移位寄存器电路结构基础上去掉晶体管Tr8，将节点N2与输出输出信号OUT的输出端子直接连接。

因此，根据图7所示的本发明的实施方式3，与图2所示实施方式1的移位寄存器比较，具有可减少晶体管总数，及可实现电路小型化这样的优点。本发明实施方式3的移位寄存器的动作基于图4的时序图进行。

另外，图7尽管示出本发明实施方式3中第一级移位寄存器11的结构，但是，与该第一级移位寄存器11连接的后级移位寄存器11的电路结构除了输入的信号被改变外，其余的和图7相同。在与该第一级移位寄存器11连接的后级移位寄存器中，在其输入端子IN输入的不再是垂直起始脉冲信号ST，而是从前级移位寄存器11输出的输出信号OUT1，分别用时钟信号C2替换时钟信号C1，用时钟信号C1替换时钟信号C2并输入。上述后级移位寄存器11是将前级的输出OUT输入输入端子IN，每进一级，替换时钟信号并输入。

(实施方式4)

下面，图8示出本发明实施方式4的移位寄存器的结构。由多个图8所示本发明实施方式4的移位寄存器组合而成的扫描电路的结构和图2相同，其时序图和图4相同。图8示出改变图2所示的移位寄存器SR2的本发明实施方式4的第一级移位寄存器的结构。与上述移位寄存器连接的后级移位寄存器除了输入信号被改变之外，电路结构和图8相同。具体地讲，图8所示的移位寄存器10中，替代垂直起始脉冲信号ST，将从前级移位寄存器输出的输出信号OUT1输入到输入端子IN，分别用时钟信号C2替换时钟信号C1、用时钟信号C1替换时钟信号C2并输入。后级的移位寄存器将从前级移位寄存器输出的输出信号OUT输入到输入端子IN，每进一级，替换时钟信号并输入。

图7所示实施方式3的移位寄存器的晶体管Tr1的栅极电极与节点N3连接，与此相对的是，本发明实施方式4的移位寄存器使时钟信号CL2输入晶体管Tr1的栅极电极。而且，与将时钟信号CL2输入到图7所示实施方式3的晶体管Tr6的栅极电极相对的是，本发明实施方式4的移位寄存器将晶体管Tr6的栅极电极连接在与晶体管Tr4的漏极电极连接的节点N3上。

因此，在本发明实施方式4的移位寄存器中，纵然时钟信号CL2处于高电平而晶体管Tr1为非导通状态时，晶体管Tr6也成为导通状态，所以在从图4中的时刻t3到下一时刻t1的节点N2中，处于供给高电平信号的状态。因此，在经由晶体管Tr2的节点N1中也处于供给高电平信号的状态。另外，因为处于利用驱动能力高的晶体管Tr6，供给高电平信号的状态，所以和实施方式1比较，连接于节点N1的晶体管Tr7能够成为由更低阻抗驱动的状态。如果晶体管Tr1和晶体管Tr6的双方的栅极电极都与节点N3连接，则可以以低阻抗驱动与节点N1连接的晶体管Tr7。

另外，在本发明的实施方式3及实施方式4中，采用从连接晶体管Tr1的漏极电极和晶体管Tr6的漏极电极的节点N2输出输出信号OUT的结构，从而如果将节点N3的高电平信号提供给晶体管Tr1的栅极电极或晶体管Tr6的栅极电极中的至少任何一个，则在节点N1，能够形成从时刻t3至下一时刻t1将高电平信号供给至节点N1的状态。

(实施方式5)

下面，在图10中示出本发明实施方式5的移位寄存器的结构。图9示出多个图10所示本发明实施方式5的移位寄存器组合而成的扫描电路的结构。图11为本发明实施方式5的扫描电路的动作时序图。图10所示本发明实施方式5的移位寄存器12为与图9所示扫描电路中第一级移位寄存器SR1对应的部件。除图9所示的第一级移位寄存器SR1之外的后级移位寄存器SR2、SR3…的结构和图10所示移位寄存器12的结构相同，只是输入输出信号不同。第一级移位寄存器12连接的下一级移位寄存器SR2，输入输入端子IN的不是垂直起始脉冲信号ST，而是从前级移位寄存器SR1输出的输出信号OUT1，分别用时钟信号C2替换时钟信号C1、用时钟信号C3替换时钟信号C2并输入。上述移位寄存器SR2后面的移位寄存器SR3、SR4…中，前级移位寄存器所输出的输出信号OUT输入到输入端子IN，每进一级，被输入相位进一的时钟信号。

在图2所示的实施方式1中，在扫描电路的移位寄存器中输入两个时钟信号CL1、CL2，但是，在图9所示的实施方式5中，将4个时钟信号CL1、CL2、CL3、CL4输入到扫描电路的移位寄存器4中。另外，如图3所示的实施方式中，不但将从下一级的移位寄存器SR2输出的输出信号OUT2输入到第一级移位寄存器SR1的晶体管Tr5中，而且在图10所示的实施方式5的第一级移位寄存器的晶体管Tr5中输入时钟信号CL2。

图3所示的移位寄存器的晶体管Tr4、Tr5的非导通状态时的漏电流很大，则节点N3的电压从低电平缓缓上升，晶体管Tr1、Tr2变成非导通状态。

与此相对的是，根据图10所示实施方式5的结构，因为在时钟周期内晶体管Tr5成为导通状态，所以，纵然晶体管Tr4、Tr5的非导通状态时的漏电流很大，也可以抑制晶体管Tr1、Tr2处于非导通状态。结果，从图11的时刻t3到下一时刻t1，能够形成始终将高电平信号提供给节点N1的状态。

图12表示用于使图10所示的本发明实施方式5的移位寄存器动作的图11所示的时序图的变化示例图。图12中所示的时序图为用时钟信号CL3替换时钟信号CL2并输入到晶体管Tr5、Tr6时的时序图。

图12中，时钟信号CL3在成为低电平的时刻，通过晶体管Tr5，使节点N3的电压成为低电平。此时，因为晶体管Tr7从时刻t3到时刻t4为导通状态，所以输出高电平时钟信号CL1，作为输出信号OUT1。但是，输出信号OUT1的波形和图11的波形相同。

在图9所示的本发明实施方式5中，采用了4个时钟信号CL1、CL2、CL3、CL4，但是也可以采用5个以上的时钟信号，另外，也可以是3个时钟信号。在本发明的实施方式5中，采用3个时钟信号时，本发明实施方式5的移位寄存器是图10所示的电路结构，图10所示移位寄存器基于图13所示的时序图进行动作。

(实施方式6)

下面，基于图14及图15对本发明的实施方式6进行说明。本发明实施方式6的扫描电路由图14所示电路构成，基于图16所示的时序图运行。如果以图14所示移位寄存器SR3为例进行说明，构成本发明实施方式6的扫描电路的移位寄存器由图15所示电路构成。

图15所示本发明实施方式6的移位寄存器13(SR3)在晶体管Tr3上串联连接晶体管Tr11，将前级移位寄存器SR2的节点N1的信号输入至晶体管Tr3的栅极电极，将时钟信号CL2输入至晶体管Tr11的栅极电极。

如图16所示，在实施方式6中，晶体管Tr3从时刻t0到时刻t2为导通状态，晶体管Tr11从时刻t1到时刻t2为导通状态。因此，从时刻t1到时刻t2，因为将低电平信号提供给节点N1，所以实施方式6也可得到与如图4所示时序图中的输出信号OUT同样的输出信号OUT。

图15所示的本发明实施方式6中，在图3所示实施方式1涉及的移位寄存器的晶体管Tr3中新连接晶体管Tr11。在实施方式6中追加的晶体管Tr11的晶体管尺寸(沟道宽度)可以较小。在图15所示的晶体管Tr3的栅极电极中输入时钟信号CL2，也可以是，在图15所示的晶体管Tr11的栅极电极中，分别被输入前级的移位寄存器的节点N1。

在现有例及实施方式1中，构成为将来自前级移位寄存器的输出信号输入到下一级的移位寄存器中。这种情况下，在产生晶体管特性扰动(阈值Vt大：低驱动能力)时，导致成为输出信号OUT振幅降低的状态。尤其，如果以图28所示现有例作为例子的话，晶体管Tr101、Tr104特性扰动的影响较大。换言之，所谓的输出晶体管及用于在输出晶体管栅极上施加导通(ON)电压的晶体管的影响较大。如果晶体管特性扰动，阈值变大，则晶体管Tr104的栅极上所施加的电压降低。于是，自举之后的输出晶体管的栅极电压也同比下降。此时，如果输入晶体管特性比阈值还大，则不能输出高电平输出信号，振幅将降低。如果输出信号OUT振幅降低，则扫描电路中，级数每进一级，输出信号OUT的振幅降低的可能性将增加。通过将振幅降低的信号输入到下一级的晶体管Tr111的栅极电压中，在晶体管Tr114的栅极中输入比前级还低的栅极电压，晶体管Tr114的输出也变成输出比前级更低的电压。最终，晶体管不但不能导通，也不能进行移位动作。

如图28的现有例所示，在使用N沟道型晶体管的场合，通过降低高电平侧电压，从而降低输出信号OUT的振幅，但如果采用P沟道型晶体管的话，则相反的是在低电平侧升高电压，从而降低输出信号OUT的振幅。在图32示出的现有例中，该晶体管为晶体管21及24。

与此相对，在实施方式6中，将来自电压比低电平更低的前级移位寄存器的节点N1的输出信号输入至晶体管Tr3，在晶体管Tr11中，从外部输入电压电平稳定的时钟信号。所追加的晶体管Tr11中，由于从外部输入电压电平稳定的时钟信号，故即使晶体管特性发生变化(阈值Vt较大)，相对晶体管Tr3，也可以施加稳定的电压。另外，在晶体管Tr3中，因为施加比输出信号OUT的电压更低的栅极电压，所以即使晶体管特性发生变化(阈值Vt大)，也可以确保将从晶体管Tr11提供的稳定电压供给至晶体管Tr7的栅极。因此，即使采用输入如现有例及实施方式1的输出信号的晶体管所构成的电路结构，也可以向晶体管Tr7的栅极供给低电压，并可抑制由于晶体管特性扰动产生的输出信号振幅降低。为此，纵然形成扫描电路的情况下，也可防止移位动作不良。

在电路仿真的结果中，相对于实施方式1的电路，在电源电压(高电平一低电平)为16V时，实施方式6的电路结构得到在晶体管阈值(Vt)大约2V动作范围变大的结果。

另外，实施方式6的第一级移位寄存器SR1可以按如下方式改变。基于图15进行说明，第一级移位寄存器SR1因为没有前级的移位寄存器，因此不仅具有输入端子IN1而且具有输入端子IN2，所以也可以在该两个输入端子IN1、IN2中输入同样的垂直起始脉冲信号ST。除第一级移位寄存器SR1外，和图15所示的移位寄存器SR3为相同的连接，每进一级，替换时钟信号并输入。另外也可以在晶体管Tr4中串联***晶体管，分别在各栅极电极输入时钟信号CL2，及来自前级的移位寄存器节点N1的输出信号。

(实施方式7)

下面，参照图17对本发明的实施方式7进行说明。如图2所示，本发明实施方式7的扫描电路为由多个移位寄存器组合而成的结构。本发明实施方式7相关的扫描电路基于图4的时序图运行。图17所示的本发明实施方式7的移位寄存器10具有与图2中第一级移位寄存器SR1对应的电路结构，并具有使节点N3的信号输入到晶体管Tr6的栅极电极的电路结构。图17所示第一级移位寄存器10以外的后级移位寄存器SR2、SR3…只输入的信号发生变化，此外本发明的实施方式7的后级移位寄存器SR2、SR3…构筑为图6所示的电路结构。在移位寄存器SR2中，在输入端子IN中输入的是前级移位寄存器SR1所输出的输出信号OUT1，以替换垂直起始脉冲信号ST，用时钟信号C2替换时钟信号C1、用时钟信号C1替换时钟信号C2并输入。上述移位寄存器SR2的以后的移位寄存器SR3、SR4…，将来自前级移位寄存器的输出信号OUT输入到输入端子IN，每进一级，替换时钟信号并输入。

图17所示的实施方式7的移位寄存器10与图3所示实施方式1的移位寄存器10相比，因为输入到晶体管Tr6的栅极电极的信号不同，所以晶体管Tr6的动作不同。

即，在图3所示实施方式1中，晶体管Tr6的栅极电极由于输入时钟信号CL2，所以时钟信号CL2为低电平时，输出高电平输出信号OUT，但时钟信号CL2为高电平时，输出信号OUT将处于悬浮状态。

在液晶显示装置中，由于是形成有晶体管的玻璃基板和设有对向电极的对向基板之间夹持有液晶的结构，故在将输出信号OUT输出至液晶显示装置的栅极线的移位寄存器的输出端子中，形成对向电极通过电容连接的状态。因此，如上所述，来自移位寄存器的输出信号OUT悬浮时，如果上述对向电极电压变动，则上述输出信号OUT的电压也会变动。另外，因为液晶显示装置栅极线和源极线之间也形成电容，所以在上述源极线电压变动时，输出信号OUT的电压也会变动。输入上述液晶显示装置栅极线的输出信号OUT的电压，如果根据对向电极及源极线电压变动而变化的话，则本身须为非导通状态的像素晶体管变成导通状态，在像素电路中写入非正常信号，从而会产生不能正常显示这样的问题。

对此，根据图17所示本发明的实施方式7，由于节点N3连接在晶体管Tr6的栅极电极上，从图4的时序图的时刻t3至下一时刻t1，晶体管Tr6维持导通状态，输出信号OUT不会处于悬浮状态。因此，除了具有实施方式1的效果(节点N1在自举期间：时刻t2至时刻t3)之外，还具有可防止输出信号OUT产生悬浮这样的优点。

(实施方式8)

下面基于图18对本发明实施方式8进行说明。本发明实施方式8的扫描电路为图2所示的电路结构，基于图4的时序图而运行。

图18所示的本发明实施方式8的移位寄存器10具有与图2中第一级移位寄存器SR1对应的电路结构，电路结构为将静电电容C1连接至输入节点N3的信号的晶体管Tr7的栅极电极。图18所示除第一级移位寄存器SR1外的后级移位寄存器SR2、SR3…，除了输入的信号变化外，电路结构和图18相同。

在后级的移位寄存器SR2中，在输入端子IN中输入来自第一级移位寄存器SR1的输出信号OUT1，以替换垂直起始脉冲信号ST，用时钟信号C2替换时钟信号C1，用时钟信号C1替换时钟信号C2并输入。上述移位寄存器SR2的以后的移位寄存器SR3、SR4…，是将前级移位寄存器的输出信号OUT输入到输入端子IN，每进一级，替换时钟信号并输入。

在图18中，在无静电电容C1时，在节点N1上，添加晶体管Tr7、Tr8的栅极电极之间的栅极电容。此时，时钟信号CL1的电压电平从高电平变化至低电平，而在自举时刻t2，节点N1的电压从VSS+Vt下降(VDD/VSS)×Cg_Tr7/(Cg_Tr7+Cg_Tr8)的电压。其中，Cg_Tr7为晶体管Tr7的栅极电容，Cg_Tr8为晶体管Tr8的栅极电容。晶体管Tr7比晶体管Tr8的晶体管尺寸(沟道宽度)大一位以上，所以晶体管Tr7的栅极电容比晶体管Tr8的栅极电容大。因此，因为大致下降(VDD-VSS)的电压，所以节点N1上连接的晶体管Tr2、Tr3的栅极/漏极之间被施加较大的电压。

与此相对的是，如图18所示，如果存在静电电容C1，则在同一时刻，节点N1的电压从VSS+Vt的电压下降(VDD-VSS)×Cg_Tr7/(C1+Cg_Tr7+Cg_Tr8)的电压，所以如果存在静电电容C1，则可以减少电压变化。因此，可以抑制晶体管Tr2、Tr3的栅极/漏极之间被施加大的电压。希望静电电容C1的电路面积不变大。图18中，尽管将静电电容C1与电源电压VSS连接，但并不局限于此，也可以与除VSS之外的电源连接。

如上所述，各实施方式中全部采用P沟道型晶体管构成移位寄存器，但是也可采用N沟道型晶体管构成同样的电路。另外，也可以是从实施方式1到实施方式8的主要部分互相组合的结构。

(实施方式9)

下面，参照图19对本发明的实施方式9进行说明。本发明实施方式9的扫描电路具有图14所示的电路结构，基于图20所示的时序图运行。

图19所示的本发明实施方式9的移位寄存器13具有对应图14中移位寄存器SR3的电路结构，并去掉图15中示出的晶体管Tr2，在节点N1和连接于晶体管Tr7的栅极电极上的节点NB之间连接有晶体管Tr12，晶体管Tr12的栅极电极上连接电源VSS。而且，将前级移位寄存器SR2的节点NB的信号输入到晶体管Tr11上串联连接的晶体管Tr3的栅极电极，将时钟信号CL2输入到晶体管Tr11的栅极电极。另外，也可以将时钟信号CL2输入到晶体管Tr3的栅极电极，将前级的移位寄存器SR2的节点NB的信号输入到晶体管Tr11的栅极电极。

下面参照图20，对图19所示的本发明实施方式9的移位寄存器的运行进行说明。

首先，在图20中的时刻t0，如果前级移位寄存器SR2的节点NB的电压成为比低电平高Vt的电压(VSS+Vt)，则晶体管Tr3变成导通状态，但是，由于晶体管Tr11为非导通状态，所以节点N1的电压维持为高电平。

之后到时刻t1，时钟信号CL2变成低电平，晶体管Tr11成为导通状态。这样，晶体管Tr3和晶体管Tr12也成为导通状态，所以节点N1和节点NB的电压变成VSS+Vt。此时，从前级移位寄存器SR2来的输出信号OUT也变成低电平，所以晶体管Tr4也变成导通状态，节点N3的电压从低电平变化至高电平。结果，晶体管Tr1变成非导通状态。

此后到时刻t2，时钟信号CL1变成低电平。这样，由于晶体管Tr7的栅极/漏极以及栅极/源极电极之间存在电容，通过各自电容部分产生的自举效果，节点NB的电压从VSS+Vt降至更低的电压，变成比低电平还低的电压。结果，晶体管Tr7的栅极/源极之间的电压变为被施加阈值电压以上的电压，晶体管Tr7继续维持导通状态，而作为来自移位寄存器10(SR3)的输出信号OUT3，输出低电平的时钟信号CL1。此时，因为晶体管Tr12变成非导通状态，节点N1与节点NB切断，从而免受自举的影响。因此，节点N1的电压维持接近VSS+Vt的电压。

此后到时刻t3，来自后级的移位寄存器SR4的输出信号OUT4变成低电平。这样，晶体管Tr5成为导通状态，节点N3的电压从高电平变化至比低电平高Vt的VSS+Vt电压。结果，晶体管Tr1成为导通状态，节点N1的电压从低电平变成高电平。另外，晶体管Tr12也变成导通状态，节点NB的电压也变成高电平。因为晶体管Tr7的栅极/源极之间的电压差变成零，所以晶体管Tr7成为非导通状态。

时刻t3之后，因为时钟信号CL2以一定周期输入到晶体管Tr6中，所以来自移位寄存器13(SR3)的输出信号OUT3维持高电平。另外，至下一个时刻t1，由于晶体管Tr1的栅极电容，节点N3的电压变成VSS+Vt的电压，所以晶体管Tr1维持导通状态。因此，因为节点N1及节点NB的电压从时刻t3至下一个时刻t1变成高电平，所以晶体管Tr7的栅极/源极之间电压变成零，晶体管Tr7变成非导通状态。

在本发明的实施方式9中，被自举的节点为节点NB，与和晶体管Tr1和晶体管Tr3连接的节点N1不同。因此，尽管节点NB的电压根据自举效果降至低电平以下的电压，但由于节点N1的电压不受自举影响，故不会变成低电平以下的电压。

实施方式9中，节点NB和节点N1被晶体管Tr12分离。为此，在晶体管Tr1及晶体管Tr3的源极/漏极之间，理所当然施加在栅极/漏极、栅极/源极之间的电压位于电源电压以下。因此，因为晶体管的栅极/漏极之间或栅极/源极之间所施加的电压和实施方式6相比降低了，所以和实施方式6相比，可以抑制晶体管随时间而劣化，可构成可靠性高的电路。

在图19所示的本发明实施方式9中，因为形成将前级移位寄存器的自举电路的节点NB作为输入的晶体管Tr3、和将时钟信号作为输入的晶体管Tr11，所以，和实施方式6时一样，可以得到难以受到晶体管特性扰动影响的效果。

另外，也可以是实施方式9、实施方式2、实施方式5、实施方式7或实施方式8的主要部分组合而成的结构。

(实施方式10)

下面参照图21和图22对本发明的实施方式10进行说明。如图21所示，本发明实施方式10的扫描电路由多个移位寄存器14组合而成，和实施方式5一样，其结构是，在采用4个时钟信号的同时，在正向(Foward)和逆向(Reverse)双向输出扫描输出信号OUT1、OUT2…。构成本发明实施方式9的扫描电路的移位寄存器14中，以移位寄存器SR3(14)为例，参照图22进行说明。

在图22中，如果从外部输入的电压电平稳定的FW信号和RV信号输入到晶体管Tr21和Tr22的栅极电极，则根据上述晶体管Tr21和Tr22，正向选择从前级移位寄存器SR2所输出的输出信号OUT2，反向选择从后级移位寄存器SR4所输出的输出信号OUT4，将所选择的信号输入到晶体管Tr31的栅极电极。同样，如果FW信号和RV信号输入到晶体管Tr29和Tr26，则由于上述晶体管Tr29和Tr26，正向为晶体管Tr28、晶体管Tr29、晶体管Tr30侧的电路工作，逆向为晶体管Tr25、晶体管Tr26、晶体管Tr27侧的电路工作。同样，如果FW信号和RV信号输入到晶体管Tr35和Tr33的栅极电极，则由于上述晶体管Tr35和Tr33，正向为晶体管Tr35、晶体管Tr36的电路工作，逆向为晶体管Tr33、晶体管34侧的电路工作。

图23A为正向(Forward)扫描时的时序图，图23B为逆向(Reverse)扫描时的时序图。方向的控制由FW信号和RV信号这两个信号进行。如图23A、23B所示，正向扫描时将FW信号设定为低电平，将RV信号设定为高电平。相反，在逆向扫描时，将FW信号设定为高电平，将RV信号设定为低电平。

首先，参照图23A，对正向扫描时的移位寄存器的运行进行说明。

在时刻t0，如果前级移位寄存器SR2的节点N1的电压为从低电平上升Vt的电压(VSS+Vt)，则图22所示的移位寄存器14的晶体管Tr28成为导通状态，同时，晶体管Tr29成为导通状态，但由于时钟信号CL4为高电平，因此晶体管Tr30成为非导通状态，节点N1的电压维持在高电平。

此后到时刻t1，时钟信号CL4变成低电平，晶体管Tr30成为导通状态。这样，由于晶体管Tr28、晶体管Tr29也成为导通状态，所以，节点N1的电压为VSS+Vt的电压。此时，因为来自前级移位寄存器SR2的输出信号OUT为低电平，所以通过晶体管Tr21，将从低电平上升Vt的电压输入到晶体管Tr31的栅极电极，而晶体管Tr31成为导通状态。结果，节点N3的电压从由低电平上升Vt的电压变化至高电平电压。结果，晶体管Tr23及晶体管Tr24变成非导通状态。

之后到时刻t2，时钟信号CL1变成低电平。于是，由于晶体管Tr38的栅极/漏极电极以及栅极/源极电极之间存在电容，根据介于各电容之间的自举效果，节点N1的电压从VSS+Vt下降至更低的电压，变成比低电平更低的电压。结果，晶体管Tr38的栅极/源极之间，变成被施加阈值电压以上的电压，而晶体管Tr38继续维持导通状态，输出低电平的时钟信号CL1，作为输出信号OUT3。此时，因为晶体管Tr32成导通状态，所以将输出信号OUT3提供给节点N2，所以，虽然节点N1的电压变成比低电平更低的电压，在晶体管Tr23及Tr24的源极/漏极之间所施加的电压也在电源电压以下(＝高电平及低电平的电压差)。

此后至时刻t3，时钟信号CL2变成低电平。这样，因为晶体管Tr36成为导通状态，晶体管Tr35成为导通状态，所以，节点N3的电压从高电平变成由低电平上升Vt的电压VSS+Vt。这样，晶体管Tr23、晶体管Tr24成为导通状态，节点N1的电压变成高电平。结果，晶体管Tr38的栅极/源极之间的电压差为零，因此晶体管Tr38变成非导通状态。此时，由于节点N3的电压为VSS+Vt的电压，故晶体管Tr37成导通状态，输出高电平的输出信号OUT3。

时刻t3之后，时钟信号CL2变成低电平时，将VSS+Vt的电压提供给节点N3，至下一时刻t1，节点N3的电压维持VSS+Vt的电压。这样，晶体管Tr23、晶体管Tr24、晶体管Tr37继续维持导通状态，节点N1的电压维持高电平，所以，晶体管Tr38维持非导通状态。

以上，对移位寄存器SR3的动作进行了说明，但是，对于移位寄存器SR3之外的移位寄存器，除了输入的信号发生改变，所有的移位寄存器都执行相同的动作。也可以在扫描方向的下一级，根据图23A的时序图，在晶体管Tr30、晶体管Tr36、晶体管Tr38上分别输入相位进一的时钟信号。这样，输出信号OUT依次沿着正向产生相移(扫描)并被输出。

在逆向的扫描中，时钟信号CL1～CL4的相位关系已知，来自后级移位寄存器的输出信号OUT作为输入，自身的输出信号OUT输出至前级的移位寄存器。

下面，参照图23B，对逆向扫描时移位寄存器的动作进行说明。

在时刻t0，如果后级移位寄存器的节点N1的电压为从低电平上升Vt的电压(VSS+Vt)，则晶体管Tr25成为导通状态，同时，晶体管Tr26成为导通状态，但由于时钟信号CL2为高电平，晶体管Tr27成为非导通状态，节点N1的电压维持为高电平。

此后到时刻t1，时钟信号CL2变成低电平，晶体管Tr27成为导通状态。这样，由于晶体管Tr25、晶体管Tr26也成为导通状态，所以节点N1的电压为VSS+Vt的电压。此时，因为来自后级移位寄存器的输出信号OUT为低电平，通过晶体管Tr22，将从低电平上升Vt的电压输入至晶体管Tr31的栅极电极，晶体管Tr31成为导通状态。结果，节点N3的电压从由低电平上升Vt的电压变化至高电平电压。结果，晶体管Tr23及晶体管Tr24变成非导通状态。

此后至时刻t2，时钟信号CL1变成低电平。这样，由于晶体管Tr38的栅极/漏极电极以及栅极/源极电极之间存在电容，因此通过介于各电容之间的自举效果，节点N1的电压从VSS+Vt下降至更低的电压，变成比低电平更低的电压。结果，晶体管Tr38的栅极/源极之间，变成被施加阈值电压以上的电压，而晶体管Tr38继续维持导通状态，输出低电平的时钟信号CL1，作为输出信号OUT3。此时，因为晶体管Tr32成为导通状态，将输出信号OUT3提供给节点N2，所以，即使节点N1的电压变成比低电平更低的电压，在晶体管Tr23及Tr24的源极/漏极之间所施加的电压也在电源电压以下(＝高电平及低电平之间的电压差)。

此后至时刻t3，时钟信号CL4变成低电平。这样，因为晶体管Tr34成为导通状态，晶体管Tr33成为导通状态，所以，节点N3的电压从高电平变成从低电平上升Vt的VSS+Vt的电压。结果，晶体管Tr23、晶体管Tr24成为导通状态，节点N1的电压变成高电平。结果，晶体管Tr38的栅极/源极电极之间的电压差为零，晶体管Tr38变成非导通状态。此时，由于节点N3的电压为VSS+Vt的电压，故晶体管Tr37成为导通状态，输出高电平的输出信号OUT3。

时刻t3之后，时钟信号CL4变成低电平时，节点N3被提供VSS+Vt的电压。至下一时刻t1，节点N3的电压维持VSS+Vt的电压。结果，晶体管Tr23、晶体管Tr24、晶体管Tr37继续维持导通状态，节点N1的电压维持高电平，所以，晶体管Tr38维持非导通状态。

以上对移位寄存器SR3的动作进行了说明，但是，对于移位寄存器SR3之外的移位寄存器，除了输入的信号发生改变，所有的移位寄存器都执行相同的动作。也可以在扫描方向的下一级，根据图23B的时序图，晶体管Tr27、晶体管Tr34、晶体管Tr38上分别输入相位进一的时钟信号。这样，输出信号OUT依次沿着逆向产生相移(扫描)并被输出。

图22所示的实施方式10中，因为具有将自举的节点N1的信号作为输入的晶体管Tr25或晶体管Tr28、和将时钟信号作为输入的晶体管Tr27或晶体管Tr30的结构，所以可以得到和实施方式6相同的效果。

另外，还可以将实施方式10和实施方式1～实施方式8的主要部分组合的结构。

(实施方式11)

下面参照图24对本发明实施方式11进行说明。本发明的实施方式11相关的扫描电路具有如图21所示的电路结构，和实施方式10一样，形成从正向(Foward)和逆向(Reverse)的双方向输出扫描输出信号的结构。

构成本发明实施方式11的扫描电路的移位寄存器14中，以移位寄存器SR3(14)为例参照图24进行说明。图24所示的本发明实施方式11的移位寄存器14和实施方式10的不同之处在于，去掉了图22所示的实施方式10的晶体管Tr24，而新添了晶体管Tr39。这一点与将实施方式6变成实施方式9的结构相似。

因此，本发明实施方式11的移位寄存器14除了具有双向扫描功能之外，还具有实施方式9中所说明的效果。

另外，还可以是将实施方式11和实施方式2、实施方式5、实施方式7、实施方式8的主要部分相互组合的结构。另外，实施方式10和实施方式11中，尽管例示的是采用4个时钟信号，但也可以采用5个以上的时钟信号，也可以是3个时钟信号。另外，也可以采用两个时钟信号的结构。对于实施方式10的移位寄存器，如果采用两个时钟信号的结构，最好采用图26所示的电路结构，另外，对于实施方式11的移位寄存器，如果采用两个时钟信号的结构，最好采用图27所示的电路结构。图26和图27的移位寄存器采用的扫描电路形成图25的电路结构。

对于上述说明的各实施方式，因为电流没有从正电源侧(高电平)经晶体管流向负电源侧(低电平)，所以具有可降低耗电这样的优点。

以上就优选实施方式作出了说明，但本发明并不局限于此，本发明可作出不脱离其宗旨的范围内的适当变化。例如，各实施方式虽然全部采用P沟道型晶体管构成的移位寄存器，但是采用N沟道型晶体管也可以构成同样的电路。另外，也可以通过新添晶体管来形成作为进行同样动作的结构。

产业上的利用可能性

如上所述，根据本发明，因为无需在输出晶体管的栅极电极上具有大电容的存储电容，且电流不会从正电源侧(高电平)经晶体管流向负电源侧(低电位)，所以，可降低耗电。因此，将本发明的移位寄存器用于显示装置时可降低装置的耗电。

Claims (34)

1.一种自举电路，在将晶体管呈导通状态的栅极电压作为导通电压，将晶体管呈截止状态的栅极电压作为截止电压时，利用输出用晶体管的栅极/漏极之间的电容，在所述输出用晶体管上施加电源电压范围外的导通电压，其特征在于，

具有控制机构，其除在所述输出用晶体管上施加导通电压时之外，将截止电压持续施加在该输出用晶体管上，

所述控制机构具有：在输出晶体管的栅极电极上施加截止电压的至少两个以上串联连接的晶体管；和电压供给机构，在所述多个晶体管之间的连接点上施加电压，该电压使得漏极/源极之间电压在电源电压的范围内。

2.一种移位寄存器，其特征在于，

具有：自举电路，在将晶体管呈导通状态的栅极电压作为导通电压，将晶体管呈截止状态的栅极电压作为截止电压时，利用输出用晶体管的栅极/漏极之间的电容，在所述输出用晶体管上施加电源电压的范围外的导通电压；和

控制机构，除在所述输出用晶体管上施加导通电压时之外，将截止电压持续施加在该输出用晶体管上，

所述控制机构具有：在输出晶体管的栅极电极上施加截止电压的至少两个以上串联连接的晶体管；和电压供给机构，在所述多个晶体管之间的连接点上施加电压，该电压使得漏极/源极之间电压在电源电压的范围内，

从前级移位寄存器输入数据信号，延迟一定时间，将该数据信号从所述输出用晶体管输出至后级移位寄存器。

3.如权利要求2所述的移位寄存器，其特征在于，

所述数据信号由第1及第2电平电压的信号构成，

所述输出用晶体管，在被施加电源电压范围外的导通电压时，输出所述第2电平电压，

所述控制机构，具有由所述多个晶体管构成的第1控制用晶体管和第2、第3控制用晶体管，

所述第2控制用晶体管，在从前级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并在所述第1控制用晶体管上施加截止电压，在从前级移位寄存器输入的所述数据信号为所述第2电平电压时截止，并维持在所述第1控制用晶体管上所施加的截止电压或导通电压，

所述第3控制用晶体管，在从后级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并在所述第1控制用晶体管上施加导通电压，在从所述后级移位寄存器输入的所述数据信号为所述第1电平电压时截止，并维持在所述第1控制用晶体管上所施加的导通电压或截止电压，

所述第1控制用晶体管被施加导通电压时导通，并在所述输出用晶体管上施加截止电压，在被施加截止电压时截止，并维持在所述输出用晶体管上所施加的导通电压或截止电压。

4、如权利要求2所述的移位寄存器，其特征在于，

所述电压供给机构具有第4控制用晶体管，

所述第4控制用晶体管，通过与所述输出用晶体管同时处于导通状态，将所述电源电压范围内的电压施加于所述多个晶体管之间的连接点上。

5、如权利要求2所述的移位寄存器，其特征在于，

还具有，在将所述输出用晶体管作为第1输出用晶体管时，源极/漏极与所述第1输出用晶体管串联连接的第2输出用晶体管，将与供给至所述第1输出用晶体管的时钟信号的相位不同的时钟信号输入至所述第2输出用晶体管的栅极。

6、如权利要求2所述的移位寄存器，其特征在于，

所述输出用晶体管，由被施加电源电压范围外的导通电压时，输出所述第2电平电压的多个晶体管构成。

7、如权利要求2所述的移位寄存器，其特征在于，

所述电压供给机构，将所述多个晶体管之间的连接点连接在所述输出用晶体管输出所述数据信号的输出端子上。

8、如权利要求3所述的移位寄存器，其特征在于，

还包括，在将所述输出用晶体管作为第1输出用晶体管时，源极/漏极与所述第1输出用晶体管串联连接的第2输出用晶体管，

所述第2控制用晶体管，在从前级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并将截止电压施加于所述第2输出用晶体管上，从所述前级移位寄存器输入的所述数据信号为所述第1电平电压时截止，并维持在所述第2输出用晶体管上所施加的导通电压或截止电压，

所述第3控制用晶体管，在从后级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并在所述第2输出用晶体管上施加导通电压，在从所述后级移位寄存器输入的所述数据信号为所述第1电平电压时截止，并维持在所述第2输出用晶体管上所施加的导通电压或截止电压，

所述第2输出用晶体管，在被施加导通电压时导通，并且所述第1输出用晶体管在输出所述数据信号的输出端子上施加第1电平电压，在被施加截止电压时截止，并维持在所述输出端子上施加的所述数据信号的电压。

9、如权利要求3或8所述的移位寄存器，其特征在于，

所述第3控制用晶体管采用时钟信号代替从所述后级移位寄存器输入的所述数据信号。

10、如权利要求3所述的移位寄存器，其特征在于，

还包括前级移位寄存器的输出用晶体管的栅极电压被施加于栅极的第1输入用晶体管、及时钟信号被施加于栅极的第2输入用晶体管，在所述第1及第2晶体管都导通时，在本级的所述输出用晶体管上施加导通电压。

11、如权利要求3所述的移位寄存器，其特征在于，

具有：在栅极施加前级移位寄存器的输出用晶体管的栅极电压的第1输入用晶体管；和在栅极施加时钟信号的第2输入用晶体管，用来替代所述第2控制用晶体管

在所述第1及第2晶体管都导通时，在所述第1控制用晶体管上施加截止电压，在所述第1及第2晶体管的至少一个截止时，维持所述第1控制用晶体管上所施加的截止电压或导通电压。

12、如权利要求2所述的移位寄存器，其特征在于，

还包括抑制所述输出用晶体管的栅极电压变动的电容器。

13、一种自举电路，在将晶体管呈导通状态的栅极电压作为导通电压，晶体管呈截止状态的栅极电压作为截止电压时，利用输出用晶体管的栅极/漏极之间的电容，在该输出用晶体管上施加电源电压范围外的导通电压，

包括被施加电源电压范围外的导通电压的第1输入用晶体管、和在栅极施加时钟信号的第2输入用晶体管，

在所述第1及第2输入用晶体管都导通时，将导通电压施加于本级的所述输出用晶体管上。

14、一种移位寄存器，其特征在于，

具备：在将晶体管呈导通状态的栅极电压作为导通电压，晶体管呈截止状态的栅极电压作为截止电压时，利用输出用晶体管的栅极/漏极之间的电容，在该输出用晶体管上施加电源电压范围外的导通电压的自举电路：

被施加电源电压范围外的导通电压的第1输入用晶体管；和

在栅极施加时钟信号的第2输入用晶体管，

在所述第1及第2输入用晶体管都导通时，将导通电压施加于本级的所述输出用晶体管上，

输入前级的移位寄存器的输出晶体管的栅极电压，在延迟一定时间之后，将该数据信号从所述输出用晶体管向后级输出。

15、如权利要求14所述的移位寄存器，其特征在于，

所述数据信号由第1及第2电平电压的信号构成，

所述输出用晶体管，在被施加电源电压范围外的导通电压时，输出所述第2电平电压，

所述控制机构具有第1至第3控制用晶体管，所述第2控制用晶体管在从所述前级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并在所述第1控制用晶体管上施加截止电压，在从所述前级输入的所述数据信号为所述第1电平电压时截止，并维持所述第1控制用晶体管上所施加的截止电压或导通电压，

所述第3控制用晶体管，在从所述后级移位寄存器输入的所述数据信号为所述第2电平电压时导通，在所述第1控制用晶体管上施加导通电压，在从所述后级移位寄存器输入的所述数据信号为所述第1电平电压时截止，并维持在所述第1控制用晶体管上施加的导通电压或截止电压，

所述第1控制用晶体管在被施加导通电压时导通，在所述输出用晶体管上施加截止电压，在被施加截止电压时截止，并维持施加于所述输出用晶体管上的导通电压或截止电压。

16、如权利要求15所述的移位寄存器，其特征在于，

所述第1控制用晶体管由源极/漏极串联连接的多个晶体管形成，

所述控制机构还具有第4控制用晶体管，

所述第4控制用晶体管通过与所述输出用晶体管同时导通，从而将所述电源电压范围内的电压施加于所述多个晶体管之间的连接点上。

17、如权利要求14所述的移位寄存器，其特征在于，

所述输出用晶体管由被施加电源电压范围外的导通电压时输出所述第2电平电压的信号的多个晶体管构成。

18、如权利要求15所述的移位寄存器，其特征在于，

所述第1控制用晶体管由源极/漏极串联连接的多个晶体管构成，

所述输出用晶体管在输出所述数据信号的输出端子上，连接所述多个晶体管之间的连接点。

19、如权利要求15所述移位寄存器，其特征在于，

还具有，在将所述输出用晶体管作为第1输出用晶体管时，将源极/漏极串联连接在该第1输出用晶体管上的第2输出用晶体管，

所述第2控制用晶体管，在从前级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并将截止电压施加在所述第2输出用晶体管上，在从前级移位寄存器输入的所述数据信号为所述第1电平电压时截止，并维持在所述第2输出用晶体管上所施加的截止电压或导通电压，

所述第3控制用晶体管在从所述后级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并在所述第2输出用晶体管上施加导通电压，在从所述后级移位寄存器输入的所述数据信号为所述第1电平电压时截止，并维持在所述第2输出用晶体管上所施加的导通电压或截止电压，

所述第2输出用晶体管，在被施加导通电压时导通，并且所述第1输出用晶体管在输出所述数据信号的输出端子上施加第1电平电压，在被施加截止电压时截止，并维持在所述输出端子上施加的所述数据信号的电压。

20、如权利要求15所述的移位寄存器，其特征在于，

所述第3控制用晶体管采用时钟信号，代替从所述后级移位寄存器输入的所述数据信号。

21、如权利要求15所述的移位寄存器，其特征在于，

具有替代所述第2控制用晶体管的、在栅极施加前级移位寄存器的输出用晶体管的栅极电压的第1输入用晶体管和在栅极施加时钟信号的第2输入用晶体管，在所述第1及第2晶体管同时处于导通状态时，在所述第1控制用晶体管上施加截止电压，在所述第1及第2晶体管至少一个截止时，维持所述第1控制用晶体管上所施加的截止电压或导通电压。

22、如权利要求14所述的移位寄存器，其特征在于，

还包括抑制所述输出用晶体管栅极电压变动的电容器。

23、如权利要求13所述的自举电路，其特征在于，

在所述第1或第2输入晶体管与输出晶体管的栅极电极之间连接有第5控制晶体管，

第5控制晶体管在将电源电压范围外的导通电压施加至所述输出晶体管的栅极电极时截止。

24、一种移位寄存器，其特征在于，

具有：自举电路，在将晶体管呈导通状态的栅极电压作为导通电压，晶体管呈截止状态的栅极电压作为截止电压时，利用输出用晶体管的栅极/漏极之间的电容，在该输出用晶体管上施加电源电压范围外的导通电压；

被施加电源电压范围外的导通电压的第1输入用晶体管；和

在栅极施加时钟信号的第2输入用晶体管，

在所述第1及第2输入用晶体管同时导通时，将导通电压施加于本级的所述输出用晶体管上，

而且，在所述第1或第2输入晶体管与输出晶体管的栅极电极之间连接有第5控制晶体管，

第5控制晶体管在将电源电压范围外的导通电压施加至所述输出晶体管的栅极电极时截止，

从前级的移位寄存器输入数据信号，在延迟一定时间之后，将该数据信号从所述输出用晶体管向后级移位寄存器输出。

25、如权利要求24所述的移位寄存器，其特征在于，

所述数据信号由第1及第2电平电压的信号构成，

所述输出用晶体管在被施加电源电压范围外的导通电压时，输出所述第2电平电压，

所述控制机构具有第1至第3控制用晶体管，

所述第2控制用晶体管，在从所述前级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并在所述第1控制用晶体管上施加截止电压，在从所述前级移位寄存器输入的所述数据信号为所述第1电平电压时截止，并维持所述第1控制用晶体管上所施加的截止电压或导通电压，

所述第3控制用晶体管在从后级移位寄存器输入的所述数据信号为所述第2电平电压时导通，在所述第1控制用晶体管上施加导通电压，在从后级移位寄存器输入的所述数据信号为所述第1电平电压时截止，并维持所述第1控制用晶体管上所施加的导通电压或截止电压，

所述第1控制用晶体管，在被施加导通电压时导通，通过第5控制晶体管在所述输出用晶体管上施加截止电压，在被施加截止电压时截止，并维持介由第5控制晶体管施加于所述输出用晶体管上的导通电压或截止电压。

26、如权利要求24所述的移位寄存器，其特征在于，

所述输出用晶体管由在被施加电源电压范围外的导通电压时输出所述第2电平电压的多个晶体管构成。

27、如权利要求25所述的移位寄存器，其特征在于，

还具有，在将所述输出用晶体管作为第1输出用晶体管时，将源极/漏极串联连接在所述第1输出用晶体管上的第2输出用晶体管，

所述第2控制用晶体管，在从所述前级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并将截止电压施加在所述第2输出用晶体管上，在从所述前级移位寄存器输入的所述数据信号为所述第1电平电压时截止，并维持在所述第2输出用晶体管上所施加的截止电压或导通电压，

所述第3控制用晶体管，在从所述后级移位寄存器输入的所述数据信号为所述第2电平电压时导通，并在所述第2输出用晶体管上施加导通电压，在从所述后级移位寄存器输入的所述数据信号为所述第1电平电压时截止，并维持在所述第2输出用晶体管上所施加的导通电压或截止电压，

所述第2输出用晶体管在被施加导通电压时导通，并且所述第1输出用晶体管在输出所述数据信号的输出端子上施加第1电平电压，在被施加截止电压时为截止状态，并维持在所述输出端子上施加的所述数据信号的电压。

28、如权利要求25所述的移位寄存器，其特征在于，

所述第3控制用晶体管采用时钟信号作为输入信号，代替从所述后级移位寄存器输入的所述数据信号。

29、如权利要求25所述的移位寄存器，其特征在于，

具有：在栅极施加前级移位寄存器的输出用晶体管的栅极电压的第1输入用晶体管；和在栅极施加时钟信号的第2输入用晶体管，用来替代所述第2控制用晶体管，

在所述第1及第2晶体管同时导通时，在所述第1控制用晶体管上施加截止电压，在所述第1及第2晶体管的至少一个截止时，维持在所述第1控制用晶体管上所施加的截止电压或导通电压。

30、如权利要求24所述的移位寄存器，其特征在于，

还包括抑制所述输出用晶体管栅极电压变动的电容器。

31、如权利要求2～12、14～22、24～30中任一项所述的移位寄存器，其特征在于，

构成电路的所述晶体管为薄膜晶体管。

32、一种扫描电路，其特征在于，

采用权利要求2～12、14～22、24～31中任一项所述的移位寄存器。

33、如权利要求32所述的扫描电路，其特征在于，

扫描方向为双向。

34、一种显示装置，其特征在于，

采用权利要求32～33的扫描电路。

Images