CN1207770C - 半导体器件及其制造方法 - Google Patents
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Abstract
一种半导体器件及其制造方法，在形成在第一绝缘膜104上的基板表面部分103中形成通到第一绝缘膜104的元件隔离用沟106以后，利用气相沉积法在元件隔离用沟106上沉积第二绝缘膜107。结果，彻底抑制了在SOI基板上形成沟槽型元件隔离结构时，由于作用在沟槽角等上的应力而引起的、出现在在元件形成区域的那一部分半导体层上的结晶缺陷。
Description
技术领域
本发明涉及在SOI(Silicon On Insulator或者Semiconductor OnInsulator)基板上形成沟槽隔离而将元件和元件隔离开的半导体器件的制造方法。
背景技术
人们已知，晶体管或者电阻等元件形成在由绝缘膜和形成在其上的半导体层而构成的SOI基板上而构成的半导体器件，具有以下优点：由于寄生电容的减小而实现了高速动作和高耐压化；由于防止了锁定等而实现了高可靠性等。
图14示出了已往的半导体器件，具体而言，即在SOI基板上形成MOS(Metal Oxide Semiconductor)晶体管而构成的半导体器件的剖面结构。
如图14所示，半导体基板1，为一由单结晶半导体硅制成的基板主体部分2和基本表面部分3被第一绝缘膜4相互电气绝缘隔离而构成的SOI基板；基板表面部分3中元件形成区域以外的区域由氧化硅膜5覆盖了起来；元件隔离用沟(以下称为沟槽)6形成在氧化硅膜5及基板表面部分3中成为元件隔离区域的那一部分上。
在沟槽6的壁面形成有由氧化硅制成的第二绝缘膜7，其内形成有第二绝缘膜7的沟槽6被由多结晶硅制成的嵌埋层8埋了起来，而且该嵌埋层8的表面被由氧化硅制成的第三绝缘膜9覆盖起来。这样，沟槽型元件隔离结构10就由第二绝缘膜7、嵌埋层8及第三绝缘膜9构成。
栅电极12形成在基板表面部分3中由沟槽型元件隔离结构10围起来的那一部分即元件形成区域上，其间夹着栅极绝缘膜11；一对杂质扩散层13即成为源极区域和漏极区域的层形成在基板表面部分3中栅电极12的两侧。由栅电极12及杂质扩散层13等构成MOS晶体管14。顺便提一下，已往的半导体器件也可为这样的器件：例如双极型元件或者电阻元件等其它元件形成在元件形成区域以代替MOS晶体管14；或者除了MOS晶体管14以外，例如双极型元件或者电阻元件等其它元件也形成在元件形成区域上。
图15(a)及图15(b)为剖面图，示出了每一个用以形成图14所示的已往的半导体器件的沟槽型元件隔离结构的步骤。
首先，如图15(a)所示，在使用了溴化氢等气体的反应离子蚀刻技术等下，利用由通过普通的光刻技术而图形化了的光阻膜、或氮化硅膜、或氧化硅膜而制成的光罩图形15来蚀刻氧化硅膜5及基板表面部分3，就形成了通到第一绝缘膜4的沟槽6。
其次，如图15(b)所示，对基板表面部分3上靠近沟槽6的壁面的部分进行热氧化，而形成由氧化硅制成的第二绝缘膜7，之后，再除去为进行蚀刻而作光罩图形15用的光阻膜或者氮化硅膜或者氧化硅膜。
然而，在上述已往的半导体器件的制造方法下，借助热氧化形成第二绝缘膜7时，氧原子会侵入由第一绝缘膜4和基板表面部分3形成的界面、由基板表面部分3和氧化硅膜5形成的界面。结果，氧化硅膜便沿着各个界面生长(参考图15(b)中的区域RA及RB)。因这时体积伴随着构成基板表面部分3的单结晶半导体硅的氧化而膨胀，故在基板表面部分3中由沟槽6围起来的部分，即在元件形成区域的那一部分半导体层上产生压缩应力，以致在该半导体层发生结晶缺陷。这一问题在使元件更细小、使成为基板表面部分3的单结晶硅膜更薄等时，就更加明显。
为解决上述问题，例如日本国专利公报第2589209号叙述了这样的一种方法：形成沟槽后利用减压气相在沟槽内沉积多结晶半导体膜而使沟槽的4个角圆滑一些，之后再形成热氧化膜以减小为结晶缺陷的原因的应力，特别是在下方角(即图15(b)中的区域RA)上的应力。
然而，按照专利公报第2589209号中的方法，每一个角的曲率依赖于多结晶半导体膜的覆盖形状，故在沉积好多结晶半导体膜以后所进行的热氧化步骤中，应力得以缓和的程度也随着该覆盖形状而变。这样，就有发生上述结晶缺陷的可能性，而且制造偏差大的时候，发生结晶缺陷的可能性就大，这甚至会成为元件生产合格率下降的主要原因。
本发明就是为解决上述问题而钻研出来的。其目的在于：彻底防止发生在SOI基板上形成沟槽型元件隔离结构时，由于作用在沟槽角等上的应力而导致元件形成区域上的半导体层出现结晶缺陷这一不良现象。
发明内容
为达成上述目的，本发明所涉及的半导体器件的制造方法，包括：一种半导体器件的制造方法，其特征在于包括：在第一绝缘膜上形成半导体层的步骤；在所述半导体层的表面形成LOCOS隔离的步骤；在所述半导体层形成到达所述第一绝缘膜的元件隔离用沟的步骤；通过氧化所述元件隔离用沟的壁面的所述半导体层来形成氧化膜的步骤；利用气相生长法在上述元件隔离用沟形成第二绝缘膜，而部分地掩埋所述元件隔离用沟同时覆盖所述氧化膜的步骤；以及在所述第二绝缘膜上形成掩埋层，以将所述元件隔离用沟完全覆盖起来的步骤；所述形成元件隔离用沟的步骤，包括：通过形成一对元件隔离用沟来形成元件形成区域和所述元件形成区域以外的其它区域的步骤
按照本发明的半导体器件的制造方法，利用气相沉积法将第二绝缘膜沉积在形成在第一绝缘膜上的半导体层上且通到第一绝缘膜的元件隔离用沟中了，故不用在元件隔离用沟的壁面形成热氧化膜，就能在SOI基板上形成沟槽型元件隔离结构。换句话说，因不需要会成为氧化膜沿第一绝缘膜/半导体层界面生长的原因的热氧化步骤了，故能彻底防止由于作用在沟槽角等上的应力而引起的、出现在在元件形成区域的那一部分半导体层上的结晶缺陷。
在本发明的半导体器件的制造方法下，最好在沉积第二绝缘膜的步骤下，将元件隔离用沟的一部分填起来，最好还包括在沉积第二绝缘膜的步骤之后，再形成嵌埋层而将元件隔离用沟全部填起来的步骤。
这样做的同时，再使用于形成嵌埋层的材料和半导体层的材料一样，那么，嵌埋层和半导体层间的热膨胀系数等物理常数就不会不一样了，故无论在半导体制造工艺中的哪一个热处理步骤下，和仅用绝缘膜将元件隔离用沟的整个内部填起来相比，都能抑制应力的发生，由此而提高元件的可靠性。
还有，若这时在形成嵌埋层的步骤之后，还包括在嵌埋层上形成第三绝缘膜的步骤，那么，就是在嵌埋层具有导电性的情况下，也不会导致元件的可靠性下降。
在本发明的半导体器件的制造方法下，最好在形成元件隔离用沟的步骤与沉积第二绝缘膜的步骤之间，还包括借助氧化半导体层中靠近元件隔离用沟的壁面的那一部分形成氧化膜的步骤，且最好在沉积第二绝缘膜的步骤中，还包括沉积第二绝缘膜以将氧化膜覆盖起来的步骤。
这样做，就形成了由借助氧化(具体而言，为热氧化)元件隔离用沟的壁面而形成的氧化膜和利用气相沉积法在该氧化膜上形成的第二绝缘膜而构成的叠层结构，从而实现了具有该叠层结构的沟槽型元件隔离结构。结果是，因大幅度地减小了形成在元件隔离用沟的壁面上的氧化膜的厚度，故能够在用以形成氧化膜的热氧化步骤下，给氧化膜设定一保证不会因应力集中在沟槽角等而导致结晶缺陷发生这样的厚度。
这时，最好氧化膜的厚度在50nm以下。
此外，还提供了一种半导体器件，包括：形成在第一绝缘膜上的半导体层；形成在所述半导体层、到达所述第一绝缘膜、并且将元件形成区域包围起来的元件隔离用沟；通过氧化所述元件隔离用沟的壁面的所述半导体层而形成的氧化膜；所形成的把所述元件隔离用沟部分地掩埋起来且将所述氧化膜覆盖起来的第二绝缘膜；以及形成在所述第二绝缘膜上而将所述元件隔离用沟完全掩埋起来的埋入层；所述元件隔离用沟，具有将所述元件形成区域以外的其他区域夹起来的一对元件隔离用沟。
这样做，就确能防止在用以形成氧化膜的热氧化步骤下发生结晶缺陷。
附图说明
图1为剖面图，示出了本发明的第一实施方案所涉及的半导体器件的制造方法中的一个步骤。
图2为剖面图，示出了本发明的第一实施方案所涉及的半导体器件的制造方法中的一个步骤。
图3为剖面图，示出了本发明的第一实施方案所涉及的半导体器件的制造方法中的一个步骤。
图4为剖面图，示出了本发明的第一实施方案所涉及的半导体器件的制造方法中的一个步骤。
图5为剖面图，示出了本发明的第一实施方案所涉及的半导体器件的制造方法中的一个步骤。
图6为剖面图，示出了本发明的第二实施方案所涉及的半导体器件的制造方法中的一个步骤。
图7为剖面图，示出了本发明的第二实施方案所涉及的半导体器件的制造方法中的一个步骤。
图8为剖面图，示出了本发明的第二实施方案所涉及的半导体器件的制造方法中的一个步骤。
图9为剖面图，示出了本发明的第二实施方案所涉及的半导体器件的制造方法中的一个步骤。
图10为剖面图，示出了本发明的第二实施方案所涉及的半导体器件的制造方法中的一个步骤。
图11为剖面图，示出了本发明的第二实施方案所涉及的半导体器件的制造方法中的一个步骤。
图12为剖面图，示出了本发明的第二实施方案所涉及的半导体器件的制造方法中的一个步骤。
图13为剖面图，示出了本发明的第二实施方案所涉及的半导体器件的制造方法中的一个步骤。
图14为已往的半导体器件的剖面图。
图15(a)及图15(b)皆为剖面图，示出了已往的半导体器件的制造方法中的各个步骤。
下面，对符号做一简单的说明。
101半导体基板；102基板主体部分；103基板表面部分；104第一绝缘膜；105光阻图形；106元件隔离用沟；107第二绝缘膜；108嵌埋层；109第三绝缘膜；110沟槽型元件隔离结构；111栅极氧化膜；112栅电极；113杂质扩散层；114 MOS晶体管；201半导体基板；202基板主体部分；203基板表面部分；204第一绝缘膜；205氧化硅膜；206氮化硅膜；207元件隔离用沟；208氧化膜；209第二绝缘膜；210嵌埋层；211第三绝缘膜；212沟槽型元件隔离结构；213栅极氧化膜；214栅电极；215杂质扩散层；216 MOS晶体管。
具体实施方式
(第一实施方案)
下面，参考附图，对本发明的第一实施方案所涉及的半导体器件的制造方法进行说明。
图1到图5皆为剖面图，示出了第一实施方案所涉及的半导体器件的制造方法里的每一个步骤。
首先，如图1所示，准备为SOI结构的半导体基板101，该半导体基板101，是由分别由单结晶半导体硅制成的基板主体部分102和基板表面部分103中间夹着由氧化硅制成的第一绝缘膜104接合而成的。其次，在半导体基板101的基板表面部分103的整个表面上涂敷光阻材料并形成光阻膜，然后再利用光刻技术将该光阻膜图形化，在以后的步骤中，形成在位于将成为元件隔离区域的规定区域上具有开口的光阻图形105。最后，以光阻图形105作蚀刻掩护罩对基板表面部分103进行干蚀刻，而在基板表面部分103形成通到半导体基板101的第一绝缘膜104的元件隔离用沟106。顺便提一下，在对基板表面部分103进行干蚀刻的步骤下，第一绝缘膜104本身也可被用作停止蚀刻层。
其次，如图2所示，除去光阻图形105之后，再利用气相沉积法在包括元件隔离用沟106的内侧的基板表面部分103的整个表面上沉积由氧化硅制成的第二绝缘膜107，要将元件隔离用沟106的一部分填起来。接着，再在第二绝缘膜107上形成由多结晶硅制成的嵌埋层108来将元件隔离用沟106全部填起来。
其次，利用反应离子蚀刻(RIE：Reactive Ion Etching)等各向异性干蚀刻对嵌埋层108进行回蚀，如图3所示，除去元件隔离用沟106以外的嵌埋层108，而仅留下元件隔离用沟106内部的嵌埋层108。接着，利用炉步骤热氧化留下来的嵌埋层108的上部，而在嵌埋层108的表面上形成由氧化硅制成的第三绝缘膜109。顺便提一下，在回蚀嵌埋层108的步骤下，第二绝缘膜107可用作停止蚀刻层。
其次，在半导体基板101的整个表面上涂敷光阻材料而形成光阻膜(图示省略)，之后将该光阻膜图形化而形成在元件形成区域上具有开口的光阻图形(图示省略)，之后，再以该光阻图形作蚀刻掩护罩来对第二绝缘膜107进行例如湿蚀刻。这样，如图4所示，就除去了第二绝缘膜107中位于元件形成区域的部分。之后，除去上述光阻图形，也就完成了由第二绝缘膜107、嵌埋层108及第三绝缘膜109构成的沟槽型元件隔离结构110的形成工作。
其次，在第二绝缘膜107已被除去的元件形成区域，即基板表面部分103中由沟槽型元件隔离结构110围起来的区域形成所需的元件。具体而言，在第一实施方案中，如图5所示，在半导体基板101的基板表面部分103上形成所需形状的栅电极112，其间夹着栅极氧化膜111。之后，以构成沟槽型元件隔离结构110的第二绝缘膜107及第三绝缘膜109、栅电极112作掩护罩向基板表面部分103注入离子，以便在基板表面部分103中栅电极112两侧的位置上形成一对具有所需的导电型的杂质扩散层113作源极区和漏极区。这样，就形成了由栅电极112及杂质扩散层113等而构成的MOS晶体管114。
如上所述，根据第一实施方案，利用气相沉积法在形成在第一绝缘膜104上的基板表面部分103(即单结晶硅层)且通到第一绝缘膜104的元件隔离用沟106中沉积了第二绝缘膜107，故不用在元件隔离用沟106的壁面形成热氧化膜，就能在半导体基板101即SOI基板上形成沟槽型元件隔离结构110。换句话说，因不需要会成为氧化膜沿第一绝缘膜104/基板表面部分103界面生长的原因的热氧化步骤了，故能彻底防止由于作用在元件隔离用沟106的下方角等上的应力而引起的、出现在在元件形成区域的那一部分单结晶硅层上的结晶缺陷。这样，元件的可靠性就被大大地提高了，结果是半导体器件的生产合格率得到了大大的改善。
还有，根据第一实施方案，沉积将元件隔离用沟106填了一部分的第二绝缘膜107，且在第二绝缘膜107上形成将元件隔离用沟106全部填起来的嵌埋层108。因这时用于形成嵌埋层108的材料和基板表面部分103的材料(硅)一样，故可抑制因嵌埋层108和基板表面部分103间的热膨胀系数的不同等而导致的应力的发生，由此可提高元件的可靠性。而且，因这时在嵌埋层108的表面形成了第三绝缘膜109，故就是在嵌埋层108具有导电性的情况下，也不会导致元件的可靠性下降。
顺便提一下，在第一实施方案中，是利用光阻图形105作用来形成元件隔离用沟106的蚀刻掩护罩的，不仅如此，也可利用例如氧化硅膜或者氮化硅膜(参考第二实施方案)或者氧化硅膜和氮化硅膜的叠层膜等来作它的蚀刻掩护罩。
还有，在第一实施方案中，最好先在元件隔离用沟106的内部形成第二绝缘膜107，之后再进行对第二绝缘膜107进行退火处理的炉步骤(退火时的气体环境，既可以为氮气，也可以为氧气)。因这样做可使第二绝缘膜107很致密，故可提高第二绝缘膜107的电气绝缘特性。
还有，在第一实施方案中，沉积第二绝缘膜107时，最好采用化学气相沉积法。这样做，就可在元件隔离用沟106的内侧得到被第二绝缘膜107均匀地覆盖起来的覆盖结构。
还有，在第一实施方案中，是在对嵌埋层108进行回蚀而仅留下元件隔离用沟106内部的嵌埋层108之后，再进行用来对留下来的嵌埋层108的上部进行热氧化的炉步骤，然后，再以光阻图形作蚀刻掩护罩来除去第二绝缘膜107中与元件形成区域相对应的那一部分的。也可以用下述作法来代替它。即在对嵌埋层108进行回蚀而仅留下元件隔离用沟106内部的嵌埋层108之后，再以光阻图形作蚀刻掩护罩来除去第二绝缘膜107中与元件形成区域相对应的那一部分，然后再进行用来对留下来的嵌埋层108的上部进行热氧化的炉步骤。
还有，在第一实施方案中，用多结晶硅作了嵌埋层108的材料，也可以代替它，用例如非晶质硅等作嵌埋层108的材料。不过，最好是用于形成嵌埋层108的材料和基板表面部分103的材料一样。因这样做嵌埋层108和基板表面部分103间的热膨胀系数等物理常数就不会不一样了，故无论在半导体制造工艺中的哪一个热处理步骤下，和仅用绝缘膜将元件隔离用沟106的整个内部填起来相比，都能抑制应力的发生，由此而可提高元件的可靠性。对嵌埋层108所进行的回蚀步骤下的最后检查也很容易进行。
还有，在第一实施方案中，是在元件形成区域形成了MOS晶体管114，不用说，并不限于此，在该元件形成区域形成例如双极元件或者电阻元件等其它元件也是完全可以的。
(第二实施方案)
下面，参考附图，对本发明的第二实施方案所涉及的半导体器件的制造方法加以说明。
图6到图13皆为剖面图，示出了第二实施方案所涉及的半导体器件的制造方法中的每一个步骤。
首先，如图6所示，准备为SOI结构的半导体基板201，该半导体基板201，是由分别由单结晶半导体硅制成的基板主体部分202和基板表面部分203中间夹着由氧化硅制成的第一绝缘膜204接合而成的。
顺便提一下，在第二实施方案中，是利用LOCOS(Local Oxidationof Silicon)法在基板表面部分203中元件形成区域以外的区域形成氧化硅膜205的。换句话说，在第二实施方案中，同时使用LOCOS元件隔离法和沟槽元件隔离法，故可根据想要形成的元件的种类决定该使用哪一种元件隔离法。在形成例如BiCMOS(Bipolar-CMOS)集成电路的情况下，用沟槽元件隔离法来隔离双极元件；而用LOCOS来隔离MOS晶体管。
接着，如图6所示，利用气相沉积法在半导体基板201的整个表面上形成氮化硅膜206，再在半导体基板201的整个表面上涂敷光阻材料并形成光阻膜(图示省略)，之后，再利用光刻技术将该光阻膜图形化，在以后的步骤中，形成在位于将成为元件隔离区域的规定区域上具有开口的光阻图形(图示省略)。之后，以该光阻图形作蚀刻掩护罩依次对氮化硅膜206及氧化硅膜205进行干蚀刻，而将氮化硅膜206及氧化硅膜205图形化，之后就将上述光阻图形除去。其次，以已被图形化的氮化硅膜206作蚀刻掩护罩对基板表面部分203进行干蚀刻，而在基板表面部分203形成通到半导体基板201中的第一绝缘膜204的元件隔离用沟207。顺便提一下，在对基板表面部分203进行干蚀刻的步骤中，第一绝缘膜204本身可被用作停止蚀刻层。
其次，如图7所示，对基板表面部分203中靠近元件隔离用沟207壁面的那一部分进行利用了炉步骤的热氧化，来形成由氧化硅制成的氧化膜208。氧化膜208起电气绝缘层的作用，在第二实施方案中，设定上述炉步骤中的条件，让氧化膜208的膜厚在2～50nm之间。其次，利用气相沉积法在包括元件隔离用沟207的内侧的半导体基板201的整个表面上沉积由氧化硅制成的第二绝缘膜209，它要覆盖氧化膜208并将元件隔离用沟207的一部分填起来。其次，再在第二绝缘膜209上形成由多结晶硅构成的嵌埋层210来将元件隔离用沟207全部填起来。
其次，如图8所示，利用RIE等各向异性干蚀刻对嵌埋层210进行回蚀，除去元件隔离用沟207以外的嵌埋层210，而仅留下元件隔离用沟207内部的嵌埋层210。顺便提一下，在回蚀嵌埋层210的步骤下，第二绝缘膜209可作停止蚀刻层用。
其次，如图9所示，利用例如湿蚀刻将第二绝缘膜209中与氮化硅膜206接触的部分除去，接着，再利用例如湿蚀刻将氮化硅膜206除去。
其次，如图10所示，利用气相沉积法在半导体基板201的整个表面上沉积第三绝缘膜211，再在该第三绝缘膜211的整个表面上涂敷光阻材料而形成光阻膜(图示省略)并将该光阻膜图形化而形成在元件形成区域上具有开口的光阻图形(图示省略)，之后，再以该光阻图形作蚀刻掩护罩来对第三绝缘膜211进行例如湿蚀刻，除去第三绝缘膜211中位于元件形成区域的那一部分，如图11所示。然后，再将上述光阻图形除去。这样，就完成了由氧化膜208、第二绝缘膜209、嵌埋层210及第三绝缘膜211构成的沟槽型元件隔离结构212的形成工作。
其次，在第三绝缘膜211已被除去的元件形成区域，即基板表面部分203中由沟槽型元件隔离结构212围起来的区域形成所需的元件。具体而言，在第二实施方案中，如图12所示，在半导体基板201的基板表面部分203上形成所需形状的栅电极214，其间夹着栅极氧化膜213。之后，以氧化硅膜205、构成沟槽型元件隔离结构212的第三绝缘膜211及栅电极214作掩护罩向基板表面部分203注入离子，而在基板表面部分203中栅电极214的两侧形成一对具有所需的导电型的杂质扩散层215作源极区和漏极区。这样，就形成了由栅电极214及杂质扩散层215等而构成的MOS晶体管216。
如上所述，根据第二实施方案，由通过热氧化在元件隔离用沟207的壁面所形成的氧化膜208和利用气相沉积法在氧化膜208上所形成的第二绝缘膜209这样的叠层结构，实现了沟槽型元件隔离结构212。因这样做大大地减小了在元件隔离用沟207的壁面所形成的氧化膜208的厚度，故可以给氧化膜208设定这样的一个厚度，即能保证在用以形成氧化膜208的热氧化步骤中，不发生由于应力集中在元件隔离用沟207的下方角等上而引起的、出现在在元件形成区域的那一部分基板表面部分203(即单结晶硅层)上的结晶缺陷。这样，元件的可靠性就被大大地提高了，结果是半导体器件的生产合格率被大大地改善了。
还有，根据第二实施方案，沉积将元件隔离用沟207填起来一部分的第二绝缘膜209，且在第二绝缘膜209上形成将元件隔离用沟207全部填起来的嵌埋层210。因这时用于形成嵌埋层210的材料和基板表面部分203的材料(硅)一样，故可抑制因嵌埋层210和基板表面部分203间的热膨胀系数的不同等而导致的应力的发生，由此可提高元件的可靠性。而且，因这时在嵌埋层210上形成了第三绝缘膜211，故就是在嵌埋层210具有导电性的情况下，也不会导致元件的可靠性下降。
顺便提一下，在第二实施方案中，最好将氧化膜208的厚度设在50nm以下。这样设定以后，就确能防止在用以形成氧化膜208的热氧化步骤中发生结晶缺陷了。
还有，在第二实施方案中，是利用氮化硅膜206作用来形成元件隔离用沟207的蚀刻掩护罩的，不仅如此，也可利用例如氧化硅膜、或者氧化硅膜和氮化硅膜的叠层膜等来作。还有，和第一实施方案一样，也可以用光阻图形作用以形成元件隔离用沟207的蚀刻掩护罩用。
还有，在第二实施方案中，最好先在元件隔离用沟207的内部形成第二绝缘膜209，之后再进行对第二绝缘膜209进行退火处理的炉步骤(退火时的气体环境，既可以为氮气，也可以为氧气)。因这样做可使第二绝缘膜209很致密，故可提高第二绝缘膜209的电气绝缘特性。
还有，在第二实施方案中，沉积第二绝缘膜209时，最好采用化学气相沉积法。这样做，就可在元件隔离用沟207的内侧得到被第二绝缘膜209均匀地覆盖起来的覆盖结构。
还有，在第二实施方案中，是在包括元件隔离用沟207的内侧的半导体基板201上形成第二绝缘膜209之后，再在第二绝缘膜209上形成将元件隔离用沟207全部填起来的嵌埋层210，之后，再对嵌埋层210进行回蚀而仅留下元件隔离用沟207内部的嵌埋层210，这之后，再依次除去第二绝缘膜209中与氮化硅膜206相接触的部分及氮化硅膜206的。也可以用下述作法来代替它。即形成元件隔离用沟207后就将氮化硅膜206除去，之后，在包括元件隔离用沟207的内侧的半导体基板201上形成第二绝缘膜209，这之后，再在第二绝缘膜209上形成将元件隔离用沟207全部填起来的嵌埋层210，之后，再对嵌埋层210进行回蚀而仅留下元件隔离用沟207内部的嵌埋层210，这之后，再将第二绝缘膜209中元件隔离用沟207以外的部分除去。这时，也可在回蚀完嵌埋层210之后立刻利用湿蚀刻或者干蚀刻将第二绝缘膜209中元件隔离用沟207以外的那一部分除去；或者，在回蚀完嵌埋层210之后，再先在半导体基板201上形成第三绝缘膜211，然后，再在除去第三绝缘膜211中与元件形成区域相对应的那一部分时，同时将第二绝缘膜209中与元件形成区域相对应的那一部分除去。
还有，在第二实施方案中，如图13所示，在元件形成区域以外的区域(基板表面部分203中由氧化硅膜205覆盖的区域)一对元件隔离用沟207相邻的情况下，可将第三绝缘膜211图形化成连续地覆盖这一对元件隔离用沟207的图形。
还有，在第二实施方案中，用多结晶硅作了嵌埋层210的材料，也可以代替它，用例如非晶质硅等作嵌埋层210的材料。不过，最好是用于形成嵌埋层210的材料和基板表面部分203的材料一样。因这样做嵌埋层210和基板表面部分203间的热膨胀系数等物理常数就不会不一样了，故无论在半导体制造工艺中的哪一个热处理步骤下，和仅用绝缘膜将元件隔离用沟207的整个内部填起来相比，都能抑制应力的发生，由此而可提高元件的可靠性。对嵌埋层210所进行的回蚀步骤下的最后检查也很容易进行。
还有，在第二实施方案中，是在元件形成区域形成了MOS晶体管216，不用说，并不限于此，在该元件形成区域形成例如双极元件或者电阻元件等其它元件也是完全可以的。
根据本发明，因不用在元件隔离用沟的壁面形成热氧化膜，就能在SOI基板上形成沟槽型元件隔离结构，故不需要会成为氧化膜沿第一绝缘膜/半导体层界面生长的原因的热氧化步骤了。结果，能彻底防止由于作用在沟槽角等上的应力而引起的、出现在在元件形成区域的那一部分半导体层上的结晶缺陷，而可大大地提高元件的可靠性，最终是半导体器件的生产合格率被大大地改善。
Claims (6)
1、一种半导体器件的制造方法，其特征在于包括：
在第一绝缘膜上形成半导体层的步骤；
在所述半导体层的表面形成LOCOS隔离的步骤；
在所述半导体层形成到达所述第一绝缘膜的元件隔离用沟的步骤；
通过氧化所述元件隔离用沟的壁面的所述半导体层来形成氧化膜的步骤；
利用气相生长法在上述元件隔离用沟形成第二绝缘膜，而部分地掩埋所述元件隔离用沟同时覆盖所述氧化膜的步骤；以及
在所述第二绝缘膜上形成掩埋层，以将所述元件隔离用沟完全覆盖起来的步骤；
所述形成元件隔离用沟的步骤，包括：通过形成一对元件隔离用沟来形成元件形成区域和所述元件形成区域以外的其它区域的步骤。
2、根据权利要求1所述的半导体器件的制造方法，其中：
在上述形成掩埋层的步骤之后，还包括在上述掩埋层上形成第三绝缘膜的步骤。
3、根据权利要求1所述的半导体器件的制造方法，其中：
上述氧化膜的厚度小于等于50nm。
4、一种半导体器件，其特征在于包括：
形成在第一绝缘膜上的半导体层；
形成在所述半导体层、到达所述第一绝缘膜、并且将元件形成区域包围起来的元件隔离用沟；
通过氧化所述元件隔离用沟的壁面的所述半导体层而形成的氧化膜；
所形成的把所述元件隔离用沟部分地掩埋起来且将所述氧化膜覆盖起来的第二绝缘膜；以及
形成在所述第二绝缘膜上而将所述元件隔离用沟完全掩埋起来的埋入层；
所述元件隔离用沟，具有将所述元件形成区域以外的其他区域夹起来的一对元件隔离用沟。
5、根据权利要求4所述的半导体器件，其中还包括形成在所述掩埋层上的第三绝缘膜。
6、根据权利要求4所述的半导体器件，其中所述氧化膜的厚度小于等于50nm。
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Cited By (1)
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867462B2 (en) | 2002-08-09 | 2005-03-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same |
| DE10246949B4 (de) * | 2002-10-08 | 2012-06-28 | X-Fab Semiconductor Foundries Ag | Verbesserte Trench-Isolation und Herstellungsverfahren |
| DE10317748B4 (de) * | 2003-04-17 | 2008-10-30 | X-Fab Semiconductor Foundries Ag | Verfahren zur Überprüfung von Isoliergrabenätzungen in SOI-Scheiben mittels einer Teststruktur |
| US7588948B2 (en) * | 2003-04-17 | 2009-09-15 | X-Fab Semiconductor Foundries Ag | Test structure for electrically verifying the depths of trench-etching in an SOI wafer, and associated working methods |
| DE102004004942A1 (de) | 2004-01-31 | 2005-08-18 | X-Fab Semiconductor Foundries Ag | Passivierung isolierender Trenngräben von integrierten Schaltungen |
| DE102004017073B4 (de) * | 2004-04-07 | 2012-04-19 | X-Fab Semiconductor Foundries Ag | Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten |
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| US10707330B2 (en) * | 2018-02-15 | 2020-07-07 | Globalfoundries Inc. | Semiconductor device with interconnect to source/drain |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618944A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体装置およびその製造方法 |
| US4631803A (en) * | 1985-02-14 | 1986-12-30 | Texas Instruments Incorporated | Method of fabricating defect free trench isolation devices |
| US4983226A (en) * | 1985-02-14 | 1991-01-08 | Texas Instruments, Incorporated | Defect free trench isolation devices and method of fabrication |
| JPS63181444A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6474736A (en) * | 1987-09-17 | 1989-03-20 | Fujitsu Ltd | Formation of element isolating region |
| JP3001588B2 (ja) * | 1989-03-30 | 2000-01-24 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5250836A (en) * | 1989-12-20 | 1993-10-05 | Fujitsu Limited | Semiconductor device having silicon-on-insulator structure |
| JP2589209B2 (ja) | 1990-09-27 | 1997-03-12 | 株式会社東芝 | 半導体装置の素子間分離領域の形成方法 |
| JPH04225259A (ja) * | 1990-12-27 | 1992-08-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5112772A (en) * | 1991-09-27 | 1992-05-12 | Motorola, Inc. | Method of fabricating a trench structure |
| JP2858383B2 (ja) * | 1991-10-14 | 1999-02-17 | 株式会社デンソー | 半導体装置の製造方法 |
| US5561073A (en) * | 1992-03-13 | 1996-10-01 | Jerome; Rick C. | Method of fabricating an isolation trench for analog bipolar devices in harsh environments |
| JPH05267438A (ja) * | 1992-03-19 | 1993-10-15 | Toshiba Corp | 接着型誘電体分離半導体基板 |
| US5382541A (en) | 1992-08-26 | 1995-01-17 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| JPH06349940A (ja) * | 1993-06-14 | 1994-12-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
| JPH07273182A (ja) * | 1994-03-31 | 1995-10-20 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US5872044A (en) | 1994-06-15 | 1999-02-16 | Harris Corporation | Late process method for trench isolation |
| WO1996002070A2 (en) | 1994-07-12 | 1996-01-25 | National Semiconductor Corporation | Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit |
| JPH08250582A (ja) * | 1995-03-07 | 1996-09-27 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| JPH1084036A (ja) * | 1996-09-06 | 1998-03-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5811315A (en) | 1997-03-13 | 1998-09-22 | National Semiconductor Corporation | Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure |
| JPH113936A (ja) * | 1997-06-13 | 1999-01-06 | Nec Corp | 半導体装置の製造方法 |
| US5872045A (en) * | 1997-07-14 | 1999-02-16 | Industrial Technology Research Institute | Method for making an improved global planarization surface by using a gradient-doped polysilicon trench--fill in shallow trench isolation |
| US6140208A (en) | 1999-02-05 | 2000-10-31 | International Business Machines Corporation | Shallow trench isolation (STI) with bilayer of oxide-nitride for VLSI applications |
-
2000
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-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101853860A (zh) * | 2009-03-31 | 2010-10-06 | 三垦电气株式会社 | 集成半导体设备和制造该集成半导体设备的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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Effective date of registration: 20200602 Address after: Kyoto Japan Patentee after: Panasonic semiconductor solutions Co.,Ltd. Address before: Osaka Prefecture, Japan Patentee before: Panasonic Corp. |
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| TR01 | Transfer of patent right | ||
| CX01 | Expiry of patent term |
Granted publication date: 20050622 |
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| CX01 | Expiry of patent term |