JP2994128B2 - 半導体装置の製造方法 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関する。さらに詳しくはサイドウオールを有するゲー
ト電極部をマスクとしてシリコン基板上に拡散領域を形
成してなる、いわゆるＬＤＤ構造のＭＯＳデバイスの製
造方法であって、特にＳｉ基板の結晶欠陥を減少させる
方法に関する。
に関する。さらに詳しくはサイドウオールを有するゲー
ト電極部をマスクとしてシリコン基板上に拡散領域を形
成してなる、いわゆるＬＤＤ構造のＭＯＳデバイスの製
造方法であって、特にＳｉ基板の結晶欠陥を減少させる
方法に関する。
【０００２】
【従来の技術及び課題】従来用いられているＬＤＤ構造
のＭＯＳデバイスの製造法を図２で説明する。すなわ
ち、まず常法によってＳｉ基板１１の上にＳｉＯ2 膜１
２を介してゲート電極１３を形成する（図２（ａ）参
照）。次に、Ｓｉ基板１１とゲート電極１３の全面にＣ
ＶＤ法によるＳｉＯ2 膜を積層し、次いで反応性イオン
エッチング法（ＲＩＥ法）とＨＦクリーニング法でゲー
ト上面にＳｉＯ2 を残してエッチングしてサイドウオー
ル１４を形成する（図２（ｂ））。この時、Ｓｉ基板上
にも１００〜４００Å程度のＳｉＯ2 膜１４ａが残って
いる。次に上記ゲート電極とサイドウオールをマスクと
してイオン注入１５を行い（図２（ｃ）参照）、次に高
温熱処理が行われ、Ｓｉ基板に拡散領域が形成される。
しかしこの方法ではＳｉＯ2 膜中の酸素が注入イオンと
ともにＳｉ基板中に打込まれてＳｉ基板の結晶欠陥１６
が固定され、その後、高温熱処理を行っても結晶欠陥は
消えない。また上記のサイドウオール形成時のＲＩＥ法
とＨＦクリーニング法による残膜１４ａの厚みのばらつ
きが大きいので欠陥密度が大きくなる。このような結晶
欠陥によって電気的リークが起こり、歩留りが低下す
る。
のＭＯＳデバイスの製造法を図２で説明する。すなわ
ち、まず常法によってＳｉ基板１１の上にＳｉＯ2 膜１
２を介してゲート電極１３を形成する（図２（ａ）参
照）。次に、Ｓｉ基板１１とゲート電極１３の全面にＣ
ＶＤ法によるＳｉＯ2 膜を積層し、次いで反応性イオン
エッチング法（ＲＩＥ法）とＨＦクリーニング法でゲー
ト上面にＳｉＯ2 を残してエッチングしてサイドウオー
ル１４を形成する（図２（ｂ））。この時、Ｓｉ基板上
にも１００〜４００Å程度のＳｉＯ2 膜１４ａが残って
いる。次に上記ゲート電極とサイドウオールをマスクと
してイオン注入１５を行い（図２（ｃ）参照）、次に高
温熱処理が行われ、Ｓｉ基板に拡散領域が形成される。
しかしこの方法ではＳｉＯ2 膜中の酸素が注入イオンと
ともにＳｉ基板中に打込まれてＳｉ基板の結晶欠陥１６
が固定され、その後、高温熱処理を行っても結晶欠陥は
消えない。また上記のサイドウオール形成時のＲＩＥ法
とＨＦクリーニング法による残膜１４ａの厚みのばらつ
きが大きいので欠陥密度が大きくなる。このような結晶
欠陥によって電気的リークが起こり、歩留りが低下す
る。
【０００３】
【課題を解決するための手段】この発明は上記の問題点
を改善するためになされたものであり、ａ）半導体のＳ
ｉ基板上に絶縁膜を介してゲート電極を形成し、ｂ）上
記のＳｉ基板とゲート電極の全面に絶縁膜を形成し、さ
らにその上にポリシリコン層またはアモルファスシリコ
ン層を形成し、ｃ）上記の絶縁膜と、ポリシリコン層ま
たはアモルファスシリコン層とで覆われた上記ゲート電
極の側壁にＳｉＯ2のサイドウォールを形成し、次いで
拡散層形成のためのイオン注入を行い、ｄ）サイドウォ
ールを除去した後、８００〜８５０℃で中間温度熱処理
を行うことにより拡散層を形成し、次いで上記のポリシ
リコン層またはアモルファスシリコン層を除去した後、
層間絶縁膜を積層して９００〜９５０℃の高温熱処理を
行うことからなる半導体装置の製造方法を提供するもの
である。
を改善するためになされたものであり、ａ）半導体のＳ
ｉ基板上に絶縁膜を介してゲート電極を形成し、ｂ）上
記のＳｉ基板とゲート電極の全面に絶縁膜を形成し、さ
らにその上にポリシリコン層またはアモルファスシリコ
ン層を形成し、ｃ）上記の絶縁膜と、ポリシリコン層ま
たはアモルファスシリコン層とで覆われた上記ゲート電
極の側壁にＳｉＯ2のサイドウォールを形成し、次いで
拡散層形成のためのイオン注入を行い、ｄ）サイドウォ
ールを除去した後、８００〜８５０℃で中間温度熱処理
を行うことにより拡散層を形成し、次いで上記のポリシ
リコン層またはアモルファスシリコン層を除去した後、
層間絶縁膜を積層して９００〜９５０℃の高温熱処理を
行うことからなる半導体装置の製造方法を提供するもの
である。
【０００４】上記の本発明のａ）〜ｂ）の各工程はそれ
ぞれ公知の手段と装置を用いて行うことができる。ａ）
工程では、Ｓｉ基板上に絶縁膜を介してゲート電極が形
成される。絶縁膜としては通常ＳｉＯ2 膜が用いられ、
熱酸化法、ＣＶＤ法などで形成される。ゲート電極はポ
リシリコン層のみ、またはこのポリシリコン層の上にＮ
ＳＧ（non-doped silicated glass）、ＢＰＳＧ（boron
-doped phosphosilicate glass）などの層を積層して構
成される。これらの層は、ＣＶＤ法で形成することがで
きる。
ぞれ公知の手段と装置を用いて行うことができる。ａ）
工程では、Ｓｉ基板上に絶縁膜を介してゲート電極が形
成される。絶縁膜としては通常ＳｉＯ2 膜が用いられ、
熱酸化法、ＣＶＤ法などで形成される。ゲート電極はポ
リシリコン層のみ、またはこのポリシリコン層の上にＮ
ＳＧ（non-doped silicated glass）、ＢＰＳＧ（boron
-doped phosphosilicate glass）などの層を積層して構
成される。これらの層は、ＣＶＤ法で形成することがで
きる。
【０００５】次のｂ）の工程では、まずａ）工程でゲー
ト電極を形成したＳｉ基板の全面に絶縁膜を形成した後
にポリシリコン層またはアモルファスシリコン層が形成
される。
ト電極を形成したＳｉ基板の全面に絶縁膜を形成した後
にポリシリコン層またはアモルファスシリコン層が形成
される。
【０００６】ここで絶縁膜としては（ａ）工程と同様の
ＳｉＯ2 膜を用いることができるがＳｉＮ膜であっても
よい。この絶縁膜の厚みは５０〜１００Åが好ましい。
ポリシリコン層またはアモルファスシリコン層は低圧Ｃ
ＶＤ法で形成することができる。この際の原料としては
Ｓｉ2 Ｈ6 、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＣｌ4 な
どのケイ素化合物を利用できる。ポリシリコン層は一般
に６００〜６５０℃のような高温で１０〜５０Ｐａの圧
力下でのＣＶＤ法で形成できる。またアモルファスシリ
コン層は一般に４５０〜５００℃のような低温で１０〜
５０Ｐａの圧力下でのＣＶＤ法で形成できる。これらの
ポリシリコン層またはアモルファスシリコン層の膜厚は
約１００〜２００Åが好ましい。
ＳｉＯ2 膜を用いることができるがＳｉＮ膜であっても
よい。この絶縁膜の厚みは５０〜１００Åが好ましい。
ポリシリコン層またはアモルファスシリコン層は低圧Ｃ
ＶＤ法で形成することができる。この際の原料としては
Ｓｉ2 Ｈ6 、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＣｌ4 な
どのケイ素化合物を利用できる。ポリシリコン層は一般
に６００〜６５０℃のような高温で１０〜５０Ｐａの圧
力下でのＣＶＤ法で形成できる。またアモルファスシリ
コン層は一般に４５０〜５００℃のような低温で１０〜
５０Ｐａの圧力下でのＣＶＤ法で形成できる。これらの
ポリシリコン層またはアモルファスシリコン層の膜厚は
約１００〜２００Åが好ましい。
【０００７】次のｃ）工程においてサイドウオールが形
成される。サイドウオールは、まず低圧ＣＶＤ法によっ
てＳｉＯ2 を全面的に積層し、次にエッチング法を利用
して形成される。エッチング法としてはドライエッチン
グ法が用いられるが、真空下ＣＦ4 ，Ｃ2Ｆ6、ＣＨＦ3
などのフッ化炭素系気体の雰囲気下高周波電力を加えて
放電させ生成した陽イオン（例えばＣＦ3 +など）による
ＲＩＥ法を利用することができる。このＲＩＥ法の後に
例えばサイドウオールのエッジ部分をエッチングするＨ
Ｆ処理をしてもよい。次に、例えばＡｓ+ 、Ｐ+ などの
イオンをＳｉ基板に対して垂直方向に注入する。
成される。サイドウオールは、まず低圧ＣＶＤ法によっ
てＳｉＯ2 を全面的に積層し、次にエッチング法を利用
して形成される。エッチング法としてはドライエッチン
グ法が用いられるが、真空下ＣＦ4 ，Ｃ2Ｆ6、ＣＨＦ3
などのフッ化炭素系気体の雰囲気下高周波電力を加えて
放電させ生成した陽イオン（例えばＣＦ3 +など）による
ＲＩＥ法を利用することができる。このＲＩＥ法の後に
例えばサイドウオールのエッジ部分をエッチングするＨ
Ｆ処理をしてもよい。次に、例えばＡｓ+ 、Ｐ+ などの
イオンをＳｉ基板に対して垂直方向に注入する。
【０００８】つぎのｄ）工程で、上記サイドウオールを
ＨＦで除去してストレスフリーにする。次いで熱処理が
行われる。この熱処理は、Ｓｉ基板に注入されたイオン
により拡散層を形成するためのものであり、一般に例え
ば８００〜８５０℃の中間温度が適する。
ＨＦで除去してストレスフリーにする。次いで熱処理が
行われる。この熱処理は、Ｓｉ基板に注入されたイオン
により拡散層を形成するためのものであり、一般に例え
ば８００〜８５０℃の中間温度が適する。
【０００９】次に、上記のポリシリンコン層またはアモ
ルファスシリコン層をエッチング法で除去する。エッチ
ング法としてはドライエッチング法が用いられ、ＣＣｌ
4、ＳＦ6ガスなどを用いる等方性の強いのＲＩＥエッチ
ング法を利用できる。次に層間絶縁膜を全面に積層す
る。層間絶縁膜としてはまずＮＳＧ層を積層してさらに
ＢＰＳＧ層を積層してもよいがＢＰＳＧ層だけでもよ
い。次に例えば約９００〜９５０℃の高温熱処理を行っ
て層間絶縁膜を平坦化しかつ拡散層の形成を完成させ
る。
ルファスシリコン層をエッチング法で除去する。エッチ
ング法としてはドライエッチング法が用いられ、ＣＣｌ
4、ＳＦ6ガスなどを用いる等方性の強いのＲＩＥエッチ
ング法を利用できる。次に層間絶縁膜を全面に積層す
る。層間絶縁膜としてはまずＮＳＧ層を積層してさらに
ＢＰＳＧ層を積層してもよいがＢＰＳＧ層だけでもよ
い。次に例えば約９００〜９５０℃の高温熱処理を行っ
て層間絶縁膜を平坦化しかつ拡散層の形成を完成させ
る。
【００１０】
【実施例】以下図に示す実施例によってこの発明を説明
するがこの発明を限定するものではない。
するがこの発明を限定するものではない。
【００１１】実施例１ まず、図１（ａ）に示すように、まずＳｉ基板１にＣＶ
Ｄ法で形成されたＳｉＯ2 層を介してＣＶＤ法でポリシ
リコン層のゲート電極３を形成する。次にフッ酸処理を
行ってＳｉ基板１上に残っている少量のＳｉＯ2 膜を除
去する。次に熱酸化法で、Ｓｉ基板１とゲート電極３の
全面に約５０〜１００ÅのＳｉＯ2 膜４を形成させ、そ
の上に６２０℃にて２０Ｐａの圧力下、Ｓｉ2Ｈ6を用い
るＣＶＤ法で約１００〜２００Åのポリシリコン層５を
積層する〔図１（ｂ）〕。次にサイドウオール材料のＳ
ｉＯ2 をＣＶＤ法で堆積させ、ＣＦ4を用いるＲＩＥ法
でエッチングして、サイドウオール６を、前記ＳｉＯ2
膜４とポリシリコン層５を有するゲート電極３の側面に
形成させる〔図１（ｃ）〕。６０〜８０Ｋｅｖの加速エ
ネルギーおよび５×１０15のドーズ量で、Ａｓ+ イオン
をゲート電極３、ＳｉＯ2 膜４、ポリシリコン層５およ
びサイドウオール６をマスクとして注入する（矢印
７）。サイドウオールをフッ酸処理によって除去してス
トレスフリーにした後、８００〜８５０℃で熱処理して
拡散層を形成させる。次にポリシリコン層５をＣＣｌ4
を用いるＲＩＥ法で除去する〔図１（ｄ）〕。次いでＢ
ＰＳＧを常法によって全体に堆積させ、これを平坦化さ
せるために９００〜９５０℃で熱処理し、次にコンタク
トホールを形成しメタル配線をして半導体装置が作製さ
れる。
Ｄ法で形成されたＳｉＯ2 層を介してＣＶＤ法でポリシ
リコン層のゲート電極３を形成する。次にフッ酸処理を
行ってＳｉ基板１上に残っている少量のＳｉＯ2 膜を除
去する。次に熱酸化法で、Ｓｉ基板１とゲート電極３の
全面に約５０〜１００ÅのＳｉＯ2 膜４を形成させ、そ
の上に６２０℃にて２０Ｐａの圧力下、Ｓｉ2Ｈ6を用い
るＣＶＤ法で約１００〜２００Åのポリシリコン層５を
積層する〔図１（ｂ）〕。次にサイドウオール材料のＳ
ｉＯ2 をＣＶＤ法で堆積させ、ＣＦ4を用いるＲＩＥ法
でエッチングして、サイドウオール６を、前記ＳｉＯ2
膜４とポリシリコン層５を有するゲート電極３の側面に
形成させる〔図１（ｃ）〕。６０〜８０Ｋｅｖの加速エ
ネルギーおよび５×１０15のドーズ量で、Ａｓ+ イオン
をゲート電極３、ＳｉＯ2 膜４、ポリシリコン層５およ
びサイドウオール６をマスクとして注入する（矢印
７）。サイドウオールをフッ酸処理によって除去してス
トレスフリーにした後、８００〜８５０℃で熱処理して
拡散層を形成させる。次にポリシリコン層５をＣＣｌ4
を用いるＲＩＥ法で除去する〔図１（ｄ）〕。次いでＢ
ＰＳＧを常法によって全体に堆積させ、これを平坦化さ
せるために９００〜９５０℃で熱処理し、次にコンタク
トホールを形成しメタル配線をして半導体装置が作製さ
れる。
【００１２】実施例２ まず、図１（ａ）に示すように、上記実施例１と同様に
してＳｉ基板１にＳｉＯ2 膜を介してポリシリコン層の
ゲート電極３を形成する。次にフッ酸処理を行ってＳｉ
基板１上に残っている少量のＳｉＯ2 膜を除去する。次
に熱酸化法で、Ｓｉ基板１とゲート電極３の全面に約５
０〜１００ÅのＳｉＯ2 膜４を形成させ、その上に４６
０℃にて２０Ｐａの圧力下、Ｓｉ2Ｈ6を用いるＣＶＤ法
で約１００〜２００Åのアモルファスシリコン層５’を
積層する〔図１（ｂ）〕。次にサイドウオール材料のＳ
ｉＯ2 をＣＶＤ法で堆積させ、ＣＦ4を用いるＲＩＥ法
で（フッ酸処理を付加してもよい）、サイドウオール６
を、前記ＳｉＯ2 膜４とアモルファスシリコン層５’を
有するゲート電極３の側面に形成させる〔図１
（ｃ）〕。６０〜８０Ｋｅｖの加速エネルギーおよび５
×１０15のドーズ量で、Ａｓ + イオンを、ゲート電極
３、ＳｉＯ2 膜４、アモルファスシリコン層５’、サイ
ドウオール６をマスクとして注入する（矢印７）。サイ
ドウオールをフッ酸処理によって除去してストレスフリ
ーにした後、８００〜８５０℃で熱処理して拡散層を形
成させる。次にアモルファスシリコン層５をＣＣｌ4を
用いるのＲＩＥ法で除去する〔図１（ｄ）〕。次いでＮ
ＳＧとＢＰＳＧとを順に常法によって全体に堆積させ、
平坦化させるために９００〜９５０℃で熱処理し、次に
コンタクトホールを形成しメタル配線をして半導体装置
が作製される。
してＳｉ基板１にＳｉＯ2 膜を介してポリシリコン層の
ゲート電極３を形成する。次にフッ酸処理を行ってＳｉ
基板１上に残っている少量のＳｉＯ2 膜を除去する。次
に熱酸化法で、Ｓｉ基板１とゲート電極３の全面に約５
０〜１００ÅのＳｉＯ2 膜４を形成させ、その上に４６
０℃にて２０Ｐａの圧力下、Ｓｉ2Ｈ6を用いるＣＶＤ法
で約１００〜２００Åのアモルファスシリコン層５’を
積層する〔図１（ｂ）〕。次にサイドウオール材料のＳ
ｉＯ2 をＣＶＤ法で堆積させ、ＣＦ4を用いるＲＩＥ法
で（フッ酸処理を付加してもよい）、サイドウオール６
を、前記ＳｉＯ2 膜４とアモルファスシリコン層５’を
有するゲート電極３の側面に形成させる〔図１
（ｃ）〕。６０〜８０Ｋｅｖの加速エネルギーおよび５
×１０15のドーズ量で、Ａｓ + イオンを、ゲート電極
３、ＳｉＯ2 膜４、アモルファスシリコン層５’、サイ
ドウオール６をマスクとして注入する（矢印７）。サイ
ドウオールをフッ酸処理によって除去してストレスフリ
ーにした後、８００〜８５０℃で熱処理して拡散層を形
成させる。次にアモルファスシリコン層５をＣＣｌ4を
用いるのＲＩＥ法で除去する〔図１（ｄ）〕。次いでＮ
ＳＧとＢＰＳＧとを順に常法によって全体に堆積させ、
平坦化させるために９００〜９５０℃で熱処理し、次に
コンタクトホールを形成しメタル配線をして半導体装置
が作製される。
【００１３】
【発明の効果】この発明の方法によればＳｉ基板上にＳ
ｉＯ2 膜とポリシリコン層またはアモルファスシリコン
層が積層されているので、イオン注入を行った際にＳｉ
Ｏ2 膜中の酸素がＳｉ基板に打込まれることが少ない。
したがって熱処理後に生成する拡散層の結晶欠陥が少な
い。しかも、上記のサイドウオール形成時のエッチング
はポリシリコン層またはアモルファスシリコン層で停止
されるので上記のＳｉＯ 2 膜とシリコン層の膜厚のばら
つきが小さい。したがって膜厚の制御が容易で拡散層の
欠陥密度が小さくなる。また特にアモルファスシリコン
層はイオン注入時の注入効率が、ＳｉＯ2 膜と同程度で
あるためイオン注入のむらが生じないという利点があ
る。その結果、得られる半導体装置、リーク電流が低下
し、接合耐圧の低下を防ぐことができ、信頼性が高まり
歩留りが向上する。
ｉＯ2 膜とポリシリコン層またはアモルファスシリコン
層が積層されているので、イオン注入を行った際にＳｉ
Ｏ2 膜中の酸素がＳｉ基板に打込まれることが少ない。
したがって熱処理後に生成する拡散層の結晶欠陥が少な
い。しかも、上記のサイドウオール形成時のエッチング
はポリシリコン層またはアモルファスシリコン層で停止
されるので上記のＳｉＯ 2 膜とシリコン層の膜厚のばら
つきが小さい。したがって膜厚の制御が容易で拡散層の
欠陥密度が小さくなる。また特にアモルファスシリコン
層はイオン注入時の注入効率が、ＳｉＯ2 膜と同程度で
あるためイオン注入のむらが生じないという利点があ
る。その結果、得られる半導体装置、リーク電流が低下
し、接合耐圧の低下を防ぐことができ、信頼性が高まり
歩留りが向上する。
【図１】この発明の製造方法を示す製造工程説明図であ
る。
る。
【図２】従来の製造方法を示す製造工程説明図である。
１ Ｓｉ基板 ２ ＳｉＯ2 膜 ３ ゲート電極 ４ ＳｉＯ2 膜 ５ ポリシリコン層 ５’ アモルファスシリコン層 ６ サイドウオール ７ イオン注入
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336
Claims (1)
- 【請求項１】 ａ）半導体のＳｉ基板上に絶縁膜を介し
てゲート電極を形成し、ｂ）上記のＳｉ基板とゲート電
極の全面に絶縁膜を形成し、さらにその上にポリシリコ
ン層またはアモルファスシリコン層を形成し、ｃ）上記
の絶縁膜と、ポリシリコン層またはアモルファスシリコ
ン層とで覆われた上記ゲート電極の側壁にＳｉＯ2のサ
イドウォールを形成し、次いで拡散層形成のためのイオ
ン注入を行い、ｄ）サイドウォールを除去した後、８０
０〜８５０℃で中間温度熱処理を行うことにより拡散層
を形成し、次いで上記のポリシリコン層またはアモルフ
ァスシリコン層を除去した後、層間絶縁膜を積層して９
００〜９５０℃の高温熱処理を行うことからなる半導体
装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP4017754A JP2994128B2 (ja) | 1991-03-04 | 1992-02-03 | 半導体装置の製造方法 |
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| JPS62120082A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS63314868A (ja) * | 1987-10-03 | 1988-12-22 | Nec Corp | Ｍｏｓ半導体装置の製造方法 |
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-
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- 1992-02-03 JP JP4017754A patent/JP2994128B2/ja not_active Expired - Fee Related
- 1992-02-27 US US07/842,515 patent/US5183770A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| US5183770A (en) | 1993-02-02 |
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