JPH1084036A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電気的特性に優れ、高密度化を図ることので
きる半導体装置とその製造方法を提供する。 【解決手段】 開口部が形成されたシリコン単結晶基板
の一方の面とシリコン単結晶支持基板８の一方の面とを
貼り合わせた後、シリコン単結晶基板の他方の面を研磨
して開口部内に形成されたシリコン酸化膜６を露出する
ことにより、空洞部４ａおよびシリコン酸化膜６を有す
る分離領域５によって絶縁される第１および第２ＳＯＩ
領域２ａ、２ｂがそれぞれ得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、空洞を有する素子分離構造
を備えた半導体装置とその製造方法に関するものであ
る。

【０００２】

【従来の技術】半導体基板上に形成される半導体素子を
電気的に分離する構造として、Silicon-on-Insulator
（以下ＳＯＩと記す）がある。ＳＯＩは、絶縁体基板上
に、シリコン単結晶領域が島状に設けられた構造を有
し、半導体素子はそのシリコン単結晶領域上に形成され
る。この構造によれば、半導体素子の電気的分離の効果
の他に、たとえば、半導体素子がトランジスタの場合で
あれば、トランジスタの寄生容量を低減することがで
き、結果として、トランジスタの高速化、低消費電力化
といった効果を得ることができる。

【０００３】次に、そのような従来の半導体装置の製造
方法とその方法によって得られた半導体装置について図
を用いて説明する。

【０００４】図１４を参照して、シリコン単結晶支持基
板８を高温炉において大気圧、水蒸気雰囲気、温度約１
０００℃のもとで熱酸化し、シリコン酸化膜１０を形成
する。次に、図１５を参照して、シリコン酸化膜１０が
形成されたシリコン単結晶支持基板８の一方の面とシリ
コン単結晶基板２の一方の面とを酸素雰囲気、温度１１
００℃のもとで貼り合わせる。

【０００５】次に、図１６を参照して、シリコン単結晶
基板２の他方の面を平面に保ちながら研磨し、シリコン
単結晶基板２の厚さをたとえば約２０μｍにする。次
に、図１７を参照して、シリコン単結晶基板２の他方の
面を、化学研磨剤、パッド等を使用して機械的に削って
平坦化する化学機械研磨（Chemical Mechanical Polish
ing 以下略してＣＭＰと記す）にてさらに研磨し、シリ
コン単結晶基板２の厚さを、たとえば約８μｍにする。

【０００６】その後、図１８を参照して、シリコン単結
晶基板２に圧力１００ｍＴｏｒｒ、温度５０℃のもとで
塩素ガスによるドライエッチングを施し、溝１６を形成
する。次に、図１９を参照して、溝１６を有するシリコ
ン単結晶基板２を高温炉において、大気圧、水蒸気雰囲
気、温度約１０００℃のもとで熱酸化し、シリコン酸化
膜１８を形成する。

【０００７】その後、図２０を参照して、ＣＶＤ法によ
り溝１６を埋めるようにポリシリコン膜を形成し、溝１
６内部にのみポリシリコン膜２０を残す。次に、図２１
を参照して、高温炉において大気圧、水蒸気雰囲気、温
度約１０００℃のもとでＬＯＣＯＳ法により、ポリシリ
コン膜２０の上部近傍を熱酸化（以下キャップ酸化と記
す）し、分離酸化膜２２を形成する。

【０００８】以上のようにしてシリコン単結晶基板に
は、第１ＳＯＩ領域２ａ、第２ＳＯＩ領域２ｂおよびそ
の間を絶縁する分離領域５が形成される。その後、第１
ＳＯＩ領域２ａと第２ＳＯＩ領域２ｂとに所定の半導体
素子（図示せず）が形成される。半導体素子としては、
たとえば、高電圧大電流を必要とする電動機等の制御に
用いられるパワーデバイスの場合、電動機を制御するた
めの横形ゲート絶縁型バイポーラトランジスタ（以下Ｌ
ＩＧＢＴと記す）が１つのＳＯＩ領域に形成され、その
ＬＩＧＢＴを制御するためのｐ−ｃｈおよびｎ−ｃｈＭ
ＯＳトランジスタを有するＣＭＯＳトランジスタ回路部
が他のＳＯＩ領域に形成される。

【０００９】

【発明が解決しようとする課題】しかしながら、以上説
明した半導体装置の製造方法とその方法によって得られ
た半導体装置においては、以下に説明するような問題点
があった。

【００１０】まず、図１６または図１７に示すシリコン
単結晶基板２を研磨する工程において、ウェハ面内にて
その研磨量がばらつくことがあった。その研磨量のばら
つきは、ＳＯＩの厚さのばらつきとなり、各ＳＯＩ領域
における電流経路断面積の変動をもたらす。その結果、
各ＳＯＩ領域を流れる電流の電気抵抗が変動し、半導体
装置の電気的特性が悪化することがあった。

【００１１】また、図２０に示すポリシリコン膜をエッ
チングする工程において、シリコン単結晶基板２の表面
の位置とポリシリコン膜の表面の位置との差であるリセ
ス量がウェハ面内においてばらつくことがあった。その
リセス量が比較的大きいと、図２１に示すキャップ酸化
の工程において、未酸化のポリシリコン膜が分離酸化膜
２２の中に残ることがある。そのような未酸化のポリシ
リコン膜によって、一方のＳＯＩ領域から他方のＳＯＩ
領域へリーク電流が発生する。その結果、両ＳＯＩ領域
間の耐圧が低下し、半導体装置の電気的特性が悪化する
ことがあった。

【００１２】また、そのキャップ酸化において、分離酸
化膜２２の近傍の各ＳＯＩ領域２ａ、２ｂには圧縮応力
が発生する。そのため、単結晶領域であるＳＯＩ領域に
結晶欠陥が生じる。その結果、一方のＳＯＩ領域から他
方のＳＯＩ領域へ電流がリークし、半導体装置の電気的
特性が悪化することがあった。

【００１３】さらに、そのキャップ酸化において、分離
酸化膜２２と第１および第２ＳＯＩ領域２ａ、２ｂとの
段差が０．２〜０．３μｍ生じた。そのため、後の半導
体素子の形成工程において、たとえば、窒化膜を第１お
よび第２ＳＯＩ領域２ａ、２ｂ上に形成した後、異方性
エッチングにより窒化膜を除去する場合に、その段差が
比較的大きいため段差付近に窒化膜が残る。その状態で
不純物を注入すると残った窒化膜がマスクとなり、不純
物領域が狭まってしまうことがあった。その結果、所望
の不純物領域が得られず、半導体装置の電気的特性が悪
化することがあった。

【００１４】第１および第２ＳＯＩ領域２ａ、２ｂ間の
耐圧は、ＳＯＩ領域とポリシリコン膜との間のシリコン
酸化膜のキャパシタに依存する。１つのシリコン酸化膜
による耐圧をＶとした場合、第１および第２ＳＯＩ領域
２ａ、２ｂ間の耐圧は２Ｖとなる。パワーデバイスのよ
うに高電圧大電流を扱う素子では耐圧をとるために、図
２２に示すように、第１ＳＯＩ領域２ａと第２ＳＯＩ領
域２ｂとの間に、比較的広い分離領域５を設ける必要が
あった。そのため、半導体装置を容易に高密度化するこ
とができないことがあった。

【００１５】また、たとえば１Ｌｏｔ２５枚のウェハ
を、図１４に示す工程から図２１に示す工程まで処理す
るのに検査等を含めると約１６日間要した。この製造工
期を短縮するために、たとえば、図１８に示す工程にお
いて溝の開口幅を狭めポリシリコン膜厚を薄くし、図２
０に示す工程においてポリシリコン膜のエッチング時間
を短縮する方法がとられる。しかし、そのような方法に
も限界があり、大幅に処理時間を短縮することが困難で
あった。

【００１６】本発明は、上記問題点を解決するためにな
されたものであり、電気的特性が向上するとともに、高
密度化を図ることのできる半導体装置と、その半導体装
置の製造工期を短縮する製造方法とを提供することを目
的とする。

【００１７】

【課題を解決するための手段】本発明の第１の局面にお
ける半導体装置は、島状の複数の半導体結晶領域と、分
離領域と、半導体素子とを備えている。島状の複数の半
導体結晶領域は、半導体基板の主表面上にそれぞれ間隔
を隔てて設けられ、底面及び側面が絶縁膜によって被覆
されるとともに、所定の厚さを有している。分離領域
は、隣合う２つの半導体結晶領域の間に、その隣合う２
つの半導体結晶領域の間を塞ぐ絶縁膜により形成された
空洞部を有している。半導体素子は、複数の半導体結晶
領域のそれぞれに形成されている。

【００１８】以上の構造によれば、隣合う２つの半導体
結晶領域の間には空洞部を有する分離領域が形成されて
いる。そのため、空洞部のキャパシタ分だけさらに耐圧
が向上する。その結果、隣合う２つの半導体結晶領域間
のリーク電流が抑制され、半導体装置の電気的特性が向
上する。

【００１９】また、空洞部のキャパシタ分の耐圧がさら
に向上するため、同じ分離耐圧に対して分離領域の占有
面積が少なくてすむ。その結果、半導体装置の高密度化
を図ることができる。

【００２０】好ましくは、所定の厚さは、複数の半導体
結晶領域のうち、１つの半導体結晶領域を介在させて隣
合う２つの半導体結晶領域においてそれぞれ異なる。

【００２１】その場合、半導体装置は、２つの半導体結
晶領域にそれぞれ形成される半導体素子の空乏層の広が
りに対応した半導体結晶領域の厚さを有する。これによ
り、半導体装置の電気的特性を向上することができる。

【００２２】また、２つの半導体結晶領域の間に、１つ
の半導体結晶領域を介在させることにより、同一半導体
基板において、１回の研磨工程により厚さの異なる２つ
の半導体結晶領域を形成することができる。

【００２３】本発明の第２の局面における半導体装置の
製造方法は、以下の工程を備えている。第１半導体結晶
基板の一方の面に開口部を形成する。開口部内の表面を
含む第１半導体結晶基板の一方の面および他方の面に第
１絶縁膜を形成する。第１絶縁膜が形成された第１半導
体結晶基板の一方の面と、第２半導体結晶基板の一方の
面とを張り合わせ、空洞部を形成する。開口部内の表面
に形成された第１絶縁膜を第１半導体結晶基板の他方の
面から露出するように第１半導体結晶基板の他方の面を
研磨し、空洞部と第１絶縁膜とによって電気的に分離さ
れた所定の厚さを有する複数の半導体結晶領域を形成す
る。複数の半導体結晶領域のそれぞれに半導体素子を形
成する。

【００２４】以上の製造方法によれば、第１半導体結晶
基板の一方の面の開口部内の表面に形成された第１絶縁
膜を第１半導体結晶基板の他方の面から露出するように
その他方の面を研磨する。そのため、第１絶縁膜近傍の
半導体結晶領域には圧縮応力が作用せず結晶欠陥の発生
が抑制される。その結果、半導体装置の電気的特性が向
上する。

【００２５】しかも、半導体結晶領域の厚さは、一方の
面の開口部に形成された絶縁膜が露出するまで研磨する
研磨量に依存する。つまり、第１半導体結晶基板に形成
される開口部の深さ依存する。開口部の深さの精度は研
磨量の精度よりも高く、その結果、半導体結晶領域の厚
さのばらつきを抑制することができる。

【００２６】また、第１絶縁膜の表面と半導体単結晶領
域の表面とでほとんど段差が生じないため、この後半導
体素子を形成する際に、所望のパターンを容易に形成す
ることができる。これらにより、半導体装置の電気的特
性を向上することができる。

【００２７】また、従来の技術の項において説明したよ
うに開口部にポリシリコンを埋込みキャップ酸化を行な
う工程が不要となり、大幅に製造工期を短縮することが
できる。

【００２８】好ましくは、開口部を形成する工程は、深
さの異なる複数の開口部を形成する工程を含む。

【００２９】この方法によれば、第１半導体結晶基板の
他方の面を研磨する際に、深い開口部内に形成された第
１絶縁膜が先に露出する。露出した後は、その領域周辺
を除くようにさらに第１半導体結晶基板の研磨が進行
し、浅い開口部に形成された第１絶縁膜が露出する。こ
れにより、深い開口部が形成された領域付近は比較的厚
く、浅い開口部が形成された領域付近は比較的薄い半導
体結晶領域を同時にそれぞれ形成することができる。

【００３０】また好ましくは、深さの異なる複数の開口
部を形成する工程は、開口幅の異なる開口部を形成する
工程を含む。

【００３１】この方法によれば、エッチングの際に開口
幅の比較的大きい開口部により多くのエッチャントが入
り、その結果、開口幅の大きい開口部がより深く形成さ
れる。

【００３２】さらに好ましくは、深さの異なる複数の開
口部を形成する工程は以下の工程を備える。第１半導体
結晶基板の一方の面に第２絶縁膜を形成する。第２の絶
縁膜の所定の一つの領域に、第１および第２開口部を形
成するための第１半導体結晶基板の表面を露出する第１
および第２補助開口部を形成する。第１および第２補助
開口部を埋めるように、第２絶縁膜上に第３絶縁膜を形
成する。第２補助開口部上に形成された第３絶縁膜の所
定の領域に、第２開口部を形成するための第１半導体結
晶基板を露出する第３補助開口部を形成する。第３絶縁
膜をマスクとして、第１半導体結晶基板をエッチングす
る。第３絶縁膜を除去する。第２絶縁膜をマスクとし
て、第１半導体結晶基板をエッチングする。第２絶縁膜
を除去する。

【００３３】この方法によれば、第１開口部に比べて、
第２開口部の方が第１半導体結晶基板の全エッチング時
間が長くなる。そのため、第２開口部の方が第１開口部
よりも深く形成される。

【００３４】

【発明の実施の形態】

（実施の形態１）本発明の実施の形態１に係る半導体装
置の製造方法について図を用いて説明する。図１を参照
して、シリコン単結晶基板２の一方の面に、圧力１００
ｍＴｏｒｒ、温度５０℃のもとで塩素ガスによるドライ
エッチングを施し、開口部４を形成する。このとき、シ
リコン単結晶基板２の厚さＬ１をたとえば６００μｍと
し、開口部４の深さＬ２を８μｍとする。

【００３５】次に、図２を参照して、開口部を４を有す
るシリコン単結晶基板２を高温炉において、大気圧、水
蒸気雰囲気、温度約１０００℃のもとで熱酸化し、シリ
コン酸化膜６を約０．１μｍ形成する。

【００３６】次に、図３を参照して、シリコン単結晶基
板を支持するためのシリコン単結晶支持基板８を高温炉
において、大気圧、水蒸気雰囲気、温度約１０００℃の
もとで熱酸化し、シリコン酸化膜１０を形成する。

【００３７】その後、図４を参照して、開口部が形成さ
れているシリコン単結晶基板２の面と、シリコン酸化膜
１０によって被覆されているシリコン単結晶支持基板８
の一方の面とを、酸素雰囲気、温度１１００℃のもとで
貼り合わせる。同図中矢印はその張り合わせ面を示す。
これにより、空洞部４ａが形成される。

【００３８】次に、図５を参照して、シリコン単結晶基
板２の面を、厚さＬ３が約２０μｍになるまで、同図中
矢印に示す方向に平面研磨する。

【００３９】その後、図６を参照して、ＣＭＰ法により
シリコン単結晶基板２の面を、矢印に示すように厚さＬ
４が約８μｍになるまでさらに研磨する。すなわち、空
洞部４ａの内壁に形成されたシリコン酸化膜６が露出す
るまで研磨する。

【００４０】以上の工程を経ることによって、空洞部４
ａと絶縁膜６とを有する分離領域によって分離された第
１ＳＯＩ領域２ａと第２ＳＯＩ領域２ｂが形成される。

【００４１】その後、第１および第２ＳＯＩ領域２ａ、
２ｂに所定の半導体素子をそれぞれ形成して半導体装置
が得られる。

【００４２】上述した半導体装置の製造方法によれば、
以下に説明するような利点がある。本実施の形態の場
合、図６に示すように、第１および第２ＳＯＩ領域２
ａ、２ｂをそれぞれ電気的に分離するために、空洞部４
ａとシリコン酸化膜６とを有する分離領域５を形成す
る。その分離領域５の形成は、従来の工程と比較する
と、溝へのポリシリコンの埋込み、キャップ酸化を行な
う必要がない分工期を短縮することが可能となる。

【００４３】そこで、従来の製造方法による工期と本実
施の形態の場合の工期とを図７に示す。図７を参照し
て、Ａは従来の場合の工期を示し、Ｂは本実施の形態の
場合の工期を示す。本実施の形態の場合、約７日を要す
るポリシリコンの埋込とキャップ酸化とを省略すること
ができるため、製造工期を大幅に短縮することができる
とともに、プロセスコストを低減することができる。

【００４４】また、図８に示しているように、図３に示
す工程で形成されるシリコン酸化膜１０の膜厚が０．１
μｍ以下の場合、そのシリコン酸化膜は、図２に示す工
程で形成されるシリコン酸化膜６で代用することができ
る。その場合、図３に示す工程を省略することができ、
さらに製造工期とプロセスコストとを低減することがで
きる次に、第１ＳＯＩ領域２ａと第２ＳＯＩ領域２ｂと
は、空洞部４ａとシリコン酸化膜６によって電気的な分
離がなされている。そのため、一方のＳＯＩ領域から他
方のＳＯＩ領域への電流リークを十分に抑制することが
できる。

【００４５】また、従来の技術の項において説明した溝
へのポリシリコン膜の埋込、ＬＯＣＯＳ法等によるキャ
ップ酸化を行なう必要がないため空洞部近傍には圧縮応
力がほとんど発生しない。そのため、第１および第２Ｓ
ＯＩ領域２ａ、２ｂには結晶欠陥の発生が抑制され、一
方のＳＯＩ領域から他方のＳＯＩ領域へのリーク電流を
抑制することができる。これらの結果、電気的特性に優
れた半導体装置を得ることができる。

【００４６】また、空洞部によるキャパシタが構成され
ているため、空洞部による耐圧をＶ ₀ 、シリコン酸化膜
による耐圧をＶとすると、第１ＳＯＩ領域と第２ＳＯＩ
領域との耐圧は２Ｖ＋Ｖ₀ となる。これにより、同じ耐
圧であれば、従来の分離領域と比較すると、その分離領
域の面積を空洞部分の耐圧分だけ減らすことができる。
その結果、分離領域の占有面積を低減することができ、
半導体装置の高密度化を図ることができる。

【００４７】さらに、第１ＳＯＩ領域および第２ＳＯＩ
領域の厚さは、図１に示す開口部４の深さＬ２によって
決定される。この深さＬ２の精度は±０．５μｍ以下で
ある。一方、従来の技術の場合、その厚さは、図１６お
よび図１７に示す平面研磨量によって決定される。この
平面研磨量の精度は±１．０μｍ以下である。そのた
め、本実施の形態の場合、ＳＯＩ領域の厚さのばらつき
が低減され、結果として、ＳＯＩ領域における電流経路
断面積の変動が抑制され、半導体装置の電気的特性を向
上することができる。

【００４８】（実施の形態２）次に、実施の形態２とし
て実施の形態１に基づいて製造された半導体装置の一例
について図を用いて説明する。図９は、高電圧大電流を
要する電動機等の制御に用いられるパワーデバイスの断
面一部を示す図である。図９を参照して、第２ＳＯＩ領
域２ｂには、電動機等を制御するための半導体素子の一
部としてＬＩＧＢＴ２４が形成されており、第１ＳＯＩ
領域２ａには、そのＬＩＧＢＴ２４を制御するための半
導体素子の一部として、ｐ−ｃｈＭＯＳトランジスタ２
６とｎ−ｃｈＭＯＳトランジスタ２８とを有するＣＭＯ
Ｓトランジスタ３０が形成されている。

【００４９】第１ＳＯＩ領域２ａと第２ＳＯＩ領域２ｂ
との間には空洞部４ａおよびシリコン酸化膜６が形成さ
れている。これにより、第２ＳＯＩ領域２ｂを流れる高
電圧大電流が、リーク電流として第１ＳＯＩ領域２ａに
流れた場合に起こるＣＭＯＳトランジスタ３０のラッチ
アップ等の誤動作を抑制することができる。その結果、
電気的特性に優れた半導体装置を得ることができる。

【００５０】なお、この効果の他に、実施の形態１で説
明した効果を有することは言うまでもない。

【００５１】ところで、各ＳＯＩ領域の厚さに関して、
本パワーデバイスの場合、形成される半導体素子の動作
特性に適した厚さが求められる。図９を参照して、たと
えば第１ＳＯＩ領域２ａに形成されたｎ−ｃｈＭＯＳト
ランジスタ２８は、ｐウェル３２とｎ^- 型の第１ＳＯＩ
領域２ａとの境界近傍に形成される空乏層によって他の
素子と電気的に分離されている。その空乏層は、第１Ｓ
ＯＩ領域の厚さが比較的薄いとシリコン酸化膜１０にま
で達することがある。その場合、空乏層はｐウェル３２
とｎ^- 型の第１ＳＯＩ領域２ａとの境界近傍からドレイ
ンＤへ向かって広がる。そのため、ｎ−ｃｈＭＯＳトラ
ンジスタ２８のソースＳ、ゲートＧ、ドレインＤ近傍の
電界が変動し、半導体装置の電気的特性が悪化すること
がある。

【００５２】これを防ぐには、空乏層がシリコン酸化膜
１０に到達しないように、第１ＳＯＩ領域の厚さを比較
的厚くすることが望ましい。

【００５３】一方、第２ＳＯＩ領域２ｂに形成されたＬ
ＩＧＢＴ２４においては、ゲートＧにしきい値電圧が印
加されていないとき、つまりゲートＧがオフのときに
は、ｐウェル３４とｎ^- 型の第２ＳＯＩ領域２ｂとの境
界近傍に空乏層が形成される。このとき、空乏層内の電
界強度分布を緩和するために、空乏層はｐウェル３４か
らｐ⁺ ３６へ向かう方向、すなわち横方向の広がりを持
つことが要求される。そのため、第２ＳＯＩ領域２ｂの
厚さを比較的薄くすることが望ましい。

【００５４】（実施の形態３）実施の形態２にて説明し
たように、ＣＭＯＳトランジスタやＬＩＧＢＴを有する
パワーデバイスなどを形成する場合、その動作特性に合
わせたＳＯＩ領域の厚さを形成することが好ましい。そ
こで、同一ウェハ内で厚さの異なるＳＯＩ領域を有する
半導体装置の製造方法の一例について図を用いて説明す
る。

【００５５】図１０を参照して、シリコン単結晶基板２
に開口幅Ｌ６を２μｍとする開口部４ｂと開口幅Ｌ８を
１μｍとする開口部４ｃとを形成するために、たとえ
ば、シリコン酸化膜（図示せず）をマスクとして異方性
エッチングを施す。このとき、開口部４ｂの方が開口部
４ｃより開口幅が広いため、エッチャントが開口部へ入
りやすくなり、そのため、エッチングレートが速くな
る。１６００秒間のエッチングの後、開口部４ｃの深さ
Ｌ９は１４μｍ、開口部４ｂの深さＬ９は１６μｍとな
る。

【００５６】その後、図２〜図５に示す工程を施し、図
６に示す工程を施す。この工程では、ＣＭＰ法による研
磨によって、たとえば、図１０に示す深い開口部４ｂに
形成されるシリコン酸化膜が先に露出する。シリコン酸
化膜が露出した領域周辺は、ＣＭＰ法の特性上、それ以
上研磨が進行しない。シリコン酸化膜がまだ露出しない
浅い開口部４ａが形成された領域周辺のシリコン単結晶
基板の研磨がさらに進行する。その後、浅い開口部に形
成されたシリコン酸化膜も露出する。

【００５７】この研磨工程により、深い開口部が形成さ
れた領域付近は比較的厚く、浅い開口部が形成された領
域付近は比較的薄いＳＯＩ領域が形成される。

【００５８】以上のようにして、図１１に示す構造を得
る。このような構造を、同一半導体基板上にてＣＭＰ法
による研磨で形成するためには、第４ＳＯＩ領域２ｄの
距離Ｌ５を１０ｍｍ以上とることが望ましい。これは、
もし、距離Ｌ５が比較的短いと、ＣＭＰ法による研磨に
おいて、基板を研磨するパッドがＳＯＩ領域の厚さの違
いによる段差を吸収しきれず、深い開口部内のシリコン
酸化膜を研磨してしまったり、浅い開口部内のシリコン
酸化膜が露出するまで十分に研磨することができなくな
るからである。

【００５９】その後、第３ＳＯＩ領域２ｃにＣＭＯＳト
ランジスタを含む半導体素子を、第５ＳＯＩ領域２ｅに
ＬＩＧＢＴを含む半導体素子をそれぞれ形成する。

【００６０】以上のようにして形成された半導体装置
は、前述したように電気的特性に優れていることは言う
までもない。

【００６１】（実施の形態４）次に、同一ウェハ内で異
なる厚さのＳＯＩ領域を有する半導体装置の製造方法の
他の例について図を用いて説明する。

【００６２】図１２を参照して、シリコン単結晶基板２
上にＣＶＤ法等によりシリコン酸化膜１２を１μｍ形成
し、補助開口部４ｄ、４ｅの位置に対応するシリコン酸
化膜を異方性エッチングにより除去する。次に、ＣＶＤ
法等によりシリコン窒化膜１４を０．５μｍ形成し、補
助開口部４ｆの位置に対応するシリコン窒化膜１４を異
方性エッチングにより除去する。その後、シリコン窒化
膜１４をマスクとして、異方性エッチングを施し、シリ
コン単結晶基板を露出する開口部４ｇを形成する。

【００６３】次に、図１３を参照して、シリコン窒化膜
を除去した後、シリコン酸化膜１２をマスクとしてシリ
コン単結晶基板２を異方性エッチングし、深さ１３μｍ
を有する開口部４ｇと深さ８μｍを有する開口部４ｈを
それぞれ形成する。

【００６４】以上の方法によれば、一部の開口部を形成
した後その開口部も含めてエッチングを施し、他の開口
部も形成するため、種々の深さの開口部を形成すること
が可能となる。そのため、厚さのより異なるＳＯＩ領域
が要求される半導体装置の製造において有効である。

【００６５】上述した実施の形態においては、ＳＯＩ領
域上に形成される半導体素子としてＣＭＯＳおよびＬＩ
ＧＢＴを含む半導体素子の場合について説明したが、こ
れらに限られないのは言うまでもない。

【００６６】なお、今回開示された実施の形態は単なる
一例にすぎず、特許請求の範囲に記載された発明の均等
の範囲内において、種々の実施の形態が取り得ることが
意図される。

【００６７】

【発明の効果】本発明の第１の局面における半導体装置
によれば、隣合う２つの半導体結晶領域の間には空洞部
を有する分離領域が形成されている。そのため、空洞部
のキャパシタ分だけさらに耐圧が向上する。その結果、
隣合う２つの半導体結晶領域間のリーク電流が抑制さ
れ、半導体装置の電気的特性が向上する。

【００６８】また、同じ分離耐圧に対して分離領域の占
有面積が少なくてすむ。その結果、半導体装置の高密度
化を図ることができる。

【００６９】好ましくは、半導体領域の所定の厚さは、
１つの半導体結晶領域を介在させて隣合う２つの半導体
結晶領域においてそれぞれ異なる。

【００７０】その場合、半導体装置は、２つの半導体結
晶領域にそれぞれ形成される半導体素子の空乏層の広が
りに対応した半導体結晶領域の厚さを有する。これによ
り、半導体装置の電気的特性を向上することができる。

【００７１】また、同一半導体基板において、１回の研
磨工程により厚さの異なる２つの半導体結晶領域を形成
することができる。

【００７２】本発明の第２の局面における半導体装置の
製造方法によれば、第１半導体結晶基板の一方の面の開
口部内の表面に形成された第１絶縁膜を第１半導体結晶
基板の他方の面から露出するようにその他方の面を研磨
する。そのため、第１絶縁膜近傍の第１半導体結晶基板
には圧縮応力が作用せず結晶欠陥の発生が抑制される。
その結果、半導体装置の電気的特性が向上する。

【００７３】しかも、開口部の深さの精度は研磨量の精
度よりも高いため、半導体結晶領域の厚さのばらつきを
抑制することができる。

【００７４】また、第１絶縁膜の表面と半導体単結晶領
域の表面とでほとんど段差が生じないため、この後半導
体素子を形成する際に、所望のパターンを容易に形成す
ることができる。これらにより、半導体装置の電気的特
性を向上することができる。

【００７５】また、開口部にポリシリコンを埋込みキャ
ップ酸化を行なう工程が不要となり、大幅に製造工期を
短縮することができる。

【００７６】好ましくは、開口部を形成する工程は、深
さの異なる複数の開口部を形成する工程を含む。

【００７７】この方法によれば、深い開口部が形成され
た領域付近は比較的厚く、浅い開口部が形成された領域
付近は比較的薄い半導体結晶領域を形成することができ
る。

【００７８】また好ましくは、深さの異なる複数の開口
部を形成する工程は、開口幅の異なる開口部を形成する
工程を含む。

【００７９】この方法によれば、開口幅の大きい開口部
がより深く形成される。さらに好ましくは、深さの異な
る複数の開口部を形成する工程は以下の工程を備える。
第１半導体結晶基板の一方の面に第２絶縁膜を形成す
る。第２の絶縁膜の所定の一つの領域に、第１および第
２開口部を形成するための第１半導体結晶基板の表面を
露出する第１および第２補助開口部を形成する。第１お
よび第２補助開口部を埋めるように、第２絶縁膜上に第
３絶縁膜を形成する。第２補助開口部上に形成された第
３絶縁膜の所定の領域に、第２開口部を形成するための
第１半導体結晶基板を露出する第３補助開口部を形成す
る。第３絶縁膜をマスクとして、第１半導体結晶基板を
エッチングする。第３絶縁膜を除去する。第２絶縁膜を
マスクとして、第１半導体結晶基板をエッチングする。
第２絶縁膜を除去する。

【００８０】この方法によれば、第２開口部の方が第１
開口部よりも深く形成される。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体装置の
製造方法の１工程を示す断面図である。

【図２】 同実施の形態において、図１に示す工程の後
に行なわれる工程を示す断面図である。

【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。

【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。

【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。

【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。

【図７】 本発明の実施の形態１における半導体装置の
製造方法による製造工期と従来の製造方法による製造工
期とを比較するためのグラフである。

【図８】 本発明の実施の形態１における半導体装置の
他の製造方法の１工程を示す断面図である。

【図９】 本発明の実施の形態２における半導体装置の
一例を示す断面図である。

【図１０】 本発明の実施の形態３における半導体装置
の製造方法の１工程を示す断面図である。

【図１１】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。

【図１２】 本発明の実施の形態４における半導体装置
の製造方法の１工程を示す断面図である。

【図１３】 同実施の形態において、図１２に示す工程
の後に行なわれる工程を示す断面図である。

【図１４】 従来の半導体装置の製造方法の１工程を示
す断面図である。

【図１５】 図１４に示す工程の後に行なわれる工程を
示す断面図である。

【図１６】 図１５に示す工程の後に行なわれる工程を
示す断面図である。

【図１７】 図１６に示す工程の後に行なわれる工程を
示す断面図である。

【図１８】 図１７に示す工程の後に行なわれる工程を
示す断面図である。

【図１９】 図１８に示す工程の後に行なわれる工程を
示す断面図である。

【図２０】 図１９に示す工程の後に行なわれる工程を
示す断面図である。

【図２１】 図２０に示す工程の後に行なわれる工程を
示す断面図である。

【図２２】 従来の半導体装置の一例を示す断面図であ
る。

【符号の説明】 ２ シリコン単結晶基板、２ａ 第１ＳＯＩ領域、２ｂ
第２ＳＯＩ領域、４開口部、４ａ 空洞部、５ 分離
領域、８ シリコン単結晶支持基板。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面上にそれぞれ間隔を
   隔てて設けられ、底面および側面が絶縁膜によって被覆
   されるとともに、所定の厚さを有する島状の複数の半導
   体結晶領域と、 隣り合う２つの半導体結晶領域の間に、前記隣り合う２
   つの半導体結晶領域の間を塞ぐ絶縁膜により形成された
   空洞部を有する分離領域と、 前記複数の半導体結晶領域のそれぞれに形成された半導
   体素子とを備えた、半導体装置。
2. 【請求項２】 前記所定の厚さは、前記複数の半導体結
   晶領域のうち、１つの半導体結晶領域を介在させて隣り
   合う２つの半導体結晶領域においてそれぞれ異なる、請
   求項１に記載の半導体装置。
3. 【請求項３】 第１半導体結晶基板の一方の面に開口部
   を形成する工程と、 前記開口部内の表面を含む前記第１半導体結晶基板の前
   記一方の面および他方の面に第１絶縁膜を形成する工程
   と、 前記第１絶縁膜が形成された前記第１半導体結晶基板の
   前記一方の面と、第２半導体結晶基板の一方の面とを張
   り合わせ、空洞部を形成する工程と、 前記開口部内の表面に形成された前記第１絶縁膜を前記
   第１半導体結晶基板の他方の面から露出するように前記
   第１半導体結晶基板の他方の面を研磨し、前記空洞部と
   前記第１絶縁膜とによって電気的に分離された所定の厚
   さを有する複数の半導体結晶領域を形成する工程と、 前記複数の半導体結晶領域のそれぞれに半導体素子を形
   成する工程とを備えた、半導体装置の製造方法。
4. 【請求項４】 前記開口部を形成する工程は、深さの異
   なる複数の開口部を形成する工程を含む、請求項３に記
   載の半導体装置の製造方法。
5. 【請求項５】 前記深さの異なる複数の開口部を形成す
   る工程は、開口幅の異なる開口部を形成する工程を含
   む、請求項４に記載の半導体装置の製造方法。
6. 【請求項６】 前記深さの異なる複数の開口部を形成す
   る工程は、 前記第１半導体結晶基板の一方の面に第２絶縁膜を形成
   する工程と、 前記第２絶縁膜の所定の一つの領域に、第１および第２
   開口部を形成するための前記第１半導体結晶基板の表面
   を露出する第１および第２補助開口部を形成する工程
   と、 前記第１および第２補助開口部を埋めるように、前記第
   ２絶縁膜上に第３絶縁膜を形成する工程と、 前記第２補助開口部上に形成された前記第３絶縁膜の所
   定の領域に、第２開口部を形成するための前記第１半導
   体結晶基板を露出する第３補助開口部を形成する工程
   と、 前記第３絶縁膜をマスクとして、前記第１半導体結晶基
   板をエッチングする工程と、 前記第３絶縁膜を除去する工程と、 前記第２絶縁膜をマスクとして、前記第１半導体結晶基
   板をエッチングする工程と、 前記第２絶縁膜を除去する工程とを含む、請求項４に記
   載の半導体装置の製造方法。