JPH04225259A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04225259A JPH04225259A JP40765690A JP40765690A JPH04225259A JP H04225259 A JPH04225259 A JP H04225259A JP 40765690 A JP40765690 A JP 40765690A JP 40765690 A JP40765690 A JP 40765690A JP H04225259 A JPH04225259 A JP H04225259A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り,特にSOI基板の素子分離層の形成方法に関する
。
係り,特にSOI基板の素子分離層の形成方法に関する
。
【0002】近年,高速,高密度の半導体装置の基板と
して,α線に強い構造で,かつ寄生容量を減らせるSO
I基板が注目されている。従来,SOI基板は接着法を
用いて形成され,表面に酸化膜の形成された支持基板と
素子基板を張り合わせ,素子基板を研磨して数μmの厚
さにしている。そこに素子分離層を形成するが,素子領
域に欠陥の発生がないようにする必要がある。
して,α線に強い構造で,かつ寄生容量を減らせるSO
I基板が注目されている。従来,SOI基板は接着法を
用いて形成され,表面に酸化膜の形成された支持基板と
素子基板を張り合わせ,素子基板を研磨して数μmの厚
さにしている。そこに素子分離層を形成するが,素子領
域に欠陥の発生がないようにする必要がある。
【0003】
【従来の技術】図4(a) 〜(c) は素子分離層を
形成する従来例を示す工程順断面図であり,以下これら
の図を参照しながら従来例について説明する。
形成する従来例を示す工程順断面図であり,以下これら
の図を参照しながら従来例について説明する。
【0004】図4(a) 参照支持基板1,分離絶縁膜
2,素子基板3AからなるSOI基板の,素子基板3A
に埋没拡散層3B, エピタキシャル成長層3Cを形成
する。素子基板3A,埋没拡散層3B,エピタキシャル
成長層3Cは素子基体3を形成する。
2,素子基板3AからなるSOI基板の,素子基板3A
に埋没拡散層3B, エピタキシャル成長層3Cを形成
する。素子基板3A,埋没拡散層3B,エピタキシャル
成長層3Cは素子基体3を形成する。
【0005】エピタキシャル成長層3C表面を熱酸化し
て熱酸化膜4を形成し,その上に,CVD−SiN膜5
を堆積する。マスクを用いて(図示せず)分離絶縁膜2
が露出するまでエッチングし,素子分離溝6を形成する
。
て熱酸化膜4を形成し,その上に,CVD−SiN膜5
を堆積する。マスクを用いて(図示せず)分離絶縁膜2
が露出するまでエッチングし,素子分離溝6を形成する
。
【0006】図4(b) 参照素子分離溝6内の素子基
体3表面を熱酸化し,熱酸化膜7を形成する。CVD法
により全面にCVD−SiN膜9を堆積し,さらに,ポ
リシリコンを堆積して素子分離溝6を埋め込み,ポリシ
リコン埋込み層10を形成する。
体3表面を熱酸化し,熱酸化膜7を形成する。CVD法
により全面にCVD−SiN膜9を堆積し,さらに,ポ
リシリコンを堆積して素子分離溝6を埋め込み,ポリシ
リコン埋込み層10を形成する。
【0007】図4(c) 参照ポリシリコン埋込み層1
0を研磨して除去し,素子分離溝6内のみに残した後,
表面を熱酸化して熱酸化膜11を形成する。
0を研磨して除去し,素子分離溝6内のみに残した後,
表面を熱酸化して熱酸化膜11を形成する。
【0008】かくして素子分離層が完成するが,この従
来法には素子領域に応力が残留し,それが欠陥を発生し
,半導体装置の歩留りを低下させるといった欠点がある
。応力の発生は熱酸化膜7,11形成の際の体積膨張に
よるものであり,熱酸化膜11の影響はCVD−SiN
膜9の存在により緩和されているが,熱酸化膜7の影響
は直接素子領域に及び,特に分離絶縁膜2との境界近傍
で多くの欠陥発生がみられる。
来法には素子領域に応力が残留し,それが欠陥を発生し
,半導体装置の歩留りを低下させるといった欠点がある
。応力の発生は熱酸化膜7,11形成の際の体積膨張に
よるものであり,熱酸化膜11の影響はCVD−SiN
膜9の存在により緩和されているが,熱酸化膜7の影響
は直接素子領域に及び,特に分離絶縁膜2との境界近傍
で多くの欠陥発生がみられる。
【0009】熱酸化膜7を薄く形成することにより応力
発生を抑制することはできるが,絶縁耐圧の観点からは
3000Å程度の厚さは必要とする。
発生を抑制することはできるが,絶縁耐圧の観点からは
3000Å程度の厚さは必要とする。
【0010】
【発明が解決しようとする課題】従って,従来法には応
力発生の抑制と絶縁耐圧の確保を両立させることが難し
いといった問題がある。
力発生の抑制と絶縁耐圧の確保を両立させることが難し
いといった問題がある。
【0011】本発明は上記の問題に鑑み,熱酸化膜の形
成は最小限に押さえ,しかも絶縁耐圧も確保し,さらに
素子分離溝の埋込みもカバレッジよく完全に行なえる素
子分離層の形成方法を提供することを目的とする。
成は最小限に押さえ,しかも絶縁耐圧も確保し,さらに
素子分離溝の埋込みもカバレッジよく完全に行なえる素
子分離層の形成方法を提供することを目的とする。
【0012】
【課題を解決するための手段】図1(a) 〜(d)
は第1の実施例を示す工程順断面図,図2(a) 〜(
c) は第2の実施例を示す工程順断面図,図3(a)
〜(d) は第3の実施例を示す工程順断面図である
。
は第1の実施例を示す工程順断面図,図2(a) 〜(
c) は第2の実施例を示す工程順断面図,図3(a)
〜(d) は第3の実施例を示す工程順断面図である
。
【0013】上記課題は,支持基板1,分離絶縁膜2,
素子基体3からなるSOI基板に,該素子基体3を側面
,該分離絶縁膜2を底面とする素子分離溝6を形成する
工程と, 全面に第1の絶縁物を堆積して,該素子分離
溝6の内壁を覆う第1の絶縁膜8を形成し,つづいて全
面に第2の絶縁物を堆積して該素子分離溝6の内壁を覆
う第2の絶縁膜9を形成する工程と,全面にポリシリコ
ンを堆積して該素子分離溝6を埋込むポリシリコン埋込
み層10を形成する工程と,該ポリシリコン埋込み層1
0を加工して該素子分離溝6内にのみ残した後,その上
部を熱酸化して熱酸化膜11を形成する工程とを有する
半導体装置の製造方法によって解決される。
素子基体3からなるSOI基板に,該素子基体3を側面
,該分離絶縁膜2を底面とする素子分離溝6を形成する
工程と, 全面に第1の絶縁物を堆積して,該素子分離
溝6の内壁を覆う第1の絶縁膜8を形成し,つづいて全
面に第2の絶縁物を堆積して該素子分離溝6の内壁を覆
う第2の絶縁膜9を形成する工程と,全面にポリシリコ
ンを堆積して該素子分離溝6を埋込むポリシリコン埋込
み層10を形成する工程と,該ポリシリコン埋込み層1
0を加工して該素子分離溝6内にのみ残した後,その上
部を熱酸化して熱酸化膜11を形成する工程とを有する
半導体装置の製造方法によって解決される。
【0014】また,支持基板1,分離絶縁膜2,素子基
体3からなるSOI基板に該素子基体3を側面,該分離
絶縁膜2を底面とする素子分離溝6を形成する工程と,
全面に第1の絶縁物を堆積して該素子分離溝6の内壁
を覆う絶縁膜12を形成する工程と,全面に第2の絶縁
物を堆積して,該素子分離溝6を埋込む絶縁物埋込み層
13を形成する工程とを有する半導体装置の製造方法に
よって解決される。
体3からなるSOI基板に該素子基体3を側面,該分離
絶縁膜2を底面とする素子分離溝6を形成する工程と,
全面に第1の絶縁物を堆積して該素子分離溝6の内壁
を覆う絶縁膜12を形成する工程と,全面に第2の絶縁
物を堆積して,該素子分離溝6を埋込む絶縁物埋込み層
13を形成する工程とを有する半導体装置の製造方法に
よって解決される。
【0015】また,支持基板1,分離絶縁膜2,素子基
体3からなるSOI基板に,該素子基体3を側面,該分
離絶縁膜2を底面とする素子分離溝6を形成する工程と
, 全面に第1の絶縁物を堆積して,該素子分離溝6の
内壁を覆う第1の絶縁膜8を形成し,つづいて全面にポ
リシリコンを堆積して該素子分離溝6を埋込むポリシリ
コン埋込み層10を形成する工程と,該ポリシリコン埋
込み層10を加工して該素子分離溝6内にのみ残した後
,その上部に第2の絶縁物を堆積して第2の絶縁膜14
を形成する工程とを有する半導体装置の製造方法によっ
て解決される。
体3からなるSOI基板に,該素子基体3を側面,該分
離絶縁膜2を底面とする素子分離溝6を形成する工程と
, 全面に第1の絶縁物を堆積して,該素子分離溝6の
内壁を覆う第1の絶縁膜8を形成し,つづいて全面にポ
リシリコンを堆積して該素子分離溝6を埋込むポリシリ
コン埋込み層10を形成する工程と,該ポリシリコン埋
込み層10を加工して該素子分離溝6内にのみ残した後
,その上部に第2の絶縁物を堆積して第2の絶縁膜14
を形成する工程とを有する半導体装置の製造方法によっ
て解決される。
【0016】また,絶縁物埋込み層13がBPSG或い
はECR法によるSiO2 である半導体装置の製造方
法によって解決される。
はECR法によるSiO2 である半導体装置の製造方
法によって解決される。
【0017】
【作用】本発明においては素子分離溝6内の素子基体3
の表面を熱酸化することは必ずしも必要ではない。必要
な場合でも最小限に押さえることができる。それは熱酸
化膜に代わる絶縁膜8,12が存在することにより絶縁
耐圧が十分とれるからである。絶縁膜8,12は堆積法
で形成するので素子領域に応力を発生しない。
の表面を熱酸化することは必ずしも必要ではない。必要
な場合でも最小限に押さえることができる。それは熱酸
化膜に代わる絶縁膜8,12が存在することにより絶縁
耐圧が十分とれるからである。絶縁膜8,12は堆積法
で形成するので素子領域に応力を発生しない。
【0018】また,埋込み層を絶縁物埋込み層13とす
る時は,ポリシリコンを熱酸化して熱酸化膜を形成する
工程はないから,応力発生の問題はない。また,埋込み
層をポリシリコン埋込み層10とする時でも, その表
面を熱酸化する代わりに絶縁物を堆積するようにすれば
,応力発生の問題は防げる。
る時は,ポリシリコンを熱酸化して熱酸化膜を形成する
工程はないから,応力発生の問題はない。また,埋込み
層をポリシリコン埋込み層10とする時でも, その表
面を熱酸化する代わりに絶縁物を堆積するようにすれば
,応力発生の問題は防げる。
【0019】また,絶縁物埋込み層13がBPSG或い
はECR法によるSiO2 である時は,素子分離溝6
をカバレッジよく埋め込むことができる。
はECR法によるSiO2 である時は,素子分離溝6
をカバレッジよく埋め込むことができる。
【0020】
【実施例】図1(a) 〜(d) は第1の実施例を示
す工程順断面図で,以下,これらの図を参照しながら第
1の実施例について説明する。
す工程順断面図で,以下,これらの図を参照しながら第
1の実施例について説明する。
【0021】図1(a) 参照シリコン基板の支持基板
1にシリコン酸化膜の素子分離膜2を介して形成された
厚さ約3μmのシリコン層を素子基板3AとするSOI
基板に,As+ をイオン注入して埋没拡散層3Bを形
成した後,1〜1.5 μmのエピタキシャル層3Cを
成長する。素子基板3A, 埋没拡散層3B, エピタ
キシャル層3Cは素子基体3を形成する。次に,エピタ
キシャル層3Cを300 Å程度熱酸化して熱酸化膜4
を形成した後,CVD法によりSiN膜を約2000Å
堆積し, CVD−SiN膜5を形成する。
1にシリコン酸化膜の素子分離膜2を介して形成された
厚さ約3μmのシリコン層を素子基板3AとするSOI
基板に,As+ をイオン注入して埋没拡散層3Bを形
成した後,1〜1.5 μmのエピタキシャル層3Cを
成長する。素子基板3A, 埋没拡散層3B, エピタ
キシャル層3Cは素子基体3を形成する。次に,エピタ
キシャル層3Cを300 Å程度熱酸化して熱酸化膜4
を形成した後,CVD法によりSiN膜を約2000Å
堆積し, CVD−SiN膜5を形成する。
【0022】図1(b) 参照マスクを用いて(図示せ
ず)RIE法によりCVD−SiN膜5,熱酸化膜4,
素子基体3をエッチングして,素子分離膜2を露出する
幅が約1.5 μmの素子分離溝6を形成する。その後
,素子分離溝6内の素子基体3表面を熱酸化し,厚さ約
500 Åの熱酸化膜7を形成する。
ず)RIE法によりCVD−SiN膜5,熱酸化膜4,
素子基体3をエッチングして,素子分離膜2を露出する
幅が約1.5 μmの素子分離溝6を形成する。その後
,素子分離溝6内の素子基体3表面を熱酸化し,厚さ約
500 Åの熱酸化膜7を形成する。
【0023】図1(c) 参照CVD法により全面に厚
さ約3000ÅのCVD−SiO2 膜8及び厚さ約3
00 ÅのCVD−SiN膜9を堆積し,さらに,ポリ
シリコンを2μm以上の厚さに堆積し,素子分離溝6を
埋め込むポリシリコン埋込み層10を形成する。
さ約3000ÅのCVD−SiO2 膜8及び厚さ約3
00 ÅのCVD−SiN膜9を堆積し,さらに,ポリ
シリコンを2μm以上の厚さに堆積し,素子分離溝6を
埋め込むポリシリコン埋込み層10を形成する。
【0024】図1(d) 参照研磨によりポリシリコン
埋込み層10,CVD−SiN膜9,CVD−SiO2
膜8を除去して素子分離溝6内にのみポリシリコン埋
込み層10を残した後,その表面を熱酸化して厚さ約6
000Åの熱酸化膜11を形成する。
埋込み層10,CVD−SiN膜9,CVD−SiO2
膜8を除去して素子分離溝6内にのみポリシリコン埋
込み層10を残した後,その表面を熱酸化して厚さ約6
000Åの熱酸化膜11を形成する。
【0025】このようにして熱酸化膜7の厚さの小さい
素子分離層が形成された。なお,研磨に代えてRIE法
によるエッチバックを行ってもよい。本実施例による素
子分離層の形成された5インチSOI基板に,バイポー
ラECL・RAMを形成し,従来法による素子分離層の
形成された同様のSOI基板に同じバイポーラECL・
RAMを形成した場合とウエハー上での一次試験を行い
,歩留りを比較した。その歩留り比較を下表に示す。
実施例
従来例 素子分離膜の厚さ
0.5 μm 1μm 0
.5 μm 1μm 1kbit E
CL RAM 90〜95% 90
〜95% 60〜80% 20〜40
% 16 kbit ECL RAM
40〜45% 40〜45%
20〜30% 10〜20% この表から
,本発明を適用する実施例は従来例に比較して歩留りが
大幅に向上することが確認された。
素子分離層が形成された。なお,研磨に代えてRIE法
によるエッチバックを行ってもよい。本実施例による素
子分離層の形成された5インチSOI基板に,バイポー
ラECL・RAMを形成し,従来法による素子分離層の
形成された同様のSOI基板に同じバイポーラECL・
RAMを形成した場合とウエハー上での一次試験を行い
,歩留りを比較した。その歩留り比較を下表に示す。
実施例
従来例 素子分離膜の厚さ
0.5 μm 1μm 0
.5 μm 1μm 1kbit E
CL RAM 90〜95% 90
〜95% 60〜80% 20〜40
% 16 kbit ECL RAM
40〜45% 40〜45%
20〜30% 10〜20% この表から
,本発明を適用する実施例は従来例に比較して歩留りが
大幅に向上することが確認された。
【0026】図2(a) 〜(c) は第2の実施例を
示す工程順断面図で,以下,これらの図を参照しながら
第2の実施例について説明する。図2(a) 参照この
図は図1(b) と同じで, ここまでの工程は第1の
実施例と同じである。
示す工程順断面図で,以下,これらの図を参照しながら
第2の実施例について説明する。図2(a) 参照この
図は図1(b) と同じで, ここまでの工程は第1の
実施例と同じである。
【0027】図2(b) 参照CVD法により全面に厚
さ約300 ÅのCVD−SiN膜12を堆積し,さら
に,BPSGを2μm以上の厚さに堆積し,その後,8
50 〜900 ℃のウエット酸素中で熱処理して素子
分離溝6を完全に埋め込むBPSG埋込み層13を形成
した。
さ約300 ÅのCVD−SiN膜12を堆積し,さら
に,BPSGを2μm以上の厚さに堆積し,その後,8
50 〜900 ℃のウエット酸素中で熱処理して素子
分離溝6を完全に埋め込むBPSG埋込み層13を形成
した。
【0028】図2(c) 参照研磨によりBPSG埋込
み層13を除去して素子分離溝6内にのみBPSG埋込
み層13を残した。
み層13を除去して素子分離溝6内にのみBPSG埋込
み層13を残した。
【0029】なお,CVD法によりBPSG膜の堆積に
代えて,ECR法によりSiO2 膜を堆積させてもよ
い。この場合は,堆積後熱処理しなくても素子分離溝6
をカバレッジよく埋め込むことができる。
代えて,ECR法によりSiO2 膜を堆積させてもよ
い。この場合は,堆積後熱処理しなくても素子分離溝6
をカバレッジよく埋め込むことができる。
【0030】図3(a) 〜(d) は第3の実施例を
示す工程順断面図で,以下,これらの図を参照しながら
第3の実施例について説明する。図3(a) 参照シリ
コン基板の支持基板1にシリコン酸化膜の素子分離膜2
を介して形成された厚さ約3μmのシリコン層を素子基
板3AとするSOI基板にAs+ をイオン注入して埋
没拡散層3Bを形成した後,1〜1.5 μmのエピタ
キシャル層3Cを成長する。素子基板3A, 埋没拡散
層3B, エピタキシャル層3Cは素子基体3を形成す
る。
示す工程順断面図で,以下,これらの図を参照しながら
第3の実施例について説明する。図3(a) 参照シリ
コン基板の支持基板1にシリコン酸化膜の素子分離膜2
を介して形成された厚さ約3μmのシリコン層を素子基
板3AとするSOI基板にAs+ をイオン注入して埋
没拡散層3Bを形成した後,1〜1.5 μmのエピタ
キシャル層3Cを成長する。素子基板3A, 埋没拡散
層3B, エピタキシャル層3Cは素子基体3を形成す
る。
【0031】次に,エピタキシャル層3Cの表面を30
0 Å程度熱酸化して熱酸化膜4を形成した後,CVD
法によりSiN膜を約2000Å堆積し, CVD−S
iN膜5を形成する。
0 Å程度熱酸化して熱酸化膜4を形成した後,CVD
法によりSiN膜を約2000Å堆積し, CVD−S
iN膜5を形成する。
【0032】マスクを用いて(図示せず)RIE法によ
りCVD−SiN膜5,熱酸化膜4,素子基体3をエッ
チングして,素子分離膜2を露出する幅が約1.5 μ
mの素子分離溝6を形成する。
りCVD−SiN膜5,熱酸化膜4,素子基体3をエッ
チングして,素子分離膜2を露出する幅が約1.5 μ
mの素子分離溝6を形成する。
【0033】図3(b) 参照CVD法により全面に厚
さ約3000ÅのCVD−SiO2 膜8を堆積した。 この時,素子基体3のSiとCVD−SiO2 膜8の
界面を安定化させるため,堆積前に硝酸により煮沸し,
表面に50Å程度の酸化膜を形成した。つづいてポリシ
リコンを2μm以上の厚さに堆積し,素子分離溝6を埋
め込むポリシリコン埋込み層10を形成した。
さ約3000ÅのCVD−SiO2 膜8を堆積した。 この時,素子基体3のSiとCVD−SiO2 膜8の
界面を安定化させるため,堆積前に硝酸により煮沸し,
表面に50Å程度の酸化膜を形成した。つづいてポリシ
リコンを2μm以上の厚さに堆積し,素子分離溝6を埋
め込むポリシリコン埋込み層10を形成した。
【0034】図3(c) 参照研磨によりポリシリコン
埋込み層10,CVD−SiO2 膜8を除去して素子
分離溝6内にのみポリシリコン埋込み層10を残し,さ
らにポリシリコン埋込み層10の上部をエッチングして
,約6000Åの深さまで除去した。
埋込み層10,CVD−SiO2 膜8を除去して素子
分離溝6内にのみポリシリコン埋込み層10を残し,さ
らにポリシリコン埋込み層10の上部をエッチングして
,約6000Åの深さまで除去した。
【0035】図3(d) 参照CVD法により全面に厚
さ約6000ÅのCVD−SiO2 膜14を堆積し,
エッチングにより素子分離溝6内にのみCVD−Si
O2 膜14を残した。
さ約6000ÅのCVD−SiO2 膜14を堆積し,
エッチングにより素子分離溝6内にのみCVD−Si
O2 膜14を残した。
【0036】
【発明の効果】以上説明したように,本発明によれば,
素子分離溝6の内壁に形成する熱酸化膜は不要かもしく
は最小限の厚さに押さえることができ,素子領域におけ
る応力の発生が抑制される。その結果,欠陥の発生が押
さえられ,SOI基板に形成される半導体装置の歩留り
が向上する。
素子分離溝6の内壁に形成する熱酸化膜は不要かもしく
は最小限の厚さに押さえることができ,素子領域におけ
る応力の発生が抑制される。その結果,欠陥の発生が押
さえられ,SOI基板に形成される半導体装置の歩留り
が向上する。
【0037】本発明は半導体装置の高密度化,微細化に
寄与するものである。
寄与するものである。
【図1】第1の実施例を示す工程順断面図である。
【図2】第2の実施例を示す工程順断面図である。
【図3】第3の実施例を示す工程順断面図である。
【図4】従来例を示す工程順断面図である。
1は支持基板
2は分離絶縁膜
3は素子基体
3Aは素子基体であって素子基板
3Bは素子基体であって埋没拡散層
3Cは素子基体であってエピタキシャル層4は熱酸化膜
5はCVD−SiN膜
6は素子分離溝
7は熱酸化膜
8は第1の絶縁膜であってCVD−SiO2 膜9は第
2の絶縁膜であってCVD−SiN膜10は埋込み層で
あってポリシリコン埋込み層11は熱酸化膜
2の絶縁膜であってCVD−SiN膜10は埋込み層で
あってポリシリコン埋込み層11は熱酸化膜
Claims (4)
- 【請求項1】 支持基板(1) ,分離絶縁膜(2)
,素子基体(3) からなるSOI基板に,該素子基
体(3) を側面,該分離絶縁膜(2) を底面とする
素子分離溝(6) を形成する工程と, 全面に第1の
絶縁物を堆積して,該素子分離溝(6) の内壁を覆う
第1の絶縁膜(8) を形成し,つづいて全面に第2の
絶縁物を堆積して該素子分離溝(6) の内壁を覆う第
2の絶縁膜(9) を形成する工程と,全面にポリシリ
コンを堆積して該素子分離溝(6) を埋込むポリシリ
コン埋込み層(10)を形成する工程と,該ポリシリコ
ン埋込み層(10)を加工して該素子分離溝(6) 内
にのみ残した後,その上部を熱酸化して熱酸化膜(11
)を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項2】 支持基板(1) ,分離絶縁膜(2)
,素子基体(3) からなるSOI基板に,該素子基
体(3) を側面,該分離絶縁膜(2) を底面とする
素子分離溝(6) を形成する工程と, 全面に第1の
絶縁物を堆積して,該素子分離溝(6) の内壁を覆う
絶縁膜(12)を形成する工程と,全面に第2の絶縁物
を堆積して,該素子分離溝(6) を埋込む絶縁物埋込
み層(13)を形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項3】 支持基板(1) ,分離絶縁膜(2)
,素子基体(3) からなるSOI基板に,該素子基
体(3) を側面,該分離絶縁膜(2) を底面とする
素子分離溝(6) を形成する工程と, 全面に第1の
絶縁物を堆積して,該素子分離溝(6) の内壁を覆う
第1の絶縁膜(8) を形成し,つづいて全面にポリシ
リコンを堆積して該素子分離溝(6) を埋込むポリシ
リコン埋込み層(10)を形成する工程と,該ポリシリ
コン埋込み層(10)を加工して該素子分離溝(6)
内にのみ残した後,その上部に第2の絶縁物を堆積して
第2の絶縁膜(14)を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項4】 第2の絶縁物がBPSG或いはECR
法によるSiO2 であることを特徴とする請求項2記
載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40765690A JPH04225259A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40765690A JPH04225259A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04225259A true JPH04225259A (ja) | 1992-08-14 |
Family
ID=18517216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP40765690A Withdrawn JPH04225259A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04225259A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4340226A1 (de) * | 1993-11-25 | 1995-06-01 | Gold Star Electronics | Bauelement mit Isolationsbereichsstruktur und Verfahren zum Herstellen desselben |
JPH08274160A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体装置及びその製造方法 |
US5854120A (en) * | 1995-12-18 | 1998-12-29 | Fuji Electric Co. | Semiconductor device manufacturing method |
US6255704B1 (en) | 1996-06-28 | 2001-07-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
JP2002076113A (ja) * | 2000-08-31 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2011049603A (ja) * | 2010-12-06 | 2011-03-10 | Panasonic Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-12-27 JP JP40765690A patent/JPH04225259A/ja not_active Withdrawn
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR100342313B1 (ko) * | 1996-06-28 | 2002-07-02 | 마찌다 가쯔히꼬 | 반도체 장치 및 그의 제조방법 |
US6573577B1 (en) | 1996-06-28 | 2003-06-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
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---|---|---|---|
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