CN1812060A - 半导体器件的制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件的制造方法。在场绝缘膜的开口中在半导体衬底的表面上形成栅极绝缘膜，且其后在绝缘膜上形成由掺杂的多晶硅等制成的栅电极和电容器下电极。通过使用场绝缘膜和栅电极作为掩模的离子注入工艺来形成袋状区，且其后通过CVD等形成覆盖电极的绝缘层。由通过所述绝缘层的离子注入工艺来形成延伸区。根据绝缘层的厚度可以以高精确度决定袋状区和相关的延伸区之间的偏移距离。在形成侧分隔体之后，形成高浓度源极/漏极区。
Description
技术领域
本发明涉及一种具有MOS(金属氧化物半导体)晶体管的MOS半导体集成电路器件的制造方法，每个晶体管设置有用于形成浅结的延伸区和用于抑止短沟道效应的袋状区(pocket regions)。
背景技术
已知一种具有延伸区和袋状区的MOS晶体管(例如，参考专利文件1JP-A-HEI-8-162618、非专利文件1“A Study of tilt angle effect of Halo PMOSperformance”，Microelectronics Reliability，Vol.38(1998)，pp 1503-1512和非专利文件2“High Performance Dual-Gate CMOS Utilizing a Novel Self-AlignedPocket Implantation(SPT)Technology”，IEEE Transactions on Electron Devices，Vol.40，No.9，1993年9月)。图13到16示出了n沟道MOS晶体管的制造方法，其相似于非专利文件1所述的p沟道MOS晶体管的制造方法。
在图13所示的工艺中，在p型硅衬底1的表面上形成场氧化物膜2之后，在场氧化物膜2的元件开口2a中在p型硅区的表面上形成栅极氧化物膜3。在栅极氧化物膜3上形成掺杂的多晶硅等的栅电极4。其后，通过使用场氧化物膜2和栅电极4作为掩模，将硼离子B+沿倾斜的方向多次注入以在栅电极4的两侧在元件开口中在p型硅区中形成p型袋状区5S和5D。
在图14所示的工艺中，通过使用场氧化物膜2和栅电极4作为掩模，将磷离子P+垂直地注入以在栅电极4的两侧在元件开口2a中在p型硅区中形成n型延伸区(extension regions)6S和6D。p型袋状区围绕n型延伸区。
在图15所示的工艺中，在通过化学气相沉积(CVD)在衬底上形成氧化硅膜之后，通过各向异性干法蚀刻回蚀(etched back)氧化硅膜以在栅电极4的侧壁上形成侧分隔体7S和7D。
在图16所示的工艺中，通过使用场氧化物膜2和栅电极4以及侧分隔体7S和7D作为掩模，将砷离子As+注入以在栅电极4的两侧在元件开口2a中在p型硅区中形成高浓度源极/漏极区8S和8D。浅延伸区(shallowextension regions)从深源极/漏极区突出且袋状区围绕延伸区。当需要激活注入的杂质时进行热处理。
专利文件1指出如果以高能量执行用于形成袋状区的离子注入，则注入的离子穿过栅电极层而到达沟道区，从而不利地影响阈值，专利文件1还提出在栅电极上形成具有与栅电极相同图案的绝缘层。在形成源极/漏极区之后，由使用场氧化物膜、栅电极和绝缘层的叠层以及侧分隔物作为掩模通过倾斜离子注入工艺来形成袋状区。
在非专利文件2描述的MOS晶体管的制造方法中，在形成深的高浓度源极/漏极区之后，形成袋状区。即，选择性地去除在源极/漏极区上的栅极氧化物膜来暴露源极/漏极区的表面。在通过公知的硅化物工艺在栅电极和源极/漏极区的上表面上形成硅化物层之后，去除侧分隔物。之后，通过倾斜离子注入工艺来形成袋状区。
具有袋状区和延伸区的晶体管结构被经常用于所谓的亚微米代到四分之一微米代的晶体管，以通过延伸区来形成浅结和通过袋状区来抑止短沟道效应。
通过倾斜离子注入工艺来形成袋状区。通过垂直离子注入来形成延伸区。栅电极的上边缘的掩模功能在垂直离子注入中为最有影响，而栅电极的下边缘的掩模功能在倾斜离子注入中为最有影响。袋状区和延伸区的边缘由不同的因素支配，受此影响，如果将栅电极层的下部分制造得薄或将栅电极的侧壁制造得倾斜，则袋状区和延伸区之间的偏移距离L可能从设计值改变。因此，改变了袋状区抑止耗尽层从延伸区延伸的效应，造成晶体管阈值电压和开状态驱动电流上的改变。
发明内容
本发明的一目的是提供一种半导体器件的新的制造方法，所述半导体器件具有MOS晶体管，每个MOS晶体管设置有袋状区和延伸区。
本发明的另一目的是提供一种半导体器件的新的制造方法，所述半导体器件具有电容器和MOS晶体管，每个MOS晶体管设置有袋状区和延伸区。
本发明的又一目的是提供一种半导体器件的制造方法，所述方法能够改善MOS晶体管的袋状区和相关的延伸区之间的偏移距离的精确度。
根据本发明的一个方面，提供有一种半导体器件的制造方法，所述方法的步骤包括：(a)在半导体衬底中形成隔离区，所述隔离区界定第一导电型的有源区；(b)在有源区的表面上形成栅极绝缘膜；(c)在栅极绝缘膜上形成栅电极；(d)使用栅电极作为掩模在有源区中注入第一导电型的杂质离子以形成袋状区；(e)在步骤(d)之后，在半导体衬底上沉积第一绝缘膜，第一绝缘膜覆盖栅电极的侧表面和上表面；(f)通过使用栅电极和第一绝缘膜作为掩模在有源区中注入与第一导电型相反的第二导电型的杂质离子以形成延伸区；(g)在第一绝缘膜的侧壁上形成侧分隔体；和(h)通过使用栅电极、第一绝缘膜和侧分隔体作为掩模将第二导电型的杂质注入有源区以形成源极/漏极区。
在栅电极的侧壁上形成绝缘膜之前通过离子注入来形成袋状区，且在栅电极的侧壁上形成绝缘膜之后通过离子注入来形成延伸区。因此，可以容易地控制两者相对位置的精确度。
附图说明
图1是示出在根据本发明的实施例的MOS半导体集成电路器件的制造方法中形成栅电极的工艺的横截面图；
图2是示出继图1所示的工艺之后形成袋状区的离子注入工艺的横截面图；
图3是示出继图2所示的工艺之后绝缘层形成工艺的横截面图；
图4A和4B是示出继图3所示的工艺之后形成延伸区的离子注入工艺的横截面图；
图5是示出继图4所示的工艺之后导电材料层形成工艺的横截面图；
图6是示出继图5所示的工艺之后抗蚀剂层形成工艺的横截面图；
图7是示出继图6所示的工艺之后选择性蚀刻工艺和抗蚀剂去除工艺的横截面图；
图8是示出继图7所示的工艺之后绝缘材料层形成工艺的横截面图；
图9是示出继图8所示的工艺之后各向异性蚀刻工艺的横截面图；
图10是示出继图9所示的工艺之后形成高浓度源极/漏极区的离子注入工艺的横截面图；
图11是示出在根据实施例的变型的MOS半导体集成电路器件的制造方法中各向异性蚀刻工艺和抗蚀剂去除工艺的横截面图；
图12是示出继图11所示的工艺之后形成高浓度源极/漏极区的离子注入工艺的横截面图；
图13是示出在常规的MOS半导体集成电路器件的制造方法中形成袋状区的倾斜离子注入工艺的横截面图；
图14是示出继图13所示的工艺之后形成延伸区的离子注入工艺的横截面图；
图15是示出继图14所示的工艺之后侧分隔体形成工艺的横截面图；
图16是示出继图15所示的工艺之后形成高浓度源极/漏极区的离子注入工艺的横截面图。
具体实施方式
图1到10示出了根据本发明的实施例的MOS半导体集成电路(IC)器件的制造方法。将依次描述相应于图1到10的工艺(1)到(10)。在图1到10所示的实例中，形成具有n沟道MOS晶体管和电容器的MOSIC器件。
(1)通过公知的硅局部氧化(LOCOS)方法在例如由硅制成的半导体衬底10的主表面上形成氧化硅的场绝缘(氧化物)膜12。半导体衬底10在主表面层中具有p型阱PW和n型阱NW。衬底10可以是p型或n型。通过将氧化硅膜沉积在形成于衬底10的主表面层中的沟槽中的浅沟槽隔离(STI)且通过化学机械抛光(CMP)等去除不需要的部分，从而可以形成场绝缘膜12。通过公知的热氧化，在由绝缘膜12围绕的元件开口12a中在p型半导体区的表面上形成具有14nm厚的氧化硅的栅极绝缘膜14。
在衬底上形成具有300nm厚度的电极材料层，覆盖场绝缘膜12和栅极绝缘膜14。通过光刻和干法蚀刻来构图该电极材料层以在栅极绝缘膜14和场绝缘膜12上分别形成具有0.65μm的栅极长度的栅电极16和电容器的第一电极18。电极材料层可以是掺杂的多晶硅层或多晶硅硅化物(polycide)层(多晶硅层和沉积在多晶硅层上的难熔金属的硅化物层的叠层，所述难熔金属比如Ti、W和Mo)。第一电极18被用作电容器下电极。也可以形成电阻器等。
(2)通过使用场绝缘膜12和栅电极16作为掩模的杂质离子注入，在栅电极16的两侧上的元件开口12a中在p型半导体区中形成第一和第二p型袋状区20和22。例如，通过在40keV的加速能量、4.0×1012cm-2的剂量和沿垂直于衬底的垂直注入的条件下注入硼离子B+，可以执行杂质离子注入。在该情形，如果需要可以稍稍倾斜离子注入，而不是相对于衬底10的主表面的直角。
通过使用栅电极作为掩模的离子注入以在横向由栅电极的边缘界定袋状区的边缘，从而形成袋状区20和22。
在形成互补MOS(CMOS)IC器件期间，通过在衬底上设置抗蚀剂层24作为杂质掩模从而执行杂质注入工艺，所述杂质掩模暴露元件开口12a且覆盖p沟道MOS(PMOS)晶体管区。其后去除抗蚀剂层24。通过使用覆盖NMOS区和电容器的抗蚀剂掩模，对PMOS区执行离子注入。在下文中将主要描述NMOS区。
(3)在场绝缘膜12和栅极绝缘膜14上形成保形的(conformal)绝缘层26，覆盖栅电极16和第一电极18。在栅电极16的侧壁上形成均匀厚度的保形的绝缘膜26，且保形的绝缘膜26在栅电极的侧壁上形成新的侧壁，所述新的侧壁从栅电极侧壁隔开预定的距离。还在第一电极18上形成保形的绝缘膜26且所述绝缘膜26被用作电容器绝缘膜。例如，通过CVD可以形成具有70nm厚度的氧化硅膜(SiO2膜)。绝缘膜26的其他实例可以为氮化硅膜(SiN膜)、氮氧化硅膜(SiON膜)或高介电常数膜(例如，氧化钽膜(TaxOy，例如x＝2、y＝5)或这些膜的叠层(例如，SiO2/SiN、SiO2/SiN/SiON、SiO2/TaxOy/SiO2、SiON/TaxOy/SiON等)。比如A/B的叠层的表达意味着A堆叠在B上的叠层。
(4)如图4A所示，通过使用场绝缘膜12和绝缘层26的叠层和栅电极16和绝缘层26的叠层作为掩模的n型杂质离子注入工艺，在栅电极16的两侧上在元件开口12a中在p型半导体区中形成n型延伸区28和30。因为在栅电极16的侧壁上沉积了绝缘膜26，所以延伸区28和30的(在栅电极侧的)内边缘从袋状区的边缘向外偏移了绝缘膜的厚度。例如，通过在80-120keV、更优选为100keV的加速能量、2×1013cm-2的剂量和垂直注入的条件下注入磷离子P+，可以执行杂质离子注入。在该情形，因为绝缘层26在栅电极16的两侧充当杂质掩模，所以可以根据绝缘层26的厚度以高精确度来决定袋状区20和22与延伸区28和30之间的偏移距离L。
在P+离子注入之前，可以通过反应离子蚀刻来各向异性蚀刻绝缘层26，以在栅电极16的侧壁上留下侧壁分隔体26d，如图4B所示。然后，用50keV的加速能量实现用于形成延伸区的P+离子注入。
在形成CMOS IC器件期间，通过在衬底上设置作为杂质掩模的抗蚀剂层32，从而执行离子注入工艺，抗蚀剂层32暴露元件开口12a且覆盖p沟道MOS晶体管区。其后去除抗蚀剂层32，形成暴露PMOS区的掩模且注入p型杂质。
(5)在衬底上形成导电材料层34，覆盖绝缘层26。例如，通过CVD沉积具有150nm厚度的多晶硅层且在在沉积期间以1.0×1020cm-3或更高的浓度掺杂磷以减小其电阻，从而形成导电材料层34。
(6)通过光刻在导电材料层34上形成抗蚀剂层36，抗蚀剂层具有电容器的上电极的图案。
(7)使用抗蚀剂层36作为掩模使导电层34经受干法蚀刻工艺以形成第二电容器电极34A，其由导电材料层34的剩余部分制成。其后去除抗蚀剂层36。第二电极34A被用作电容器上电极。
(8)在绝缘层26上形成绝缘材料层38，覆盖第二电极34A。绝缘材料层38与绝缘层26一起被用作侧分隔体。例如，通过CVD可以形成具有150nm厚度的氧化硅膜。
(9)通过各向异性干法蚀刻回蚀绝缘层26和绝缘材料层38的叠层以在栅电极16的两侧表面上形成侧分隔体S1和S2。侧分隔体S1由绝缘层26的剩余部分26a和绝缘材料层38的剩余部分38a制成，且侧分隔体S2由绝缘层26的剩余部分26b和绝缘材料层38的剩余部分38b制成。
在该各向异性干法蚀刻工艺中，还在第一电极18的两侧表面上形成侧分隔体S3和S4。侧分隔体S3由绝缘层26的剩余部分26c和绝缘材料层38的剩余部分38c制成，且侧分隔体S4由绝缘层26的剩余部分26d和绝缘材料层38的剩余部分38d制成。部分的绝缘层26被留下作为第一和第二电极18和34A之间的电容器绝缘膜26A，且在第二电极34的侧表面上形成由绝缘层38的剩余部分制成的侧分隔体38e和38f。第一和第二电极18和34A以及绝缘膜26A构成了平行板型电容器。
在图9所示的各向异性蚀刻工艺中，在场氧化物膜12与侧分隔体S1和S2之间可以选择性地去除栅极绝缘膜14来部分地暴露延伸区28和30的表面。
(10)通过使用场绝缘膜12、栅电极16与侧分隔体S1和S2作为掩模的杂质离子垂直注入工艺，在栅电极16的两侧上在元件开口12a中在p型半导体区中形成n型高浓度源极/漏极区40和42。因为用于源极/漏极区40和42的离子注入还使用侧分隔体作为掩模，源极/漏极区的内边缘从延伸区28和30的内边缘偏移了绝缘材料层38的厚度。在图10中，“n+”指示高杂质浓度n型。例如，在杂质离子注入工艺中，可以在70keV的加速能量和5.0×1015cm-2的剂量的条件下注入砷离子As+，如果需要，使用借助掩模44的垂直注入。在该情形，根据侧分隔体S1和S2沿源极-漏极方向的厚度以高精确度决定了栅电极16侧的源极/漏极区40和42的边缘。
虽然已经主要描述了沿相对于衬底的垂直方向的离子注入，但是可以通过将注入方向倾斜预定角度来执行离子注入。在该情形下，同样根据绝缘膜26的厚度来决定袋状区和延伸区之间的偏移且根据侧分隔体的厚度来决定延伸区和源极/漏极区之间的偏移。
在形成CMOS IC器件期间，通过以相似于上述的方式使用抗蚀剂掩模，分开注入n和p型杂质。
在图10所示的杂质离子注入工艺之后，执行热处理来激活注入的杂质。例如该热处理可以在950℃下执行40分钟。在注入的杂质的激活热处理和其他热处理之后，由于杂质扩散，袋状区20和22、延伸区28和30以及高浓度源极/漏极区40和42都具有处于延伸开的位置(extended positions)的最终边界。例如，对于延伸区28和30而言，在离子注入期间杂质分布具有约20nm的横向延伸。在950℃下持续40分钟的热处理包括升温工艺和降温工艺且伴随着约60nm的扩散长度。通过叠加两个延伸，延伸区28和30从绝缘膜26的外侧表面向栅电极侧延伸了约80nm。因此，延伸区28和30与栅电极16重叠。为了不让栅电极16下的沟道在MOS晶体管的开状态中与延伸区30隔开，优选的是如此选择热处理条件使得在栅极侧的延伸区30的边缘位于栅电极16下。
在上述的实施例中，如图4A和4B所示，可以根据绝缘层26的厚度以高精确度决定袋状区20和22与延伸区28和30之间的偏移距离。另外，如图10所示，根据绝缘材料层在源极-漏极方向上的厚度，可以以高精确度决定高浓度源极/漏极区40和42相对于延伸区28和30的位置。因此，可以减小比如阈值电压和开状态驱动电流的晶体管特性的变化，且可以改善制造产率。通过利用形成栅电极16的工艺来形成电容器的第一电极18，且用于设定偏移距离L的绝缘层26被用作电容器绝缘膜26A。因此，通过小数量的工序可以制造具有MOS晶体管和电容器的MOS IC器件且可以实现成本减小。
虽然已经主要描述了垂直离子注入，可以将离子注入倾斜预定的角度。可以对于每次离子注入来改变该角度。例如，可以仅倾斜用于袋状区的离子注入。可以根据倾斜角度调整绝缘膜26的厚度。而且在这些情形，可以说偏移距离是根据绝缘膜的厚度来决定的。
图11和12示出了根据上述的实施例的变型的MOS IC的制造方法。使用相似的参考标号来代表与图1到10所示的相似的元件，且省略了其详细的描述。图11所示的工艺对应于图6所示的工艺之后的各向异性蚀刻工艺。
在图11所示的工艺中，通过各向异性蚀刻回蚀导电材料层34以在栅电极16的侧表面上形成由导电材料层34的剩余部分制成的侧分隔体S1和S2，且绝缘层26夹置在栅电极16的侧表面和侧分隔体S1和S2之间。在该情形，还在电容器第一电极18的的侧表面上形成由导电材料层34的剩余部分制成的侧分隔体S3和S4，且绝缘层26夹置在电容器第一电极18的侧表面和侧分隔体S3和S4之间。因为通过使用抗蚀剂36作为掩模来蚀刻导电材料层34，所以在第一电极18的上方形成了在形状上对应于抗蚀剂层36的电容器第二电极34A，其由导电材料层34的剩余部分制成。
通过导电材料层34不仅形成了电容器上电极而且还形成了侧分隔体。虽然侧分隔体的宽度被电容器上电极的厚度所限制，但是不需要形成用于侧分隔体的另一绝缘膜并蚀刻该绝缘膜。
在图12所示的工艺中，通过使用场绝缘膜12、覆盖有绝缘层26的栅电极16以及堆叠在绝缘层26上的第一和第二侧分隔体S1和S2作为掩模，以类似于参考图10所述的方式来形成n型高浓度源极/漏极区40和42。
在参考图11和12所述的变型中，可以获得相似于图1到10所示的实施例的操作和效果，且可以使电容器形成工艺更简单，因为MOS晶体管形成工艺被用于第二电极34A。
在上述的变型中，虽然通过利用形成侧分隔体S1和S2的工艺来形成电容器上电极，但是也可以形成电容器之外的电路的电极。另外，可以使用导电材料层34而不是图8所示的绝缘材料层38来形成侧分隔体S1和S2。
如上所述，根据侧分隔体材料的厚度可以以高精确度决定袋状区和延伸区之间的偏移距离。因此，可以减小比如阈值电压和开状态驱动电流的晶体管特性的变化且可以改善制造产率。
因为通过利用形成MOS晶体管的工艺来形成电容器，所以通过小数量的工艺可以制造比如具有MOS晶体管和电容器的MOS IC器件的半导体器件，且可以实现成本减小。
已经结合优选的实施例已经描述了本发明。本发明不局限于以上的实施例。对于本领域的技术人员明显的是可以作出其他各种修改、改善、组合等。
本申请以2004年12月17日提交的日本专利申请No.2004-365663为基础并要求其优先权，其全部内容引入于此作为参考。
Claims (10)
1、一种半导体器件的制造方法，所述方法的步骤包括：
(a)在半导体衬底中形成隔离区，所述隔离区界定第一导电型的有源区；
(b)在所述有源区的表面上形成栅极绝缘膜；
(c)在所述栅极绝缘膜上形成栅电极；
(d)使用所述栅电极作为掩模在所述有源区中注入所述第一导电型的杂质离子以形成袋状区；
(e)在所述步骤(d)之后，在所述半导体衬底上沉积第一绝缘膜，所述第一绝缘膜覆盖所述栅电极的侧表面和上表面；
(f)通过使用所述栅电极和所述第一绝缘膜作为掩模在所述有源区中注入与所述第一导电型相反的第二导电型的杂质离子以形成延伸区；
(g)在所述第一绝缘膜的侧壁上形成侧分隔体；和
(h)通过使用所述栅电极、所述第一绝缘膜和所述侧分隔体作为掩模将所述第二导电型的杂质注入所述有源区以形成源极/漏极区。
2、根据权利要求1所述的半导体器件的制造方法，
其中，所述步骤(e)形成与下面的结构保形的所述第一绝缘膜。
3、根据权利要求1所述的半导体器件的制造方法，
其中，在所述步骤(d)和(f)中，相对于所述半导体衬底的表面垂直地执行所述离子注入。
4、根据权利要求1所述的半导体器件的制造方法，还包括的步骤为：
(i)执行热处理来使所述延伸区扩散并到达所述栅电极下。
5、根据权利要求1所述的半导体器件的制造方法，
其中，所述步骤(g)包括的步骤为：
(g-1)在所述第一绝缘膜上形成侧分隔体膜材料膜；和
(g-2)蚀刻所述侧分隔体材料膜和所述第一绝缘膜，在所述栅电极的侧壁上留下侧分隔体。
6、根据权利要求5所述的半导体器件的制造方法，
其中，所述侧分隔体材料膜是第二绝缘膜。
7、根据权利要求6所述的半导体器件的制造方法，
其中，所述步骤(c)还在所述隔离区上形成电容器下电极，所述步骤(e)还在所述电容器下电极上形成所述第一绝缘膜，且所述半导体器件的制造方法还包括步骤：
(j)在所述步骤(f)和(g)之间，在所述第一绝缘膜上和所述电容器下电极上方形成电容器上电极。
8、根据权利要求5所述的半导体器件的制造方法，
其中，所述侧分隔体材料膜是导电膜。
9、根据权利要求8所述的半导体器件的制造方法，
其中，所述步骤(c)还在所述隔离区上形成电容器下电极，所述步骤(e)还在所述电容器下电极上形成所述第一绝缘膜，且所述步骤(g-2)在所述第一绝缘膜上和所述电容器下电极上方形成电容器上电极。
10、根据权利要求9所述的半导体器件的制造方法，
其中，所述步骤(g-2)是使用具有所述电容器上电极的形状的抗蚀剂掩模的回蚀工艺。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090211 Termination date: 20121219 |