JP5543465B2 - メモリ装置内の自動リセット(selfreset)クロックバッファ - Google Patents
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Description
[付記1]
クロック信号を受けつけるための入力に結合され、論理ゲートのうち少なくとも1つの出力が前記論理ゲートのうち少なくとも1つの入力に結合された少なくとも2つの前記論理ゲートを備えたクロスカップル論理回路と、
前記クロスカップル論理回路の出力からクロック信号を生成するように動作可能なクロックドライバと、
前記クロスカップル論理回路の出力を制御するため、前記クロック信号から前記クロスカップル論理回路へのフィードバックループと、を備えるメモリ装置。
[付記2]
更に、前記クロック信号から出力クロック信号を生成するように動作可能なクロックインバータを備えた付記1のメモリ装置。
[付記3]
更に、クロック信号がフローティングとならぬよう、前記クロック信号の状態を維持するように動作可能な保持回路を備え、前記保持回路は前記クロック信号を受ける付記1のメモリ装置。
[付記4]
前記保持回路は、3端子インバータを備える付記3のメモリ装置。
[付記5]
前記3端子インバータは、クロスカップル論理回路及びリセット信号によって制御される付記4のメモリ装置。
[付記6]
前記クロスカップル論理回路は、チップ選択信号を受けつけるための他の入力に結合される付記1のメモリ装置。
[付記7]
前記クロックドライバは、リセット信号からの入力によって制御されるpFETトランジスタ及び前記クロスカップル論理回路からの入力によって制御されるnFETトランジスタを備える付記1のメモリ装置。
[付記8]
前記メモリ装置は、マイクロプロセッサに結合される付記1のメモリ装置。
[付記9]
前記メモリ装置及び前記マイクロプロセッサは、通信装置内に集積される付記8のメモリ装置。
[付記10]
クロック信号を受け入れるための入力に結合され、論理ゲートのうち少なくとも1つが前記論理ゲートのうちの少なくとも1つの入力に結合される少なくとも2つの前記論理ゲートを備えたクロスカップル論理回路と、
前記クロスカップル論理回路の出力から、クロック信号を生成するように動作可能とされるクロックドライバと、
前記クロスカップル論理回路の出力を制御するため、前記クロック信号から前記クロスカップル論理回路へのフィードバックループと、を備えるクロックバッファ回路。
[付記11]
更に前記クロック信号から出力クロック信号を生成するように動作可能なクロックインバータを備えた付記10のクロックバッファ回路。
[付記12]
クロック信号がフローティングとされぬよう、前記クロック信号の状態を維持するように動作可能な保持回路を更に備え、前記保持回路は前記クロック信号を受ける付記10のクロックバッファ回路。
[付記13]
前記保持回路は、前記クロスカップル論理回路及びリセット信号によって制御される3端子インバータを備える付記12のクロックバッファ回路。
[付記14]
入力クロック信号を受信することと、
前記入力クロック信号及びフィードバックループからの入力を受けるクロスカップル論理回路からの制御信号を生成することと、
前記制御信号を用いてクロック信号を駆動することと、
前記フィードバックループにおいて、前記クロック信号をフィードバックさせることと
を備えたクロック信号生成方法。
[付記15]
出力クロック信号を得るための前記クロック信号を反転すること、を更に備える付記14の方法。
[付記16]
前記クロック信号を維持させること、を更に備える付記14の方法。
[付記17]
入力クロック信号をクロスカップリングし、出力を生成する手段と、
クロック信号を生成するために前記出力を駆動する手段と、
前記クロスカップリングをする手段のために前記クロック信号をフィードバックする手段と、を備えたメモリ装置。
[付記18]
更に、出力クロック信号を得るため前記クロック信号を反転する手段を備える付記17のメモリ装置。
[付記19]
更に、前記クロック信号をバッファする手段を備えた付記17のメモリ装置。
[付記20]
更に、前記クロック信号の競合を回避しつつ、前記クロック信号を維持する手段を備える付記17のメモリ装置。
Claims (17)
- クロック信号を受けつけるための入力に結合され、論理ゲートのうち少なくとも1つの出力が前記論理ゲートのうち少なくとも1つの入力に結合された少なくとも2つの前記論理ゲートを備えたクロスカップル論理回路と、
前記クロスカップル論理回路の出力からクロック信号を生成するように動作可能なクロックドライバと、
前記クロスカップル論理回路の出力を制御するため、前記クロック信号から前記クロスカップル論理回路へのフィードバックループと、
クロック信号がフローティングとならぬようにするためだけに、前記クロック信号の状態を維持するように動作可能な保持回路と
を備え、前記保持回路は前記クロック信号を受けるメモリ装置。 - 更に、前記クロック信号から出力クロック信号を生成するように動作可能なクロックインバータを備えた請求項1のメモリ装置。
- 前記保持回路は、3端子インバータを備える請求項1のメモリ装置。
- 前記3端子インバータは、クロスカップル論理回路及びリセット信号によって制御される請求項3のメモリ装置。
- 前記クロスカップル論理回路は、チップ選択信号を受けつけるための他の入力に結合される請求項1のメモリ装置。
- 前記クロックドライバは、リセット信号からの入力によって制御されるpFETトランジスタ及び前記クロスカップル論理回路からの入力によって制御されるnFETトランジスタを備える請求項1のメモリ装置。
- 前記メモリ装置は、マイクロプロセッサに結合される請求項1のメモリ装置。
- 前記メモリ装置及び前記マイクロプロセッサは、通信装置内に集積される請求項7のメモリ装置。
- クロック信号を受け入れるための入力に結合され、論理ゲートのうち少なくとも1つが前記論理ゲートのうちの少なくとも1つの入力に結合される少なくとも2つの前記論理ゲートを備えたクロスカップル論理回路と、
前記クロスカップル論理回路の出力から、クロック信号を生成するように動作可能とされるクロックドライバと、
前記クロスカップル論理回路の出力を制御するため、前記クロック信号から前記クロスカップル論理回路へのフィードバックループと、
クロック信号がフローティングとならぬようにするためだけに、前記クロック信号の状態を維持するように動作可能な保持回路と、
を備え、前記保持回路は前記クロック信号を受けるクロックバッファ回路。 - 更に前記クロック信号から出力クロック信号を生成するように動作可能なクロックインバータを備えた請求項9のクロックバッファ回路。
- 前記保持回路は、前記クロスカップル論理回路及びリセット信号によって制御される3端子インバータを備える請求項9のクロックバッファ回路。
- 入力クロック信号を受信することと、
前記入力クロック信号及びフィードバックループからの入力を受けるクロスカップル論理回路からの制御信号を生成することと、
前記制御信号を用いてクロック信号を駆動することと、
前記フィードバックループにおいて、前記クロック信号をフィードバックさせることと、
もしクロック信号を維持しなかったらフローティングになってしまう時のみ、前記クロック信号の状態を維持することと
を備えたクロック信号生成方法。 - 出力クロック信号を得るための前記クロック信号を反転すること、を更に備える請求項12の方法。
- 入力クロック信号をクロスカップリングし、出力を生成する手段と、
クロック信号を生成するために前記出力を駆動する手段と、
前記クロスカップリングをする手段のために前記クロック信号をフィードバックする手段と、
もしクロック信号を維持しなかったらフローティングになってしまう時のみ、前記クロック信号の状態を維持する手段と、
を備えたメモリ装置。 - 更に、出力クロック信号を得るため前記クロック信号を反転する手段を備える請求項14のメモリ装置。
- 更に、前記クロック信号をバッファする手段を備えた請求項14のメモリ装置。
- 更に、前記クロック信号の競合を回避しつつ、前記クロック信号を維持する手段を備える請求項14のメモリ装置。
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