JPH11328957A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11328957A JPH11328957A JP10136632A JP13663298A JPH11328957A JP H11328957 A JPH11328957 A JP H11328957A JP 10136632 A JP10136632 A JP 10136632A JP 13663298 A JP13663298 A JP 13663298A JP H11328957 A JPH11328957 A JP H11328957A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 ＳＤＲＡＭのＴＳＩ規格とＴＨＩ規格の各タ
イミングマージンをそれぞれ増加することが可能な半導
体記憶装置を提供する。 【解決手段】 一の外部入力信号ＣＬＫが入力される第
一の入力部１１と，他の外部入力信号Ａ０が入力される
第二の入力部１２と，一の外部入力信号に応じてラッチ
信号ＬＡＴを生成するラッチ信号生成部１４と，ラッチ
信号に応じて他の外部入力信号をラッチし，外部に出力
する出力部１５とからなる半導体記憶装置１０は，一の
外部入力信号及び他の外部入力信号に応じて，ラッチ信
号の発生を止める禁止信号ＳＴ１を生成してラッチ信号
生成部に入力する禁止信号生成部１３をさらに備えるこ
とを特徴とする。
イミングマージンをそれぞれ増加することが可能な半導
体記憶装置を提供する。 【解決手段】 一の外部入力信号ＣＬＫが入力される第
一の入力部１１と，他の外部入力信号Ａ０が入力される
第二の入力部１２と，一の外部入力信号に応じてラッチ
信号ＬＡＴを生成するラッチ信号生成部１４と，ラッチ
信号に応じて他の外部入力信号をラッチし，外部に出力
する出力部１５とからなる半導体記憶装置１０は，一の
外部入力信号及び他の外部入力信号に応じて，ラッチ信
号の発生を止める禁止信号ＳＴ１を生成してラッチ信号
生成部に入力する禁止信号生成部１３をさらに備えるこ
とを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体記憶装置に
かかり，特に，高速ＤＲＡＭの入力セットアップ時間
（以下，「ＴＳＩ」と称する。），及び入力ホールド時
間（以下，「ＴＨＩ」と称する。）のタイミングマージ
ンを増加する制御回路を備えた半導体記憶装置に関す
る。
かかり，特に，高速ＤＲＡＭの入力セットアップ時間
（以下，「ＴＳＩ」と称する。），及び入力ホールド時
間（以下，「ＴＨＩ」と称する。）のタイミングマージ
ンを増加する制御回路を備えた半導体記憶装置に関す
る。
【０００２】
【従来の技術】外部端子から入力されるクロック信号に
同期して高速動作が可能な記憶媒体として，ＳＤＲＡＭ
（Ｓｙｎｃｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：シンクロナスダイナ
ミック型ランダムアクセスメモリ）がある。そして，Ｓ
ＤＲＡＭにおいては，外部入力信号のシステムクロック
のローからハイの立ち上がりエッジで，すべての入力を
取り込むよう規格されているため，入力信号の取り込み
回路として，Ｄタイプ−フリップフロップ制御回路（以
下，「制御回路」と称する。）が主に用いられている。
同期して高速動作が可能な記憶媒体として，ＳＤＲＡＭ
（Ｓｙｎｃｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：シンクロナスダイナ
ミック型ランダムアクセスメモリ）がある。そして，Ｓ
ＤＲＡＭにおいては，外部入力信号のシステムクロック
のローからハイの立ち上がりエッジで，すべての入力を
取り込むよう規格されているため，入力信号の取り込み
回路として，Ｄタイプ−フリップフロップ制御回路（以
下，「制御回路」と称する。）が主に用いられている。
【０００３】従来技術にかかる制御回路８０の構成及び
動作を，図１２及び図１３に示したタイミングチャート
を参照しながら説明する。制御回路８０は，第１の入力
部８１と，第２の入力部８２と，ラッチ信号生成部８４
と，出力部８５と，から主に構成されている。
動作を，図１２及び図１３に示したタイミングチャート
を参照しながら説明する。制御回路８０は，第１の入力
部８１と，第２の入力部８２と，ラッチ信号生成部８４
と，出力部８５と，から主に構成されている。
【０００４】第１の入力部８１には，ＣＰＵなどから発
せされた外部入力信号ＣＬＫが入力され，外部入力信号
ＣＬＫに同期して発生するロウアドレス取り込み信号Ｉ
Ｎ１は，直列に接続されたインバータ１００，１０２，
１０４，１０６を順次介して，信号１０７として，ラッ
チ信号生成部８４に入力される。
せされた外部入力信号ＣＬＫが入力され，外部入力信号
ＣＬＫに同期して発生するロウアドレス取り込み信号Ｉ
Ｎ１は，直列に接続されたインバータ１００，１０２，
１０４，１０６を順次介して，信号１０７として，ラッ
チ信号生成部８４に入力される。
【０００５】その際に，信号１０７は分岐して，一方の
信号は，複数段かつ奇数段のインバータ１０８，１１
０，１１２を順次介して，ＮＡＮＤゲート１１４の一方
の入力に入力される。また他方の信号は，インバータを
介さずに，ＮＡＮＤゲート１１４の他方の入力に入力さ
れる。そして，ＮＡＮＤ１１４においては，２つの入力
信号の時間差に応じて，ロウアドレスラッチ信号ＬＡＴ
をワンショット出力部８５に出力する。すなわち，ロウ
アドレス取り込み信号ＩＮ１がローからハイに立ち上が
ると，その立ち上がりエッジを受けて，ワンショットロ
ーとなるロウアドレスラッチ信号ＬＡＴが出力部８５に
出力される。
信号は，複数段かつ奇数段のインバータ１０８，１１
０，１１２を順次介して，ＮＡＮＤゲート１１４の一方
の入力に入力される。また他方の信号は，インバータを
介さずに，ＮＡＮＤゲート１１４の他方の入力に入力さ
れる。そして，ＮＡＮＤ１１４においては，２つの入力
信号の時間差に応じて，ロウアドレスラッチ信号ＬＡＴ
をワンショット出力部８５に出力する。すなわち，ロウ
アドレス取り込み信号ＩＮ１がローからハイに立ち上が
ると，その立ち上がりエッジを受けて，ワンショットロ
ーとなるロウアドレスラッチ信号ＬＡＴが出力部８５に
出力される。
【０００６】一方，第２の入力部８２には，ＣＰＵなど
から発せられた外部入力信号Ａ０が入力され，外部入力
信号Ａ０に同期して発生する信号ＩＮ２は，直列に接続
されたインバータ１２０，１２２，１２４，１２６を順
次介して，信号Ａ０Ｄとして，出力部８５に入力され
る。
から発せられた外部入力信号Ａ０が入力され，外部入力
信号Ａ０に同期して発生する信号ＩＮ２は，直列に接続
されたインバータ１２０，１２２，１２４，１２６を順
次介して，信号Ａ０Ｄとして，出力部８５に入力され
る。
【０００７】出力部８５において，ラッチ信号生成部８
４から出力されたロウアドレスラッチ信号ＬＡＴは，出
力部８５内のＰＭＯＳ１２７のゲートと，インバータ１
３４を介してＮＭＯＳ１２８のゲートと，クロックドイ
ンバータ１３２のＮＭＯＳのゲートとに，それぞれに入
力される。また第２入力部８２からインバータ１２０，
１２２，１２４，１２６を順次介して出力された信号Ａ
０Ｄは，ＰＭＯＳ１２７のソース及びＮＭＯＳ１２８の
ドレインにそれぞれ入力される。
４から出力されたロウアドレスラッチ信号ＬＡＴは，出
力部８５内のＰＭＯＳ１２７のゲートと，インバータ１
３４を介してＮＭＯＳ１２８のゲートと，クロックドイ
ンバータ１３２のＮＭＯＳのゲートとに，それぞれに入
力される。また第２入力部８２からインバータ１２０，
１２２，１２４，１２６を順次介して出力された信号Ａ
０Ｄは，ＰＭＯＳ１２７のソース及びＮＭＯＳ１２８の
ドレインにそれぞれ入力される。
【０００８】ＰＭＯＳ１２７とＮＭＯＳ１２８は，ロウ
アドレス取り込み信号ＬＡＴがローの区間それぞれオン
し，信号Ａ０Ｄを取り込み，信号Ａ０Ｈを出力する。信
号Ａ０Ｈは，直列に接続されたインバータ１２９，１３
１を介して，内部ロウアドレス信号Ａ０Ｘとして出力さ
れる。なお，インバータ１２９の出力は，インバータ１
３１に入力されるとともに，クロックドインバータ１３
２にも入力され，クロックドインバータ１３２の出力
は，再びインバータ１２９に入力される。クロックドイ
ンバータ１３２は，ロウアドレスラッチ信号ＬＡＴがロ
ーの区間は，出力禁止となり，信号Ａ０Ｈのラッチを解
除する。また，クロックドインバータ１３２は，ロウア
ドレスラッチ信号ＬＡＴがローからハイに立ち上がる
と，信号Ａ０Ｈをラッチし，内部ロウアドレス信号Ａ０
Ｘの切り替わりを禁止する。
アドレス取り込み信号ＬＡＴがローの区間それぞれオン
し，信号Ａ０Ｄを取り込み，信号Ａ０Ｈを出力する。信
号Ａ０Ｈは，直列に接続されたインバータ１２９，１３
１を介して，内部ロウアドレス信号Ａ０Ｘとして出力さ
れる。なお，インバータ１２９の出力は，インバータ１
３１に入力されるとともに，クロックドインバータ１３
２にも入力され，クロックドインバータ１３２の出力
は，再びインバータ１２９に入力される。クロックドイ
ンバータ１３２は，ロウアドレスラッチ信号ＬＡＴがロ
ーの区間は，出力禁止となり，信号Ａ０Ｈのラッチを解
除する。また，クロックドインバータ１３２は，ロウア
ドレスラッチ信号ＬＡＴがローからハイに立ち上がる
と，信号Ａ０Ｈをラッチし，内部ロウアドレス信号Ａ０
Ｘの切り替わりを禁止する。
【０００９】次に，図１３に示したタイミングチャート
を参照しながら，ＴＳＩ規格およびＴＨＩ規格について
説明する。ＴＳＩ規格とは，時刻Ｔ１における，外部入
力信号Ａ０のハイからローの立ち下がりエッジから，時
刻Ｔ２における，外部入力信号ＣＬＫのローからハイの
立ち上がりエッジまでの時間（時刻Ｔ２−時刻Ｔ１）で
あり，デバイスの規格として設定されている。これに対
して，ＴＨＩ規格とは，時刻Ｔ２における，外部入力信
号ＣＬＫのローからハイの立ち上がりエッジから，時刻
Ｔ３における，外部入力信号Ａ０のローからハイの立ち
上がりエッジまでの時間（時刻Ｔ３−時刻Ｔ２）であ
り，デバイスの規格として設定されている。
を参照しながら，ＴＳＩ規格およびＴＨＩ規格について
説明する。ＴＳＩ規格とは，時刻Ｔ１における，外部入
力信号Ａ０のハイからローの立ち下がりエッジから，時
刻Ｔ２における，外部入力信号ＣＬＫのローからハイの
立ち上がりエッジまでの時間（時刻Ｔ２−時刻Ｔ１）で
あり，デバイスの規格として設定されている。これに対
して，ＴＨＩ規格とは，時刻Ｔ２における，外部入力信
号ＣＬＫのローからハイの立ち上がりエッジから，時刻
Ｔ３における，外部入力信号Ａ０のローからハイの立ち
上がりエッジまでの時間（時刻Ｔ３−時刻Ｔ２）であ
り，デバイスの規格として設定されている。
【００１０】図１３に示すように，まず時刻Ｔ１で，外
部入力信号Ａ０をハイからローに立ち下げると，信号Ｉ
Ｎ２，信号Ａ０Ｄが順次ハイからローに切り替わる。Ｐ
ＭＯＳ１２７及びＮＭＯＳ１２８は，ロウアドレスラッ
チ信号ＬＡＴのハイからローの立ち下がりを受けて，信
号Ａ０Ｄの状態を信号Ａ０Ｈに出力する。これに対し
て，クロックドインバータ１３２は，ロウアドレスラッ
チ信号ＬＡＴのローからハイの立ち上がりを受けて，信
号Ａ０Ｈの切り替わりを禁止する。つまり，外部入力信
号Ａ０のハイからローを上述したＴＳＩ規格で立ち下げ
たとき，信号Ａ０Ｈのハイからローの立ち下がりから，
ロウアドレスラッチ信号ＬＡＴのローからハイに立ち上
がるまでの余裕時間ＴＡが生じることになる。
部入力信号Ａ０をハイからローに立ち下げると，信号Ｉ
Ｎ２，信号Ａ０Ｄが順次ハイからローに切り替わる。Ｐ
ＭＯＳ１２７及びＮＭＯＳ１２８は，ロウアドレスラッ
チ信号ＬＡＴのハイからローの立ち下がりを受けて，信
号Ａ０Ｄの状態を信号Ａ０Ｈに出力する。これに対し
て，クロックドインバータ１３２は，ロウアドレスラッ
チ信号ＬＡＴのローからハイの立ち上がりを受けて，信
号Ａ０Ｈの切り替わりを禁止する。つまり，外部入力信
号Ａ０のハイからローを上述したＴＳＩ規格で立ち下げ
たとき，信号Ａ０Ｈのハイからローの立ち下がりから，
ロウアドレスラッチ信号ＬＡＴのローからハイに立ち上
がるまでの余裕時間ＴＡが生じることになる。
【００１１】従って，図１４のタイミングチャートに示
すように，結果的に余裕時間ＴＡ＝０となる時刻Ｔ１’
まで外部入力信号Ａ０の立ち下がりを遅らせることが可
能となり，その時間分（時刻Ｔ１’−時刻Ｔ１）がＴＳ
Ｉマージンとなる。
すように，結果的に余裕時間ＴＡ＝０となる時刻Ｔ１’
まで外部入力信号Ａ０の立ち下がりを遅らせることが可
能となり，その時間分（時刻Ｔ１’−時刻Ｔ１）がＴＳ
Ｉマージンとなる。
【００１２】再び，図１３を参照して，まず時刻Ｔ３
で，外部入力信号Ａ０をローからハイに立ち上げると，
信号ＩＮ２，信号Ａ０Ｄが順次ローからハイに切り替わ
る。一方，ＮＭＯＳ１２７及びＮＭＯＳ１２８は，ロウ
アドレスラッチ信号ＬＡＴのローからハイの立ち上がり
を受けて，信号Ａ０Ｄの状態を信号Ａ０Ｈに出力するこ
とを禁止する。つまり，外部入力信号Ａ０のローからハ
イを上述したＴＨＩ規格で立ち上げたとき，ロウアドレ
スラッチ信号ＬＡＴのローからハイに立ち上がりから，
信号Ａ０Ｄのローからハイに立ち上がるまでの余裕時間
ＴＢが生じることになる。
で，外部入力信号Ａ０をローからハイに立ち上げると，
信号ＩＮ２，信号Ａ０Ｄが順次ローからハイに切り替わ
る。一方，ＮＭＯＳ１２７及びＮＭＯＳ１２８は，ロウ
アドレスラッチ信号ＬＡＴのローからハイの立ち上がり
を受けて，信号Ａ０Ｄの状態を信号Ａ０Ｈに出力するこ
とを禁止する。つまり，外部入力信号Ａ０のローからハ
イを上述したＴＨＩ規格で立ち上げたとき，ロウアドレ
スラッチ信号ＬＡＴのローからハイに立ち上がりから，
信号Ａ０Ｄのローからハイに立ち上がるまでの余裕時間
ＴＢが生じることになる。
【００１３】従って，図１５のタイミングチャートに示
すように，結果的に，余裕時間ＴＢ＝０となる時刻Ｔ
３’まで，外部入力信号Ａ０を早めることができ，その
時間分（時刻Ｔ３−時刻Ｔ３’）がＴＨＩマージンとな
る。
すように，結果的に，余裕時間ＴＢ＝０となる時刻Ｔ
３’まで，外部入力信号Ａ０を早めることができ，その
時間分（時刻Ｔ３−時刻Ｔ３’）がＴＨＩマージンとな
る。
【００１４】
【発明が解決しようとする課題】ところで，従来技術に
かかる制御回路８０の動作において，ＴＳＩマージンを
増やすためには，余裕時間ＴＡを増やせばよいため，ロ
ウアドレスラッチ信号ＬＡＴのローからハイの立ち上が
りを遅らせばよい。しかし，ロウアドレスラッチ信号Ｌ
ＡＴのローからハイの立ち上がりを遅らせることによ
り，余裕時間ＴＢが減ってしまい，ＴＨＩマージンが減
少してしまうという問題があった。
かかる制御回路８０の動作において，ＴＳＩマージンを
増やすためには，余裕時間ＴＡを増やせばよいため，ロ
ウアドレスラッチ信号ＬＡＴのローからハイの立ち上が
りを遅らせばよい。しかし，ロウアドレスラッチ信号Ｌ
ＡＴのローからハイの立ち上がりを遅らせることによ
り，余裕時間ＴＢが減ってしまい，ＴＨＩマージンが減
少してしまうという問題があった。
【００１５】これに対して，ＴＨＩマージンを増やすた
めには，余裕時間ＴＢを増やせばよいため，ロウアドレ
スラッチ信号ＬＡＴのローからハイの立ち上がりを早め
ればよい。しかし，ロウアドレスラッチ信号ＬＡＴのハ
イからローの立ち上がりを早めることにより，余裕時間
ＴＡが減ってしまい，ＴＳＩマージンが減少してしま
う。すなわち，従来の回路方法では，一方のマージンを
増やすと，増やした分，他方のマージンが減少してしま
うという問題があった。
めには，余裕時間ＴＢを増やせばよいため，ロウアドレ
スラッチ信号ＬＡＴのローからハイの立ち上がりを早め
ればよい。しかし，ロウアドレスラッチ信号ＬＡＴのハ
イからローの立ち上がりを早めることにより，余裕時間
ＴＡが減ってしまい，ＴＳＩマージンが減少してしま
う。すなわち，従来の回路方法では，一方のマージンを
増やすと，増やした分，他方のマージンが減少してしま
うという問題があった。
【００１６】本発明は，従来の半導体記憶装置が有する
上記問題点に鑑みてなされたものであり，本発明の目的
は，ＳＤＲＡＭのＴＳＩ規格とＴＨＩ規格の各タイミン
グマージンをそれぞれ増加することが可能な，新規かつ
改良された半導体記憶装置を提供することである。
上記問題点に鑑みてなされたものであり，本発明の目的
は，ＳＤＲＡＭのＴＳＩ規格とＴＨＩ規格の各タイミン
グマージンをそれぞれ増加することが可能な，新規かつ
改良された半導体記憶装置を提供することである。
【００１７】
【課題を解決するための手段】上記課題を解決するた
め，本発明の第１の観点によれば，請求項１に記載のよ
うに，一の外部入力信号が入力される第一の入力部と，
他の外部入力信号が入力される第二の入力部と，一の外
部入力信号に応じてラッチ信号を生成するラッチ信号生
成部と，ラッチ信号に応じて他の外部入力信号をラッチ
し，外部に出力する出力部と，からなる半導体記憶装置
であって，一の外部入力信号及び他の外部入力信号に応
じて，ラッチ信号の発生を止める禁止信号を生成してラ
ッチ信号生成部に入力する禁止信号生成部をさらに備え
ることを特徴とする半導体記憶装置が提供される。な
お，禁止信号生成部は，請求項３に記載のように，他の
外部入力信号がハイからローに変化したときのみ，禁止
信号を生成するようにしてもよい。かかる構成によれ
ば，ＴＨＩマージンを減らさずに，ＴＳＩマージンを増
やすことが可能である。
め，本発明の第１の観点によれば，請求項１に記載のよ
うに，一の外部入力信号が入力される第一の入力部と，
他の外部入力信号が入力される第二の入力部と，一の外
部入力信号に応じてラッチ信号を生成するラッチ信号生
成部と，ラッチ信号に応じて他の外部入力信号をラッチ
し，外部に出力する出力部と，からなる半導体記憶装置
であって，一の外部入力信号及び他の外部入力信号に応
じて，ラッチ信号の発生を止める禁止信号を生成してラ
ッチ信号生成部に入力する禁止信号生成部をさらに備え
ることを特徴とする半導体記憶装置が提供される。な
お，禁止信号生成部は，請求項３に記載のように，他の
外部入力信号がハイからローに変化したときのみ，禁止
信号を生成するようにしてもよい。かかる構成によれ
ば，ＴＨＩマージンを減らさずに，ＴＳＩマージンを増
やすことが可能である。
【００１８】また，禁止信号生成部は，請求項４に記載
のように，他の外部入力信号がローからハイに変化した
ときのみ，禁止信号を生成するようにしてもよい。かか
る構成によれば，ＴＨＩマージンを減らさずに，ＴＳＩ
マージンを増やすことが可能である。また，特に，ＳＤ
ＲＡＭでは，ハイイネーブルとなる外部入力信号ＤＱＭ
（Ｄａｔａ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｍａｓｋ）が
用いられており，このＤＱＭ信号のＴＳＩマージンを増
やすことが可能である。
のように，他の外部入力信号がローからハイに変化した
ときのみ，禁止信号を生成するようにしてもよい。かか
る構成によれば，ＴＨＩマージンを減らさずに，ＴＳＩ
マージンを増やすことが可能である。また，特に，ＳＤ
ＲＡＭでは，ハイイネーブルとなる外部入力信号ＤＱＭ
（Ｄａｔａ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｍａｓｋ）が
用いられており，このＤＱＭ信号のＴＳＩマージンを増
やすことが可能である。
【００１９】さらに好ましくは，禁止信号生成部は，請
求項２に記載のように，他の外部入力信号が変化したと
きのみ，禁止信号を生成するようにしてもよい。かかる
構成によれば，ＴＨＩマージンを減らさずに，ＴＳＩマ
ージンを増やすことが可能である。さらに，ロー，ハイ
ともにイネーブルとなる外部入力信号のアドレスや，Ｄ
ａｔａ Ｉｎｐｕｔ信号のＴＳＩマージンを増やすこと
が可能である。
求項２に記載のように，他の外部入力信号が変化したと
きのみ，禁止信号を生成するようにしてもよい。かかる
構成によれば，ＴＨＩマージンを減らさずに，ＴＳＩマ
ージンを増やすことが可能である。さらに，ロー，ハイ
ともにイネーブルとなる外部入力信号のアドレスや，Ｄ
ａｔａ Ｉｎｐｕｔ信号のＴＳＩマージンを増やすこと
が可能である。
【００２０】また，本発明の第２の観点によれば，請求
項５に記載のように，一の外部入力信号が入力される第
一の入力部と，他の外部入力信号が入力される第二の入
力部と，一の外部入力信号に応じてラッチ信号を生成す
るラッチ信号生成部と，ラッチ信号に応じて他の外部入
力信号を取り込み，外部に出力する出力部と，からなる
半導体記憶装置であって，一の外部入力信号に応じて，
第二の入力部から出力部への他の外部入力信号の伝達速
度を変化させる遅延部をさらに備えたことを特徴とする
半導体記憶装置が提供される。なお，遅延部は，請求項
６に記載のように，他の外部入力信号を伝達する複数の
伝達経路と，伝達経路の選択部とを備え，遅延用の伝達
経路にはインバータが介装されていてもよい。かかる構
成によれば，一の外部入力信号に応じて，外部入力信号
の伝達を遅らせることができ，ＴＳＩマージンを減らさ
ずに，ＴＨＩマージンを増やすことが可能である。
項５に記載のように，一の外部入力信号が入力される第
一の入力部と，他の外部入力信号が入力される第二の入
力部と，一の外部入力信号に応じてラッチ信号を生成す
るラッチ信号生成部と，ラッチ信号に応じて他の外部入
力信号を取り込み，外部に出力する出力部と，からなる
半導体記憶装置であって，一の外部入力信号に応じて，
第二の入力部から出力部への他の外部入力信号の伝達速
度を変化させる遅延部をさらに備えたことを特徴とする
半導体記憶装置が提供される。なお，遅延部は，請求項
６に記載のように，他の外部入力信号を伝達する複数の
伝達経路と，伝達経路の選択部とを備え，遅延用の伝達
経路にはインバータが介装されていてもよい。かかる構
成によれば，一の外部入力信号に応じて，外部入力信号
の伝達を遅らせることができ，ＴＳＩマージンを減らさ
ずに，ＴＨＩマージンを増やすことが可能である。
【００２１】また，遅延部は，請求項７に記載のよう
に，他の外部入力信号を伝達する複数の伝達経路と，伝
達経路の選択部とを備え，遅延用の伝達経路には抵抗が
介装されていてもよい。かかる構成によれば，一の外部
入力信号に応じて，外部入力信号の伝達を遅らせること
ができ，ＴＳＩマージンを減らさずに，ＴＨＩマージン
を増やすことが可能である。さらに，抵抗を介して電荷
の移動を行わせるため，瞬時電流を減らすことが可能で
ある。また，電圧依存の少ない遅延を実現することが可
能である。
に，他の外部入力信号を伝達する複数の伝達経路と，伝
達経路の選択部とを備え，遅延用の伝達経路には抵抗が
介装されていてもよい。かかる構成によれば，一の外部
入力信号に応じて，外部入力信号の伝達を遅らせること
ができ，ＴＳＩマージンを減らさずに，ＴＨＩマージン
を増やすことが可能である。さらに，抵抗を介して電荷
の移動を行わせるため，瞬時電流を減らすことが可能で
ある。また，電圧依存の少ない遅延を実現することが可
能である。
【００２２】また，遅延部は，請求項８に記載のよう
に，他の外部入力信号を伝達する複数の伝達経路と，伝
達経路の選択部とを備え，遅延用の伝達経路に介装され
る駆動トランジスタの数は通常の伝達経路に介装される
駆動トランジスタの数よりも少なくしてもよい。かかる
構成によれば，一の外部入力信号に応じて，外部入力信
号の伝達を遅らせることができ，ＴＳＩマージンを減ら
さずに，ＴＨＩマージンを増やすことが可能である。さ
らに，トランジスタの数を減少させるため，消費電力を
減少させることが可能である。
に，他の外部入力信号を伝達する複数の伝達経路と，伝
達経路の選択部とを備え，遅延用の伝達経路に介装され
る駆動トランジスタの数は通常の伝達経路に介装される
駆動トランジスタの数よりも少なくしてもよい。かかる
構成によれば，一の外部入力信号に応じて，外部入力信
号の伝達を遅らせることができ，ＴＳＩマージンを減ら
さずに，ＴＨＩマージンを増やすことが可能である。さ
らに，トランジスタの数を減少させるため，消費電力を
減少させることが可能である。
【００２３】また，遅延部は，請求項９に記載のよう
に，他の外部入力信号を伝達する複数の伝達経路と，伝
達経路の選択部とを備え，遅延用の伝達経路にはコンデ
ンサが介装されるようにしてもよい。かかる構成によれ
ば，一の外部入力信号に応じて，外部入力信号の伝達を
遅らせることができ，ＴＳＩマージンを減らさずに，Ｔ
ＨＩマージンを増やすことが可能である。さらに，コン
デンサの充放電で，遅延させるため，瞬時電流を減らす
ことが可能である。また，電圧依存の少ない遅延を実現
することが可能である。
に，他の外部入力信号を伝達する複数の伝達経路と，伝
達経路の選択部とを備え，遅延用の伝達経路にはコンデ
ンサが介装されるようにしてもよい。かかる構成によれ
ば，一の外部入力信号に応じて，外部入力信号の伝達を
遅らせることができ，ＴＳＩマージンを減らさずに，Ｔ
ＨＩマージンを増やすことが可能である。さらに，コン
デンサの充放電で，遅延させるため，瞬時電流を減らす
ことが可能である。また，電圧依存の少ない遅延を実現
することが可能である。
【００２４】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
【００２５】（第１の実施の形態）以下では，ＴＨＩマ
ージンを減少させることなく，ＴＳＩマージンを増加さ
せることが可能な制御回路１０，２０，３０について順
に説明する。まず，第１の実施の形態にかかる制御回路
１０を，図１を参照しながら説明する。以下では，図１
２に示した従来技術にかかる制御回路８０との違いにつ
いてのみ説明する。
ージンを減少させることなく，ＴＳＩマージンを増加さ
せることが可能な制御回路１０，２０，３０について順
に説明する。まず，第１の実施の形態にかかる制御回路
１０を，図１を参照しながら説明する。以下では，図１
２に示した従来技術にかかる制御回路８０との違いにつ
いてのみ説明する。
【００２６】制御回路１０は，第１の入力部１１と，第
２の入力部１２と，禁止信号生成部１３と，ラッチ信号
生成部１４と，出力部１５と，から主に構成される。本
実施の形態において特徴的なのは，禁止信号生成部１３
において生成されるパルス発生禁止信号ＳＴ１が，ラッ
チ信号生成部１４において生成されるロウアドレスラッ
チ信号ＬＡＴの発生を制御する点にある。
２の入力部１２と，禁止信号生成部１３と，ラッチ信号
生成部１４と，出力部１５と，から主に構成される。本
実施の形態において特徴的なのは，禁止信号生成部１３
において生成されるパルス発生禁止信号ＳＴ１が，ラッ
チ信号生成部１４において生成されるロウアドレスラッ
チ信号ＬＡＴの発生を制御する点にある。
【００２７】外部入力信号ＣＬＫに同期して発生するロ
ウアドレス取り込み信号ＩＮ１は，２つの信号に分岐さ
れ，一の信号は，禁止信号生成部１３に入力され，他の
信号は，直列に接続されたインバータ１００，１０２，
１０４を介して，信号１０５となり，ラッチ信号生成部
１４に入力される。
ウアドレス取り込み信号ＩＮ１は，２つの信号に分岐さ
れ，一の信号は，禁止信号生成部１３に入力され，他の
信号は，直列に接続されたインバータ１００，１０２，
１０４を介して，信号１０５となり，ラッチ信号生成部
１４に入力される。
【００２８】外部入力信号Ａ０に同期して発生する信号
ＩＮ２は，インバータ１２０を介して２つの信号に分岐
され，一の信号１２１は，禁止信号生成部１３に入力さ
れ，他の信号は，インバータ１２２，１２４，１２６を
介して，信号Ａ０Ｄとなり，出力部１５に入力される。
ＩＮ２は，インバータ１２０を介して２つの信号に分岐
され，一の信号１２１は，禁止信号生成部１３に入力さ
れ，他の信号は，インバータ１２２，１２４，１２６を
介して，信号Ａ０Ｄとなり，出力部１５に入力される。
【００２９】禁止信号生成部１３内では，第１の入力部
１１から出力されたロウアドレス取り込み信号ＩＮ１
は，さらに２つの信号に分岐し，一の信号は，複数段か
つ偶数段のインバータＤ３１，Ｄ３２を介する遅延経路
ＤＥＬＡＹ３を通って信号２１６となり，他の信号はイ
ンバータを介さない経路を通り，それぞれＮＡＮＤゲー
ト２１７に入力され，信号２１８を出力する。
１１から出力されたロウアドレス取り込み信号ＩＮ１
は，さらに２つの信号に分岐し，一の信号は，複数段か
つ偶数段のインバータＤ３１，Ｄ３２を介する遅延経路
ＤＥＬＡＹ３を通って信号２１６となり，他の信号はイ
ンバータを介さない経路を通り，それぞれＮＡＮＤゲー
ト２１７に入力され，信号２１８を出力する。
【００３０】ＮＡＮＤゲート２１７が出力した信号２１
８，及び第２の入力部１２からインバータ１２０を介し
て出力された信号１２１は，ＮＡＮＤゲート２１０に入
力され，ＮＡＮＤゲート２１０は，信号２１１を出力す
る。信号２１１は，２つの信号に分岐され，一の信号
は，複数段かつ偶数段のインバータＤ１１，Ｄ１２から
なる遅延経路ＤＥＬＡＹ１，及びインバータ２１３を通
って信号２１４となり，他の信号はインバータを介さな
い経路を通り，それぞれＮＯＲゲート２１５に入力さ
れ，その時間差により，ＮＯＲゲート２１５は，パルス
発生禁止信号ＳＴ１をワンショット出力する。
８，及び第２の入力部１２からインバータ１２０を介し
て出力された信号１２１は，ＮＡＮＤゲート２１０に入
力され，ＮＡＮＤゲート２１０は，信号２１１を出力す
る。信号２１１は，２つの信号に分岐され，一の信号
は，複数段かつ偶数段のインバータＤ１１，Ｄ１２から
なる遅延経路ＤＥＬＡＹ１，及びインバータ２１３を通
って信号２１４となり，他の信号はインバータを介さな
い経路を通り，それぞれＮＯＲゲート２１５に入力さ
れ，その時間差により，ＮＯＲゲート２１５は，パルス
発生禁止信号ＳＴ１をワンショット出力する。
【００３１】ラッチ信号生成部１４内では，第１の入力
部１１から出力されて，インバータ１００，１０２，１
０４を介した信号１０５，及びパルス発生禁止信号ＳＴ
１がＮＯＲゲート２５０に入力され，ＮＯＲゲート２５
０は，信号２５１を出力する。信号２５１は，２つの信
号に分岐され，一の信号は，インバータ１０８，１１
０，１１２を介する経路を通り，他の信号は，インバー
タを介さない経路を通り，それぞれＮＡＮＤゲート１１
４に入力され，その時間差により，ＮＡＮＤゲート１１
４は，ロウアドレスラッチ信号ＬＡＴをワンショット出
力する。
部１１から出力されて，インバータ１００，１０２，１
０４を介した信号１０５，及びパルス発生禁止信号ＳＴ
１がＮＯＲゲート２５０に入力され，ＮＯＲゲート２５
０は，信号２５１を出力する。信号２５１は，２つの信
号に分岐され，一の信号は，インバータ１０８，１１
０，１１２を介する経路を通り，他の信号は，インバー
タを介さない経路を通り，それぞれＮＡＮＤゲート１１
４に入力され，その時間差により，ＮＡＮＤゲート１１
４は，ロウアドレスラッチ信号ＬＡＴをワンショット出
力する。
【００３２】出力部１５には，第２の入力部１２から出
力された信号Ａ０Ｄ，及びロウアドレスラッチ信号ＬＡ
Ｔが入力され，従来の制御回路８０と同様に，内部ロウ
アドレス信号Ａ０Ｘを出力する。
力された信号Ａ０Ｄ，及びロウアドレスラッチ信号ＬＡ
Ｔが入力され，従来の制御回路８０と同様に，内部ロウ
アドレス信号Ａ０Ｘを出力する。
【００３３】第１の実施の形態にかかる制御回路１０は
上記のように構成されている。以下では，図２に示した
タイミングチャートを参照しながら，制御回路１０の動
作について説明する。
上記のように構成されている。以下では，図２に示した
タイミングチャートを参照しながら，制御回路１０の動
作について説明する。
【００３４】外部入力信号Ａ０がハイからローに遷移す
ると，そのＡ０に同期して遷移する信号ＩＮ２もハイか
らローに遷移し，信号１２１はローからハイに遷移す
る。この時，ロウアドレス取り込み信号ＩＮ１がローで
あれば，ＮＡＮＤゲート２１０はローとなる信号２１１
を出力する。ＮＯＲゲート２１５は，信号２１１と信号
２１４がともにローとなるとハイを出力し，その状態
は，信号２１１が遅延経路ＤＥＬＡＹ１を介し，信号２
１４がローからハイに遷移するまで保持される。
ると，そのＡ０に同期して遷移する信号ＩＮ２もハイか
らローに遷移し，信号１２１はローからハイに遷移す
る。この時，ロウアドレス取り込み信号ＩＮ１がローで
あれば，ＮＡＮＤゲート２１０はローとなる信号２１１
を出力する。ＮＯＲゲート２１５は，信号２１１と信号
２１４がともにローとなるとハイを出力し，その状態
は，信号２１１が遅延経路ＤＥＬＡＹ１を介し，信号２
１４がローからハイに遷移するまで保持される。
【００３５】ロウアドレス取り込み信号ＩＮ１がローか
らハイに遷移して，信号１０５をハイからローに遷移さ
せたとき，パルス発生禁止信号ＳＴ１がハイの区間は，
信号２５１はローの状態を保持し，ロウアドレスラッチ
信号ＬＡＴはハイからローに立ち下がらない。信号１０
５がローの状態で，パルス発生禁止信号ＳＴ１がハイか
らローに立ち下がることで，ＮＯＲゲート２５０はイネ
ーブルとなり，信号２５１をローからハイに遷移させ，
ロウアドレスラッチ信号ＬＡＴをワンショットローにさ
せる。つまり，パルス発生禁止信号ＳＴ１がハイの区間
は，ロウアドレスラッチ信号ＬＡＴの発生を止めている
のである。
らハイに遷移して，信号１０５をハイからローに遷移さ
せたとき，パルス発生禁止信号ＳＴ１がハイの区間は，
信号２５１はローの状態を保持し，ロウアドレスラッチ
信号ＬＡＴはハイからローに立ち下がらない。信号１０
５がローの状態で，パルス発生禁止信号ＳＴ１がハイか
らローに立ち下がることで，ＮＯＲゲート２５０はイネ
ーブルとなり，信号２５１をローからハイに遷移させ，
ロウアドレスラッチ信号ＬＡＴをワンショットローにさ
せる。つまり，パルス発生禁止信号ＳＴ１がハイの区間
は，ロウアドレスラッチ信号ＬＡＴの発生を止めている
のである。
【００３６】また，ロウアドレス取り込み信号ＩＮ１が
ローからハイに遷移しても，遅延経路ＤＥＬＡＹ３が出
力する信号２１６がハイに遷移するまで，信号２１８は
ハイ状態を保持し，パルス発生禁止信号ＳＴ１のハイ区
間を十分確保する（遅延経路ＤＥＬＡＹ１のインバータ
の数で決定する）ことが可能である。
ローからハイに遷移しても，遅延経路ＤＥＬＡＹ３が出
力する信号２１６がハイに遷移するまで，信号２１８は
ハイ状態を保持し，パルス発生禁止信号ＳＴ１のハイ区
間を十分確保する（遅延経路ＤＥＬＡＹ１のインバータ
の数で決定する）ことが可能である。
【００３７】本実施の形態にかかる半導体記憶装置１０
は上記のように構成され，動作することにより，以下の
ような優れた効果を奏する。すなわち，外部入力信号の
ＴＳＩが十分長い時は，ロウアドレス取り込み信号ＩＮ
１がローからハイに遷移し，信号１０５がハイからロー
に遷移したとき，パルス発生禁止信号ＳＴ１はワンショ
ットハイパルスを出力した後なのでローとなっており，
従来の制御回路８０と同じ動作を行う。しかし，外部入
力信号のＴＳＩが短いとき，パルス発生禁止信号ＳＴ１
のワンショットハイパルスがＮＯＲゲート２５０をディ
ゼーブルとして，ロウアドレスラッチ信号ＬＡＴの発生
を遅らせることが可能である。結果的に，ロウアドレス
ラッチ信号ＬＡＴのローからハイの立ち上がりも遅らす
ことができ，余裕時間ＴＡを増やすことができて，その
分ＴＳＩマージンを増やすことが可能である。
は上記のように構成され，動作することにより，以下の
ような優れた効果を奏する。すなわち，外部入力信号の
ＴＳＩが十分長い時は，ロウアドレス取り込み信号ＩＮ
１がローからハイに遷移し，信号１０５がハイからロー
に遷移したとき，パルス発生禁止信号ＳＴ１はワンショ
ットハイパルスを出力した後なのでローとなっており，
従来の制御回路８０と同じ動作を行う。しかし，外部入
力信号のＴＳＩが短いとき，パルス発生禁止信号ＳＴ１
のワンショットハイパルスがＮＯＲゲート２５０をディ
ゼーブルとして，ロウアドレスラッチ信号ＬＡＴの発生
を遅らせることが可能である。結果的に，ロウアドレス
ラッチ信号ＬＡＴのローからハイの立ち上がりも遅らす
ことができ，余裕時間ＴＡを増やすことができて，その
分ＴＳＩマージンを増やすことが可能である。
【００３８】また，上述のようにＴＳＩマージンを増や
した場合であっても，ＴＨＩマージンが減少しないこと
を，図３に示した制御回路１０のＴＨＩマージンのタイ
ミングチャートを参照しながら説明する。ＴＳＩ規格で
外部入力信号Ａ０を入力すると，信号ＩＮ２がハイから
ローに遷移して，パルス発生禁止信号ＳＴ１がワンショ
ットハイパルスを発生する。ロウアドレス取り込み信号
ＩＮ１が信号１０５をハイからローに切り替えるまえ
に，パルス発生禁止信号ＳＴ１がハイからローに切り替
わるように，パルス発生禁止信号ＳＴ１のパルス幅を調
整すれば，従来の制御回路８０と同じタイミングでロウ
アドレスラッチ信号ＬＡＴが発生するため，余裕時間Ｔ
Ｂは従来の制御回路８０と同じとなり，結果的にＴＨＩ
マージンも同じとなる。
した場合であっても，ＴＨＩマージンが減少しないこと
を，図３に示した制御回路１０のＴＨＩマージンのタイ
ミングチャートを参照しながら説明する。ＴＳＩ規格で
外部入力信号Ａ０を入力すると，信号ＩＮ２がハイから
ローに遷移して，パルス発生禁止信号ＳＴ１がワンショ
ットハイパルスを発生する。ロウアドレス取り込み信号
ＩＮ１が信号１０５をハイからローに切り替えるまえ
に，パルス発生禁止信号ＳＴ１がハイからローに切り替
わるように，パルス発生禁止信号ＳＴ１のパルス幅を調
整すれば，従来の制御回路８０と同じタイミングでロウ
アドレスラッチ信号ＬＡＴが発生するため，余裕時間Ｔ
Ｂは従来の制御回路８０と同じとなり，結果的にＴＨＩ
マージンも同じとなる。
【００３９】以上のように，制御回路１０によれば，Ｔ
ＨＩマージンを減少させることなく，ＴＳＩマージンを
増加させることが可能である。なお，制御回路１０は，
ローイネーブルとなる外部入力信号Ａ０に有効となる回
路である。
ＨＩマージンを減少させることなく，ＴＳＩマージンを
増加させることが可能である。なお，制御回路１０は，
ローイネーブルとなる外部入力信号Ａ０に有効となる回
路である。
【００４０】（第２の実施の形態）次に，第２の実施の
形態にかかる制御回路２０の構成を，図４を参照しなが
ら説明する。
形態にかかる制御回路２０の構成を，図４を参照しなが
ら説明する。
【００４１】外部入力信号ＣＬＫに同期して発生するロ
ウアドレス取り込み信号ＩＮ１は，２つの信号に分岐さ
れ，一の信号は，禁止信号生成部２３に入力され，他の
信号は，直列に接続されたインバータ１００，１０２，
１０４を介して，信号１０５となり，ラッチ信号生成部
２４に入力される。
ウアドレス取り込み信号ＩＮ１は，２つの信号に分岐さ
れ，一の信号は，禁止信号生成部２３に入力され，他の
信号は，直列に接続されたインバータ１００，１０２，
１０４を介して，信号１０５となり，ラッチ信号生成部
２４に入力される。
【００４２】外部入力信号Ａ０に同期して発生する信号
ＩＮ２は，インバータ１２０及びインバータ１２２を介
して２つの信号に分岐され，一の信号１２３は，禁止信
号生成部２３に入力され，他の信号は，インバータ１２
４，１２６を介して，信号Ａ０Ｄとなり，出力部２５に
入力される。このように，制御回路２０は，信号ＩＮ２
を，２つのインバータ１２０，１２２を介してから禁止
信号発生部２３に入力するという構成を有することによ
り，ハイイネーブルとなる外部入力信号Ａ０に有効とな
る回路である。
ＩＮ２は，インバータ１２０及びインバータ１２２を介
して２つの信号に分岐され，一の信号１２３は，禁止信
号生成部２３に入力され，他の信号は，インバータ１２
４，１２６を介して，信号Ａ０Ｄとなり，出力部２５に
入力される。このように，制御回路２０は，信号ＩＮ２
を，２つのインバータ１２０，１２２を介してから禁止
信号発生部２３に入力するという構成を有することによ
り，ハイイネーブルとなる外部入力信号Ａ０に有効とな
る回路である。
【００４３】禁止信号生成部２３内では，第１の入力部
２１から出力されたロウアドレス取り込み信号ＩＮ１
は，さらに２つの信号に分岐し，一の信号は，複数段か
つ偶数段のインバータＤ３１，Ｄ３２を介する遅延経路
ＤＥＬＡＹ３を通って信号２１６となり，他の信号はイ
ンバータを介さない経路を通り，それぞれＮＡＮＤゲー
ト２１７に入力され，信号２１８を出力する。
２１から出力されたロウアドレス取り込み信号ＩＮ１
は，さらに２つの信号に分岐し，一の信号は，複数段か
つ偶数段のインバータＤ３１，Ｄ３２を介する遅延経路
ＤＥＬＡＹ３を通って信号２１６となり，他の信号はイ
ンバータを介さない経路を通り，それぞれＮＡＮＤゲー
ト２１７に入力され，信号２１８を出力する。
【００４４】ＮＡＮＤゲート２１７が出力した信号２１
８，及び第２の入力部２２からインバータ１２０，１２
２を介して出力された信号１２３は，ＮＡＮＤゲート３
１０に入力され，ＮＡＮＤゲート３１０は，信号３１１
を出力する。信号３１１は，２つの信号に分岐され，一
の信号は，複数段かつ偶数段のインバータＤ２１，Ｄ２
２からなる遅延経路ＤＥＬＡＹ２，及びインバータ３１
３を通って信号３１４となり，他の信号はインバータを
介さない経路を通り，それぞれＮＯＲゲート３１５に入
力され，その時間差により，ＮＯＲゲート３１５は，パ
ルス発生禁止信号ＳＴ２をワンショット出力する。
８，及び第２の入力部２２からインバータ１２０，１２
２を介して出力された信号１２３は，ＮＡＮＤゲート３
１０に入力され，ＮＡＮＤゲート３１０は，信号３１１
を出力する。信号３１１は，２つの信号に分岐され，一
の信号は，複数段かつ偶数段のインバータＤ２１，Ｄ２
２からなる遅延経路ＤＥＬＡＹ２，及びインバータ３１
３を通って信号３１４となり，他の信号はインバータを
介さない経路を通り，それぞれＮＯＲゲート３１５に入
力され，その時間差により，ＮＯＲゲート３１５は，パ
ルス発生禁止信号ＳＴ２をワンショット出力する。
【００４５】ラッチ信号生成部２４内では，第１の入力
部２１から出力されて，インバータ１００，１０２，１
０４を介した信号１０５，及びパルス発生禁止信号ＳＴ
２がＮＯＲゲート３５０に入力され，ＮＯＲゲート３５
０は，信号３５１を出力する。信号３５１は，２つの信
号に分岐され，一の信号は，インバータ１０８，１１
０，１１２を介する経路を通り，他の信号は，インバー
タを介さない経路を通り，それぞれＮＡＮＤゲート１１
４に入力され，その時間差により，ＮＡＮＤゲート１１
４は，ロウアドレスラッチ信号ＬＡＴをワンショット出
力する。
部２１から出力されて，インバータ１００，１０２，１
０４を介した信号１０５，及びパルス発生禁止信号ＳＴ
２がＮＯＲゲート３５０に入力され，ＮＯＲゲート３５
０は，信号３５１を出力する。信号３５１は，２つの信
号に分岐され，一の信号は，インバータ１０８，１１
０，１１２を介する経路を通り，他の信号は，インバー
タを介さない経路を通り，それぞれＮＡＮＤゲート１１
４に入力され，その時間差により，ＮＡＮＤゲート１１
４は，ロウアドレスラッチ信号ＬＡＴをワンショット出
力する。
【００４６】出力部２５には，第２の入力部２２から出
力された信号Ａ０Ｄ，及びロウアドレスラッチ信号ＬＡ
Ｔが入力され，従来の制御回路８０と同様に，内部ロウ
アドレス信号Ａ０Ｘを出力する。
力された信号Ａ０Ｄ，及びロウアドレスラッチ信号ＬＡ
Ｔが入力され，従来の制御回路８０と同様に，内部ロウ
アドレス信号Ａ０Ｘを出力する。
【００４７】以上のように構成される制御回路２０のタ
イミングチャートは，図２に示した第１の実施の形態に
かかる制御回路１０のタイミングチャートと同様であ
る。以下では，図２に示したタイミングチャートを参照
しながら，制御回路２０の動作について説明する。
イミングチャートは，図２に示した第１の実施の形態に
かかる制御回路１０のタイミングチャートと同様であ
る。以下では，図２に示したタイミングチャートを参照
しながら，制御回路２０の動作について説明する。
【００４８】外部入力信号Ａ０がローからハイに遷移す
ると，そのＡ０に同期して遷移する信号ＩＮ２もローか
らハイに遷移し，信号１２３もローからハイに遷移す
る。この時，ロウアドレス取り込み信号ＩＮ１がローで
あれば，ＮＡＮＤゲート３１０は，ローとなる信号３１
１を出力する。ＮＯＲゲート３１５は，信号３１１と信
号３１４がともにローとなるとハイを出力し，その状態
は，信号３１１が遅延経路ＤＥＬＡＹ２を介し，信号３
１４がローからハイに遷移するまで保持される。
ると，そのＡ０に同期して遷移する信号ＩＮ２もローか
らハイに遷移し，信号１２３もローからハイに遷移す
る。この時，ロウアドレス取り込み信号ＩＮ１がローで
あれば，ＮＡＮＤゲート３１０は，ローとなる信号３１
１を出力する。ＮＯＲゲート３１５は，信号３１１と信
号３１４がともにローとなるとハイを出力し，その状態
は，信号３１１が遅延経路ＤＥＬＡＹ２を介し，信号３
１４がローからハイに遷移するまで保持される。
【００４９】ロウアドレス取り込み信号ＩＮ１がローか
らハイに遷移して，信号１０５をハイからローに遷移さ
せたとき，パルス発生禁止信号ＳＴ２がハイの区間は，
信号３５１はローの状態を保持し，ロウアドレスラッチ
信号ＬＡＴはハイからローに立ち下がらない。信号１０
５がローの状態で，パルス発生禁止信号ＳＴ２がハイか
らローに立ち下がることで，ＮＯＲゲート３５０はイネ
ーブルとなり，信号３５１をローからハイに遷移させ，
ロウアドレスラッチ信号ＬＡＴをワンショットローにさ
せる。つまり，パルス発生禁止信号ＳＴ２がハイの区間
は，ロウアドレスラッチ信号ＬＡＴの発生を止めている
のである。
らハイに遷移して，信号１０５をハイからローに遷移さ
せたとき，パルス発生禁止信号ＳＴ２がハイの区間は，
信号３５１はローの状態を保持し，ロウアドレスラッチ
信号ＬＡＴはハイからローに立ち下がらない。信号１０
５がローの状態で，パルス発生禁止信号ＳＴ２がハイか
らローに立ち下がることで，ＮＯＲゲート３５０はイネ
ーブルとなり，信号３５１をローからハイに遷移させ，
ロウアドレスラッチ信号ＬＡＴをワンショットローにさ
せる。つまり，パルス発生禁止信号ＳＴ２がハイの区間
は，ロウアドレスラッチ信号ＬＡＴの発生を止めている
のである。
【００５０】また，ロウアドレス取り込み信号ＩＮ１が
ローからハイに遷移しても，遅延経路ＤＥＬＡＹ３が出
力する信号２１６がハイに遷移するまで，信号２１８は
ハイ状態を保持し，パルス発生禁止信号ＳＴ２のハイ区
間を十分確保する（遅延経路ＤＥＬＡＹ２のインバータ
の数で決定する）ことが可能である。
ローからハイに遷移しても，遅延経路ＤＥＬＡＹ３が出
力する信号２１６がハイに遷移するまで，信号２１８は
ハイ状態を保持し，パルス発生禁止信号ＳＴ２のハイ区
間を十分確保する（遅延経路ＤＥＬＡＹ２のインバータ
の数で決定する）ことが可能である。
【００５１】第２の実施の形態にかかる制御回路２０
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，制御回路２０に
よれば，ＴＨＩマージンを減少させることなく，ＴＳＩ
マージンを増加させることが可能である。
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，制御回路２０に
よれば，ＴＨＩマージンを減少させることなく，ＴＳＩ
マージンを増加させることが可能である。
【００５２】さらに，制御回路２０は，ハイイネーブル
となる外部入力信号に有効となる回路である。特に，Ｓ
ＤＲＡＭでは，ハイイネーブルとなる外部入力信号ＤＱ
Ｍ（Ｄａｔａ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｍａｓｋ）
が用いられており，このＤＱＭ信号のＴＳＩマージンを
増やすことが可能である。
となる外部入力信号に有効となる回路である。特に，Ｓ
ＤＲＡＭでは，ハイイネーブルとなる外部入力信号ＤＱ
Ｍ（Ｄａｔａ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｍａｓｋ）
が用いられており，このＤＱＭ信号のＴＳＩマージンを
増やすことが可能である。
【００５３】（第３の実施の形態）次に，第３の実施の
形態にかかる制御回路３０を，図５を参照しながら説明
する。
形態にかかる制御回路３０を，図５を参照しながら説明
する。
【００５４】外部入力信号ＣＬＫに同期して発生するロ
ウアドレス取り込み信号ＩＮ１は，２つの信号に分岐さ
れ，一の信号は，禁止信号生成部３３に入力され，他の
信号は，直列に接続されたインバータ１００，１０２，
１０４を介して，信号１０５となり，ラッチ信号生成部
３４に入力される。
ウアドレス取り込み信号ＩＮ１は，２つの信号に分岐さ
れ，一の信号は，禁止信号生成部３３に入力され，他の
信号は，直列に接続されたインバータ１００，１０２，
１０４を介して，信号１０５となり，ラッチ信号生成部
３４に入力される。
【００５５】外部入力信号Ａ０に同期して発生する信号
ＩＮ２は，インバータ１２０を介して２つの信号に分岐
され，一の信号は，禁止信号発生部内のＮＡＮＤゲート
２１０の一の入力に入力される。他の信号は，インバー
タ１２２を介して２つの信号に分岐され，一の信号は，
禁止信号発生部内のＮＡＮＤゲート３１０の一の入力に
入力され，他の信号は，インバータ１２４，１２６を介
して，信号Ａ０Ｄとなり，出力部３５に入力される。こ
のように，制御回路３０は，第１の実施の形態にかかる
制御回路１０と第２の実施の形態にかかる制御回路２０
とを組み合わせた構成になっている。従って，制御回路
３０は，ハイ，ローともにイネーブルとなる外部入力信
号Ａ０に有効な回路である。
ＩＮ２は，インバータ１２０を介して２つの信号に分岐
され，一の信号は，禁止信号発生部内のＮＡＮＤゲート
２１０の一の入力に入力される。他の信号は，インバー
タ１２２を介して２つの信号に分岐され，一の信号は，
禁止信号発生部内のＮＡＮＤゲート３１０の一の入力に
入力され，他の信号は，インバータ１２４，１２６を介
して，信号Ａ０Ｄとなり，出力部３５に入力される。こ
のように，制御回路３０は，第１の実施の形態にかかる
制御回路１０と第２の実施の形態にかかる制御回路２０
とを組み合わせた構成になっている。従って，制御回路
３０は，ハイ，ローともにイネーブルとなる外部入力信
号Ａ０に有効な回路である。
【００５６】禁止信号生成部３３内では，第１の入力部
３１から出力されたロウアドレス取り込み信号ＩＮ１
は，さらに２つの信号に分岐し，一の信号は，複数段か
つ偶数段のインバータＤ３１，Ｄ３２を介する遅延経路
ＤＥＬＡＹ３を通って信号２１６となり，他の信号はイ
ンバータを介さない経路を通り，それぞれＮＡＮＤゲー
ト２１７に入力され，信号２１８を出力する。
３１から出力されたロウアドレス取り込み信号ＩＮ１
は，さらに２つの信号に分岐し，一の信号は，複数段か
つ偶数段のインバータＤ３１，Ｄ３２を介する遅延経路
ＤＥＬＡＹ３を通って信号２１６となり，他の信号はイ
ンバータを介さない経路を通り，それぞれＮＡＮＤゲー
ト２１７に入力され，信号２１８を出力する。
【００５７】ＮＡＮＤゲート２１７が出力した信号２１
８，及び第２の入力部３２からインバータ１２０を介し
て出力された信号１２１は，ＮＡＮＤゲート２１０に入
力され，ＮＡＮＤゲート２１０は，信号２１１を出力す
る。信号２１１は，２つの信号に分岐され，一の信号
は，複数段かつ偶数段のインバータＤ１１，Ｄ１２から
なる遅延経路ＤＥＬＡＹ１，及びインバータ２１３を通
り，他の信号はインバータを介さない経路を通り，それ
ぞれＮＯＲゲート２１５に入力され，その時間差によ
り，ＮＯＲゲート２１５は，パルス発生禁止信号ＳＴ１
をワンショット出力する。
８，及び第２の入力部３２からインバータ１２０を介し
て出力された信号１２１は，ＮＡＮＤゲート２１０に入
力され，ＮＡＮＤゲート２１０は，信号２１１を出力す
る。信号２１１は，２つの信号に分岐され，一の信号
は，複数段かつ偶数段のインバータＤ１１，Ｄ１２から
なる遅延経路ＤＥＬＡＹ１，及びインバータ２１３を通
り，他の信号はインバータを介さない経路を通り，それ
ぞれＮＯＲゲート２１５に入力され，その時間差によ
り，ＮＯＲゲート２１５は，パルス発生禁止信号ＳＴ１
をワンショット出力する。
【００５８】一方，ＮＡＮＤゲート２１７が出力した信
号２１８，及び第２の入力部３２からインバータ１２
０，１２２を介して出力された信号１２３は，ＮＡＮＤ
ゲート３１０に入力され，ＮＡＮＤゲート３１０は，信
号３１１を出力する。信号３１１は，２つの信号に分岐
され，一の信号は，複数段かつ偶数段のインバータＤ２
１，Ｄ２２からなる遅延経路ＤＥＬＡＹ２，及びインバ
ータ３１３を通り，他の信号はインバータを介さない経
路を通り，それぞれＮＯＲゲート３１５に入力され，そ
の時間差により，ＮＯＲゲート３１５は，パルス発生禁
止信号ＳＴ２をワンショット出力する。
号２１８，及び第２の入力部３２からインバータ１２
０，１２２を介して出力された信号１２３は，ＮＡＮＤ
ゲート３１０に入力され，ＮＡＮＤゲート３１０は，信
号３１１を出力する。信号３１１は，２つの信号に分岐
され，一の信号は，複数段かつ偶数段のインバータＤ２
１，Ｄ２２からなる遅延経路ＤＥＬＡＹ２，及びインバ
ータ３１３を通り，他の信号はインバータを介さない経
路を通り，それぞれＮＯＲゲート３１５に入力され，そ
の時間差により，ＮＯＲゲート３１５は，パルス発生禁
止信号ＳＴ２をワンショット出力する。
【００５９】ラッチ信号生成部３４内では，第１の入力
部３１から出力されて，インバータ１００，１０２，１
０４を介した信号１０５，パルス発生禁止信号ＳＴ１，
及びパルス発生信号ＳＴ２がＮＯＲゲート４５０に入力
され，ＮＯＲゲート４５０は，信号４５１を出力する。
信号４５１は，２つの信号に分岐され，一の信号は，イ
ンバータ１０８，１１０，１１２を介する経路を通り，
他の信号は，インバータを介さない経路を通り，それぞ
れＮＡＮＤゲート１１４に入力され，その時間差によ
り，ＮＡＮＤゲート１１４は，ロウアドレスラッチ信号
ＬＡＴをワンショット出力する。
部３１から出力されて，インバータ１００，１０２，１
０４を介した信号１０５，パルス発生禁止信号ＳＴ１，
及びパルス発生信号ＳＴ２がＮＯＲゲート４５０に入力
され，ＮＯＲゲート４５０は，信号４５１を出力する。
信号４５１は，２つの信号に分岐され，一の信号は，イ
ンバータ１０８，１１０，１１２を介する経路を通り，
他の信号は，インバータを介さない経路を通り，それぞ
れＮＡＮＤゲート１１４に入力され，その時間差によ
り，ＮＡＮＤゲート１１４は，ロウアドレスラッチ信号
ＬＡＴをワンショット出力する。
【００６０】出力部３５には，第２の入力部３２から出
力された信号Ａ０Ｄ，及びロウアドレスラッチ信号ＬＡ
Ｔが入力され，従来の制御回路８０と同様に，内部ロウ
アドレス信号Ａ０Ｘを出力する。
力された信号Ａ０Ｄ，及びロウアドレスラッチ信号ＬＡ
Ｔが入力され，従来の制御回路８０と同様に，内部ロウ
アドレス信号Ａ０Ｘを出力する。
【００６１】以上のように構成される制御回路３０のタ
イミングチャートは，図２に示した第１の実施の形態に
かかる制御回路１０のタイミングチャートと同様であ
る。以下では，図２に示したタイミングチャートを参照
しながら，制御回路３０の動作について説明する。
イミングチャートは，図２に示した第１の実施の形態に
かかる制御回路１０のタイミングチャートと同様であ
る。以下では，図２に示したタイミングチャートを参照
しながら，制御回路３０の動作について説明する。
【００６２】外部入力信号Ａ０がハイからローに遷移す
ると，そのＡ０に同期して遷移する信号ＩＮ２もハイか
らローに遷移し，信号１２１はローからハイに遷移す
る。この時，ロウアドレス取り込み信号ＩＮ１がローで
あれば，第１の実施の形態と同様に，ＮＡＮＤゲート２
１０は，ローとなる信号２１１を出力する。ＮＯＲゲー
ト２１５は，信号２１１と信号２１４がともにローとな
るとハイを出力し，その状態は，信号２１１が遅延経路
ＤＥＬＡＹ１を介し，信号２１４がローからハイに遷移
するまで保持される。
ると，そのＡ０に同期して遷移する信号ＩＮ２もハイか
らローに遷移し，信号１２１はローからハイに遷移す
る。この時，ロウアドレス取り込み信号ＩＮ１がローで
あれば，第１の実施の形態と同様に，ＮＡＮＤゲート２
１０は，ローとなる信号２１１を出力する。ＮＯＲゲー
ト２１５は，信号２１１と信号２１４がともにローとな
るとハイを出力し，その状態は，信号２１１が遅延経路
ＤＥＬＡＹ１を介し，信号２１４がローからハイに遷移
するまで保持される。
【００６３】一方，外部入力信号Ａ０がローからハイに
遷移すると，そのＡ０に同期して遷移する信号ＩＮ２も
ローからハイに遷移し，信号１２３もローからハイに遷
移する。この時，ロウアドレス取り込み信号ＩＮ１がロ
ーであれば，第２の実施の形態と同様に，ＮＡＮＤゲー
ト３１０は，ローとなる信号３１１を出力する。ＮＯＲ
ゲート３１５は，信号３１１と信号３１４がともにロー
となるとハイを出力し，その状態は，信号３１１が遅延
経路ＤＥＬＡＹ２を介し，信号３１４がローからハイに
遷移するまで保持される。
遷移すると，そのＡ０に同期して遷移する信号ＩＮ２も
ローからハイに遷移し，信号１２３もローからハイに遷
移する。この時，ロウアドレス取り込み信号ＩＮ１がロ
ーであれば，第２の実施の形態と同様に，ＮＡＮＤゲー
ト３１０は，ローとなる信号３１１を出力する。ＮＯＲ
ゲート３１５は，信号３１１と信号３１４がともにロー
となるとハイを出力し，その状態は，信号３１１が遅延
経路ＤＥＬＡＹ２を介し，信号３１４がローからハイに
遷移するまで保持される。
【００６４】ロウアドレス取り込み信号ＩＮ１がローか
らハイに遷移して，信号１０５をハイからローに遷移さ
せたとき，パルス発生禁止信号ＳＴ１またはパルス発生
禁止信号ＳＴ２がハイの区間は，信号４５１はローの状
態を保持し，ロウアドレスラッチ信号ＬＡＴはハイから
ローに立ち下がらない。信号１０５がローの状態で，パ
ルス発生禁止信号ＳＴ１及びパルス発生禁止信号ＳＴ２
がハイからローに立ち下がることで，ＮＯＲゲート４５
０はイネーブルとなり，信号４５１をローからハイに遷
移させ，ロウアドレスラッチ信号ＬＡＴをワンショット
ローにさせる。つまり，パルス発生禁止信号ＳＴ１及び
パルス発生禁止信号ＳＴ２がハイの区間は，ロウアドレ
スラッチ信号ＬＡＴの発生を止めているのである。
らハイに遷移して，信号１０５をハイからローに遷移さ
せたとき，パルス発生禁止信号ＳＴ１またはパルス発生
禁止信号ＳＴ２がハイの区間は，信号４５１はローの状
態を保持し，ロウアドレスラッチ信号ＬＡＴはハイから
ローに立ち下がらない。信号１０５がローの状態で，パ
ルス発生禁止信号ＳＴ１及びパルス発生禁止信号ＳＴ２
がハイからローに立ち下がることで，ＮＯＲゲート４５
０はイネーブルとなり，信号４５１をローからハイに遷
移させ，ロウアドレスラッチ信号ＬＡＴをワンショット
ローにさせる。つまり，パルス発生禁止信号ＳＴ１及び
パルス発生禁止信号ＳＴ２がハイの区間は，ロウアドレ
スラッチ信号ＬＡＴの発生を止めているのである。
【００６５】また，ロウアドレス取り込み信号ＩＮ１が
ローからハイに遷移しても，遅延経路ＤＥＬＡＹ３が出
力する信号２１６がハイに遷移するまで，信号２１８は
ハイ状態を保持し，パルス発生禁止信号ＳＴ１のハイ区
間を十分確保し（遅延経路ＤＥＬＡＹ１のインバータの
数で決定する），パルス発生禁止信号ＳＴ２のハイ区間
を十分確保する（遅延経路ＤＥＬＡＹ２のインバータの
数で決定する）ことが可能である。
ローからハイに遷移しても，遅延経路ＤＥＬＡＹ３が出
力する信号２１６がハイに遷移するまで，信号２１８は
ハイ状態を保持し，パルス発生禁止信号ＳＴ１のハイ区
間を十分確保し（遅延経路ＤＥＬＡＹ１のインバータの
数で決定する），パルス発生禁止信号ＳＴ２のハイ区間
を十分確保する（遅延経路ＤＥＬＡＹ２のインバータの
数で決定する）ことが可能である。
【００６６】第３の実施の形態にかかる制御回路３０
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，制御回路３０に
よれば，ＴＨＩマージンを減少させることなく，ＴＳＩ
マージンを増加させることが可能である。
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，制御回路３０に
よれば，ＴＨＩマージンを減少させることなく，ＴＳＩ
マージンを増加させることが可能である。
【００６７】さらに，制御回路３０は，ロー，ハイとも
にイネーブルとなる外部入力信号に有効となる回路であ
る。従って，ロー，ハイともにイネーブルとなる外部入
力信号のアドレスや，Ｄａｔａ Ｉｎｐｕｔ信号のＴＳ
Ｉマージンを増加させることが可能である。
にイネーブルとなる外部入力信号に有効となる回路であ
る。従って，ロー，ハイともにイネーブルとなる外部入
力信号のアドレスや，Ｄａｔａ Ｉｎｐｕｔ信号のＴＳ
Ｉマージンを増加させることが可能である。
【００６８】（第４の実施の形態）以下では，ＴＳＩマ
ージンを減少させることなく，ＴＨＩマージンを増加さ
せることが可能な制御回路４０，５０，６０，７０につ
いて順に説明する。まず，第４の実施の形態にかかる制
御回路４０を，図６を参照しながら説明する。以下で
は，図１２に示した従来技術にかかる制御回路８０との
違いについてのみ説明する。
ージンを減少させることなく，ＴＨＩマージンを増加さ
せることが可能な制御回路４０，５０，６０，７０につ
いて順に説明する。まず，第４の実施の形態にかかる制
御回路４０を，図６を参照しながら説明する。以下で
は，図１２に示した従来技術にかかる制御回路８０との
違いについてのみ説明する。
【００６９】制御回路４０は，第１の入力部４１と，第
２の入力部４２と，遅延部４３と，ラッチ信号生成部４
４と，出力部４５と，から主に構成される。本実施の形
態において特徴的なのは，遅延部４３には，第２の入力
部４２から遅延部４３に入力された信号の，遅延部４３
内における伝達経路が２つあり，伝達経路を切り替える
ことにより，信号の伝達する時間を送らせるという点で
ある。
２の入力部４２と，遅延部４３と，ラッチ信号生成部４
４と，出力部４５と，から主に構成される。本実施の形
態において特徴的なのは，遅延部４３には，第２の入力
部４２から遅延部４３に入力された信号の，遅延部４３
内における伝達経路が２つあり，伝達経路を切り替える
ことにより，信号の伝達する時間を送らせるという点で
ある。
【００７０】外部入力信号ＣＬＫに同期して発生するロ
ウアドレス取り込み信号ＩＮ１は，インバータ１００を
介した後２つの信号に分岐され，一の信号１０１は，遅
延部４３内のＮＭＯＳ４１２のゲート，及びＰＭＯＳ４
１４のゲートに入力される。他の信号は，インバータ１
０２を介した後２つの信号に分岐され，一の信号１０３
は，遅延部４３内のＰＭＯＳ４１１のゲート，及びＮＭ
ＯＳ４１３のゲートに入力される。他の信号は，直列に
接続されたインバータ１０４，１０６を介してラッチ信
号生成部４４に入力される。なお，ラッチ信号生成部４
４は，従来の制御回路８０におけるラッチ信号生成部８
４と同様の構成であり，ロウアドレスラッチ信号ＬＡＴ
を出力する。
ウアドレス取り込み信号ＩＮ１は，インバータ１００を
介した後２つの信号に分岐され，一の信号１０１は，遅
延部４３内のＮＭＯＳ４１２のゲート，及びＰＭＯＳ４
１４のゲートに入力される。他の信号は，インバータ１
０２を介した後２つの信号に分岐され，一の信号１０３
は，遅延部４３内のＰＭＯＳ４１１のゲート，及びＮＭ
ＯＳ４１３のゲートに入力される。他の信号は，直列に
接続されたインバータ１０４，１０６を介してラッチ信
号生成部４４に入力される。なお，ラッチ信号生成部４
４は，従来の制御回路８０におけるラッチ信号生成部８
４と同様の構成であり，ロウアドレスラッチ信号ＬＡＴ
を出力する。
【００７１】第２の入力部４２は，従来の制御回路８０
における第２の入力部８２と同様の構成であり，外部入
力信号Ａ０に同期して発生する信号ＩＮ２は，直列に接
続されたインバータ１２０，１２２，１２４，１２６を
介して遅延部４３に入力される。
における第２の入力部８２と同様の構成であり，外部入
力信号Ａ０に同期して発生する信号ＩＮ２は，直列に接
続されたインバータ１２０，１２２，１２４，１２６を
介して遅延部４３に入力される。
【００７２】遅延部４３では，第２の入力部４２から出
力された信号は，以下の２つの経路により出力部４５に
出力される。第１の経路は，インバータを介さず，ＰＭ
ＯＳ４１１，ＮＭＯＳ４１２からなるトランスファゲー
トＴＲ１を介する経路であり，第２の経路は，複数段か
つ偶数段のインバータＤ４１，Ｄ４２，Ｄ４３，Ｄ４４
を介する遅延経路ＤＥＬＡＹ４，ＮＭＯＳ４１３及びＰ
ＭＯＳ４１４からなるトランスファゲートＴＲ２を介す
る経路である。
力された信号は，以下の２つの経路により出力部４５に
出力される。第１の経路は，インバータを介さず，ＰＭ
ＯＳ４１１，ＮＭＯＳ４１２からなるトランスファゲー
トＴＲ１を介する経路であり，第２の経路は，複数段か
つ偶数段のインバータＤ４１，Ｄ４２，Ｄ４３，Ｄ４４
を介する遅延経路ＤＥＬＡＹ４，ＮＭＯＳ４１３及びＰ
ＭＯＳ４１４からなるトランスファゲートＴＲ２を介す
る経路である。
【００７３】従って，ロウアドレス取り込み信号ＩＮ１
がハイのときは，ＰＭＯＳ４１１，ＮＭＯＳ４１２はオ
フし，ＮＭＯＳ４１３，ＰＭＯＳ４１４はオンすること
により，遅延経路ＤＥＬＡＹ４を介して信号が伝わる。
ロウアドレス取り込み信号ＩＮ１がローのときは，ＰＭ
ＯＳ４１１，ＮＭＯＳ４１２はオンし，ＮＭＯＳ４１
３，ＰＭＯＳ４１４はオフすることにより，インバータ
を介さない経路を信号が伝わる。遅延経路ＤＥＬＡＹ４
を伝わった信号，またはインバータを介さない経路を伝
わった信号は，信号Ａ０Ｄとなり，出力部４５に出力さ
れる。なお，出力部４５は，従来の制御回路８０におけ
る出力部８５と同様の構成である。
がハイのときは，ＰＭＯＳ４１１，ＮＭＯＳ４１２はオ
フし，ＮＭＯＳ４１３，ＰＭＯＳ４１４はオンすること
により，遅延経路ＤＥＬＡＹ４を介して信号が伝わる。
ロウアドレス取り込み信号ＩＮ１がローのときは，ＰＭ
ＯＳ４１１，ＮＭＯＳ４１２はオンし，ＮＭＯＳ４１
３，ＰＭＯＳ４１４はオフすることにより，インバータ
を介さない経路を信号が伝わる。遅延経路ＤＥＬＡＹ４
を伝わった信号，またはインバータを介さない経路を伝
わった信号は，信号Ａ０Ｄとなり，出力部４５に出力さ
れる。なお，出力部４５は，従来の制御回路８０におけ
る出力部８５と同様の構成である。
【００７４】第４の実施の形態にかかる制御回路４０は
上記のように構成されている。以下では，図７及び図８
に示したタイミングチャートを参照しながら，制御回路
４０の動作について説明する。
上記のように構成されている。以下では，図７及び図８
に示したタイミングチャートを参照しながら，制御回路
４０の動作について説明する。
【００７５】ロウアドレス取り込み信号ＩＮ１がローの
時，ＰＭＯＳ４１１，及びＮＭＯＳ４１２はともにオン
しており，信号４１０の状態を信号Ａ０Ｄに出力してい
る。一方，ＰＭＯＳ４１４，及びＮＭＯＳ４１３はとも
にオフしている。ここまでの動作は従来の制御回路８０
と同様である。ロウアドレス取り込み信号ＩＮ１が発生
すると，信号１０１がハイからローに遷移し，信号１０
３は，ローからハイに遷移する。このため，ＰＭＯＳ４
１１，及びＮＭＯＳ４１２はともにオフし，ＰＭＯＳ４
１４，及びＮＭＯＳ４１３はともにオンして，信号４１
５の状態を信号Ａ０Ｄに出力する。つまり，ロウアドレ
ス取り込み信号ＩＮ１で，信号ＩＮ２から信号Ａ０Ｄに
伝達する時間を遅らせ，信号Ａ０Ｄの切り替わりを遅ら
せている。
時，ＰＭＯＳ４１１，及びＮＭＯＳ４１２はともにオン
しており，信号４１０の状態を信号Ａ０Ｄに出力してい
る。一方，ＰＭＯＳ４１４，及びＮＭＯＳ４１３はとも
にオフしている。ここまでの動作は従来の制御回路８０
と同様である。ロウアドレス取り込み信号ＩＮ１が発生
すると，信号１０１がハイからローに遷移し，信号１０
３は，ローからハイに遷移する。このため，ＰＭＯＳ４
１１，及びＮＭＯＳ４１２はともにオフし，ＰＭＯＳ４
１４，及びＮＭＯＳ４１３はともにオンして，信号４１
５の状態を信号Ａ０Ｄに出力する。つまり，ロウアドレ
ス取り込み信号ＩＮ１で，信号ＩＮ２から信号Ａ０Ｄに
伝達する時間を遅らせ，信号Ａ０Ｄの切り替わりを遅ら
せている。
【００７６】第４の実施の形態にかかる制御回路４０
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，ロウアドレス取
り込み信号発生後，信号ＩＮ２から信号Ａ０Ｄまでの伝
達経路を，遅延経路ＤＥＬＡＹ４を伝達する経路に変化
させることで，信号Ａ０Ｄのローからハイの切り替わり
を遅らせる。その結果，余裕時間ＴＢを増加させ，その
分ＴＨＩマージンを増やすことが可能である。
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，ロウアドレス取
り込み信号発生後，信号ＩＮ２から信号Ａ０Ｄまでの伝
達経路を，遅延経路ＤＥＬＡＹ４を伝達する経路に変化
させることで，信号Ａ０Ｄのローからハイの切り替わり
を遅らせる。その結果，余裕時間ＴＢを増加させ，その
分ＴＨＩマージンを増やすことが可能である。
【００７７】また，上述のようにＴＨＩマージンを増や
した場合であっても，ＴＳＩマージンが減少しないこと
を，図８に示した制御回路４０のＴＳＩマージンのタイ
ミングチャートを参照しながら説明する。ＴＳＩ規格で
外部入力信号Ａ０をハイからローに切り替えると，信号
ＩＮ２がハイからローに遷移して，信号４１０をハイか
らローに遷移させる。このときロウアドレス取り込み信
号ＩＮ１がローであるように回路を設計すれば，ＰＭＯ
Ｓ４１１，ＮＭＯＳ４１２がオンして信号４１０の情報
を信号Ａ０Ｄに出力するため，従来の制御回路８０と同
じタイミングで信号Ａ０Ｄを切り替えることが可能であ
る。結果的に，余裕時間ＴＡは従来の制御回路８０と同
様となり，ＴＳＩマージンも同じとなる。
した場合であっても，ＴＳＩマージンが減少しないこと
を，図８に示した制御回路４０のＴＳＩマージンのタイ
ミングチャートを参照しながら説明する。ＴＳＩ規格で
外部入力信号Ａ０をハイからローに切り替えると，信号
ＩＮ２がハイからローに遷移して，信号４１０をハイか
らローに遷移させる。このときロウアドレス取り込み信
号ＩＮ１がローであるように回路を設計すれば，ＰＭＯ
Ｓ４１１，ＮＭＯＳ４１２がオンして信号４１０の情報
を信号Ａ０Ｄに出力するため，従来の制御回路８０と同
じタイミングで信号Ａ０Ｄを切り替えることが可能であ
る。結果的に，余裕時間ＴＡは従来の制御回路８０と同
様となり，ＴＳＩマージンも同じとなる。
【００７８】（第５の実施の形態）次に，第５の実施の
形態にかかる制御回路５０を，図９を参照しながら説明
する。なお，制御回路５０の構成について，第４の実施
の形態にかかる制御回路４０の構成と相違する部分であ
る第１の入力部５１，第２の入力部５２，遅延部５３に
ついてのみ説明する。本実施の形態において特徴的なの
は，遅延部５３に抵抗Ｒ１〜Ｒ４を付与することによ
り，信号の伝達する時間を遅らせるという点である。
形態にかかる制御回路５０を，図９を参照しながら説明
する。なお，制御回路５０の構成について，第４の実施
の形態にかかる制御回路４０の構成と相違する部分であ
る第１の入力部５１，第２の入力部５２，遅延部５３に
ついてのみ説明する。本実施の形態において特徴的なの
は，遅延部５３に抵抗Ｒ１〜Ｒ４を付与することによ
り，信号の伝達する時間を遅らせるという点である。
【００７９】外部入力信号ＣＬＫに同期して発生するロ
ウアドレス取り込み信号ＩＮ１は，インバータ１００を
介した後２つの信号に分岐され，一の信号１０１は，遅
延部５３内のＮＭＯＳ５１７のゲート，及びＮＭＯＳ５
２７のゲートに入力される。他の信号は，インバータ１
０２を介した後２つの信号に分岐され，一の信号１０３
は，遅延部５３内のＰＭＯＳ５１１のゲート，及びＰＭ
ＯＳ５２１のゲートに入力される。他の信号は，直列に
接続されたインバータ１０４，１０６を介してラッチ信
号生成部５４に入力される。なお，ラッチ信号生成部５
４は，従来の制御回路８０におけるラッチ信号生成部８
４と同様の構成であり，ロウアドレスラッチ信号ＬＡＴ
を出力する。
ウアドレス取り込み信号ＩＮ１は，インバータ１００を
介した後２つの信号に分岐され，一の信号１０１は，遅
延部５３内のＮＭＯＳ５１７のゲート，及びＮＭＯＳ５
２７のゲートに入力される。他の信号は，インバータ１
０２を介した後２つの信号に分岐され，一の信号１０３
は，遅延部５３内のＰＭＯＳ５１１のゲート，及びＰＭ
ＯＳ５２１のゲートに入力される。他の信号は，直列に
接続されたインバータ１０４，１０６を介してラッチ信
号生成部５４に入力される。なお，ラッチ信号生成部５
４は，従来の制御回路８０におけるラッチ信号生成部８
４と同様の構成であり，ロウアドレスラッチ信号ＬＡＴ
を出力する。
【００８０】外部入力信号Ａ０に同期して発生する信号
ＩＮ２は，インバータ１２０を介して，遅延部５３内の
ＰＭＯＳ５１３，及びＮＭＯＳ５１５のゲートに入力さ
れる。
ＩＮ２は，インバータ１２０を介して，遅延部５３内の
ＰＭＯＳ５１３，及びＮＭＯＳ５１５のゲートに入力さ
れる。
【００８１】遅延部５３は，直列に接続されたＰＭＯＳ
５１１，５１３，ＮＭＯＳ５１５，５１７と，直列に接
続されたＰＭＯＳ５２１，５２３，ＮＭＯＳ５２５，５
２７と，ＰＭＯＳ５１１のソース及びドレインに接続さ
れた抵抗Ｒ１と，ＮＭＯＳ５１７のソース及びドレイン
に接続された抵抗Ｒ２と，ＰＭＯＳ５２１のソース及び
ドレインに接続された抵抗Ｒ３と，ＮＭＯＳ５２５のソ
ース及びドレインに接続された抵抗Ｒ４と，から構成さ
れる。
５１１，５１３，ＮＭＯＳ５１５，５１７と，直列に接
続されたＰＭＯＳ５２１，５２３，ＮＭＯＳ５２５，５
２７と，ＰＭＯＳ５１１のソース及びドレインに接続さ
れた抵抗Ｒ１と，ＮＭＯＳ５１７のソース及びドレイン
に接続された抵抗Ｒ２と，ＰＭＯＳ５２１のソース及び
ドレインに接続された抵抗Ｒ３と，ＮＭＯＳ５２５のソ
ース及びドレインに接続された抵抗Ｒ４と，から構成さ
れる。
【００８２】ＰＭＯＳ５１１は電源ＶＣＣ１に接続さ
れ，ＰＭＯＳ５２１は電源ＶＣＣ２に接続され，ＮＭＯ
Ｓ５１７はグランドＶＳＳ１に接続され，ＮＭＯＳ５２
７はグランドＶＳＳ２に接続される。ＮＭＯＳ５１７及
びＮＭＯＳ５２７は，信号１０１に同期してオンし，Ｐ
ＭＯＳ５１１及びＰＭＯＳ５２１は，信号１０３に同期
してオンする。
れ，ＰＭＯＳ５２１は電源ＶＣＣ２に接続され，ＮＭＯ
Ｓ５１７はグランドＶＳＳ１に接続され，ＮＭＯＳ５２
７はグランドＶＳＳ２に接続される。ＮＭＯＳ５１７及
びＮＭＯＳ５２７は，信号１０１に同期してオンし，Ｐ
ＭＯＳ５１１及びＰＭＯＳ５２１は，信号１０３に同期
してオンする。
【００８３】ＰＭＯＳ５１３がオンしているとき，電源
ＶＣＣ１からＰＭＯＳ５１１または抵抗Ｒ１を介して，
ハイとなる信号５１４として，ＮＭＯＳ５２５をオンす
る。一方，ＮＭＯＳ５１５がオンしているとき，グラン
ドＶＳＳ１からＮＭＯＳ５１７をまたは抵抗Ｒ２を介し
て，ローとなる信号５１４として，ＰＭＯＳ５２３をオ
ンする。
ＶＣＣ１からＰＭＯＳ５１１または抵抗Ｒ１を介して，
ハイとなる信号５１４として，ＮＭＯＳ５２５をオンす
る。一方，ＮＭＯＳ５１５がオンしているとき，グラン
ドＶＳＳ１からＮＭＯＳ５１７をまたは抵抗Ｒ２を介し
て，ローとなる信号５１４として，ＰＭＯＳ５２３をオ
ンする。
【００８４】ＰＭＯＳ５２３がオンしているとき，電源
ＶＣＣ２からＰＭＯＳ５２１または抵抗Ｒ３を介して，
ハイとなる信号５２４として遅延部５３から出力され
る。一方，ＮＭＯＳ５２５がオンしているとき，グラン
ドＶＳＳ２からＮＭＯＳ５２７をまたは抵抗Ｒ４を介し
て，ローとなる信号５２４として遅延部５３から出力さ
れる。信号５２４は，インバータ１２６を介して信号Ａ
０Ｄとなり，出力部５５に出力される。なお，出力部５
５は，従来の制御回路８０における出力部８５と同様の
構成である。
ＶＣＣ２からＰＭＯＳ５２１または抵抗Ｒ３を介して，
ハイとなる信号５２４として遅延部５３から出力され
る。一方，ＮＭＯＳ５２５がオンしているとき，グラン
ドＶＳＳ２からＮＭＯＳ５２７をまたは抵抗Ｒ４を介し
て，ローとなる信号５２４として遅延部５３から出力さ
れる。信号５２４は，インバータ１２６を介して信号Ａ
０Ｄとなり，出力部５５に出力される。なお，出力部５
５は，従来の制御回路８０における出力部８５と同様の
構成である。
【００８５】第５の実施の形態にかかる制御回路５０の
タイミングチャートは，図７及び図８に示した第４の実
施の形態にかかる制御回路４０のタイミングチャートと
同様である。以下では，図７及び図８に示したタイミン
グチャートを参照しながら，制御回路５０の動作につい
て説明する。
タイミングチャートは，図７及び図８に示した第４の実
施の形態にかかる制御回路４０のタイミングチャートと
同様である。以下では，図７及び図８に示したタイミン
グチャートを参照しながら，制御回路５０の動作につい
て説明する。
【００８６】ロウアドレス取り込み信号ＩＮ１がローの
とき，ＰＭＯＳ５１１，ＰＭＯＳ５２１，ＮＭＯＳ５１
７，ＮＭＯＳ５２７の各トランジスタは，オン状態であ
り，抵抗Ｒ１からＲ４はディゼーブルとなる。ロウアド
レス取り込み信号ＩＮ１が発生すると，信号１０１がハ
イからローに遷移し，信号１０３はローからハイに遷移
するため，ＰＭＯＳ５１１，ＰＭＯＳ５２１，ＮＭＯＳ
５１７，ＮＭＯＳ５２７の各トランジスタは，オフして
しまい，抵抗Ｒ１からＲ４はイネーブルとなる。
とき，ＰＭＯＳ５１１，ＰＭＯＳ５２１，ＮＭＯＳ５１
７，ＮＭＯＳ５２７の各トランジスタは，オン状態であ
り，抵抗Ｒ１からＲ４はディゼーブルとなる。ロウアド
レス取り込み信号ＩＮ１が発生すると，信号１０１がハ
イからローに遷移し，信号１０３はローからハイに遷移
するため，ＰＭＯＳ５１１，ＰＭＯＳ５２１，ＮＭＯＳ
５１７，ＮＭＯＳ５２７の各トランジスタは，オフして
しまい，抵抗Ｒ１からＲ４はイネーブルとなる。
【００８７】このとき信号ＩＮ２が変化すると，電荷の
移動が抵抗Ｒ１からＲ４を介して行われるため，抵抗が
接続されたトランジスタでの動作スピードが遅くなり，
結果として，信号ＩＮ２からＡ０Ｄに伝達する時間を遅
らせることが可能である。
移動が抵抗Ｒ１からＲ４を介して行われるため，抵抗が
接続されたトランジスタでの動作スピードが遅くなり，
結果として，信号ＩＮ２からＡ０Ｄに伝達する時間を遅
らせることが可能である。
【００８８】第５の実施の形態にかかる制御回路５０
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，第４の実施の形
態にかかる制御回路４０と同様にＴＨＩマージンの増加
を実現でき，さらに，抵抗を介して電荷の移動を行わせ
るため，瞬時電流を減らすことが可能である。また，電
圧依存の少ない遅延を実現することが可能である。
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，第４の実施の形
態にかかる制御回路４０と同様にＴＨＩマージンの増加
を実現でき，さらに，抵抗を介して電荷の移動を行わせ
るため，瞬時電流を減らすことが可能である。また，電
圧依存の少ない遅延を実現することが可能である。
【００８９】（第６の実施の形態）次に，第６の実施の
形態にかかる制御回路６０を，図１０を参照しながら説
明する。なお，制御回路６０の構成について，第４の実
施の形態にかかる制御回路４０の構成と相違する部分で
ある第１の入力部６１，第２の入力部６２，遅延部６３
についてのみ説明する。本実施の形態において特徴的な
のは，遅延部６３内のトランジスタの駆動能力を下げる
ことにより，信号の伝達する時間を遅らせるという点で
ある。
形態にかかる制御回路６０を，図１０を参照しながら説
明する。なお，制御回路６０の構成について，第４の実
施の形態にかかる制御回路４０の構成と相違する部分で
ある第１の入力部６１，第２の入力部６２，遅延部６３
についてのみ説明する。本実施の形態において特徴的な
のは，遅延部６３内のトランジスタの駆動能力を下げる
ことにより，信号の伝達する時間を遅らせるという点で
ある。
【００９０】外部入力信号ＣＬＫに同期して発生するロ
ウアドレス取り込み信号ＩＮ１は，インバータ１００を
介した後２つの信号に分岐され，一の信号１０１は，遅
延部６３内のＮＭＯＳ６１８のゲート，及びＮＭＯＳ６
２８のゲートに入力される。他の信号は，インバータ１
０２を介した後２つの信号に分岐され，一の信号１０３
は，遅延部６３内のＰＭＯＳ６１３のゲート，及びＰＭ
ＯＳ６２３のゲートに入力される。他の信号は，直列に
接続されたインバータ１０４，１０６を介してラッチ信
号生成部に入力される。なお，ラッチ信号生成部６４
は，従来の制御回路８０におけるラッチ信号生成部８４
と同様の構成であり，ロウアドレスラッチ信号ＬＡＴを
出力する。
ウアドレス取り込み信号ＩＮ１は，インバータ１００を
介した後２つの信号に分岐され，一の信号１０１は，遅
延部６３内のＮＭＯＳ６１８のゲート，及びＮＭＯＳ６
２８のゲートに入力される。他の信号は，インバータ１
０２を介した後２つの信号に分岐され，一の信号１０３
は，遅延部６３内のＰＭＯＳ６１３のゲート，及びＰＭ
ＯＳ６２３のゲートに入力される。他の信号は，直列に
接続されたインバータ１０４，１０６を介してラッチ信
号生成部に入力される。なお，ラッチ信号生成部６４
は，従来の制御回路８０におけるラッチ信号生成部８４
と同様の構成であり，ロウアドレスラッチ信号ＬＡＴを
出力する。
【００９１】外部入力信号Ａ０に同期して発生する信号
ＩＮ２は，インバータ１２０を介して，遅延部内のＰＭ
ＯＳ６１０，ＮＭＯＳ６１２，ＰＭＯＳ６１５，及びＮ
ＭＯＳ６１６のゲートに入力される。
ＩＮ２は，インバータ１２０を介して，遅延部内のＰＭ
ＯＳ６１０，ＮＭＯＳ６１２，ＰＭＯＳ６１５，及びＮ
ＭＯＳ６１６のゲートに入力される。
【００９２】遅延部６３は，直列に接続されたＰＭＯＳ
６１０，ＮＭＯＳ６１２と，直列に接続されたＰＭＯＳ
６１３，６１５，ＮＭＯＳ６１６，６１８と，直列に接
続されたＰＭＯＳ６２０，ＮＭＯＳ６２２と，直列に接
続されたＰＭＯＳ６２３，６２５，ＮＭＯＳ６２６，６
２８と，から構成される。
６１０，ＮＭＯＳ６１２と，直列に接続されたＰＭＯＳ
６１３，６１５，ＮＭＯＳ６１６，６１８と，直列に接
続されたＰＭＯＳ６２０，ＮＭＯＳ６２２と，直列に接
続されたＰＭＯＳ６２３，６２５，ＮＭＯＳ６２６，６
２８と，から構成される。
【００９３】ＰＭＯＳ６１０は電源ＶＣＣ１に接続さ
れ，ＰＭＯＳ６１３は電源ＶＣＣ２に接続され，ＰＭＯ
Ｓ６２０は電源ＶＣＣ３に接続され，ＰＭＯＳ６２３は
電源ＶＣＣ４に接続される。ＮＭＯＳ６１２はグランド
ＶＳＳ１に接続され，ＮＭＯＳ６１８はグランドＶＳＳ
２に接続され，ＮＭＯＳ６２２はグランドＶＳＳ３に接
続され，ＮＭＯＳ６２８はグランドＶＳＳ４に接続され
る。ＮＭＯＳ６１８及びＮＭＯＳ６２８は，信号１０１
に同期してオンし，ＰＭＯＳ６１３及びＰＭＯＳ６２３
は，信号１０３に同期してオンする。
れ，ＰＭＯＳ６１３は電源ＶＣＣ２に接続され，ＰＭＯ
Ｓ６２０は電源ＶＣＣ３に接続され，ＰＭＯＳ６２３は
電源ＶＣＣ４に接続される。ＮＭＯＳ６１２はグランド
ＶＳＳ１に接続され，ＮＭＯＳ６１８はグランドＶＳＳ
２に接続され，ＮＭＯＳ６２２はグランドＶＳＳ３に接
続され，ＮＭＯＳ６２８はグランドＶＳＳ４に接続され
る。ＮＭＯＳ６１８及びＮＭＯＳ６２８は，信号１０１
に同期してオンし，ＰＭＯＳ６１３及びＰＭＯＳ６２３
は，信号１０３に同期してオンする。
【００９４】ＰＭＯＳ６１０がオンしているとき，電源
ＶＣＣ１からＰＭＯＳ６１０を介して，ハイとなる信号
６１１として，ＮＭＯＳ６２２をオンする。一方，ＮＭ
ＯＳ６１２がオンしているとき，グランドＶＳＳ１から
ＮＭＯＳ６１２を介して，ローとなる信号６１１とし
て，ＰＭＯＳ６２０をオンする。
ＶＣＣ１からＰＭＯＳ６１０を介して，ハイとなる信号
６１１として，ＮＭＯＳ６２２をオンする。一方，ＮＭ
ＯＳ６１２がオンしているとき，グランドＶＳＳ１から
ＮＭＯＳ６１２を介して，ローとなる信号６１１とし
て，ＰＭＯＳ６２０をオンする。
【００９５】ＰＭＯＳ６１０がオンしているとき，ＰＭ
ＯＳ６１５もオンしており，この状態でＰＭＯＳ６１３
がオンすると，電源ＶＣＣ２からＰＭＯＳ６１３，ＰＭ
ＯＳ６１５を介して，ハイとなる信号６１１として，Ｎ
ＭＯＳ６２２をオンする。一方，ＮＭＯＳ６１２がオン
しているとき，ＮＭＯＳ６１６もオンしており，この状
態でＮＭＯＳ６１８がオンすると，グランドＶＳＳ２か
らＮＭＯＳ６１８，ＮＭＯＳ６１６を介して，ローとな
る信号６１１として，ＰＭＯＳ６２０をオンする。
ＯＳ６１５もオンしており，この状態でＰＭＯＳ６１３
がオンすると，電源ＶＣＣ２からＰＭＯＳ６１３，ＰＭ
ＯＳ６１５を介して，ハイとなる信号６１１として，Ｎ
ＭＯＳ６２２をオンする。一方，ＮＭＯＳ６１２がオン
しているとき，ＮＭＯＳ６１６もオンしており，この状
態でＮＭＯＳ６１８がオンすると，グランドＶＳＳ２か
らＮＭＯＳ６１８，ＮＭＯＳ６１６を介して，ローとな
る信号６１１として，ＰＭＯＳ６２０をオンする。
【００９６】ＰＭＯＳ６２０がオンしているとき，電源
ＶＣＣ３からＰＭＯＳ６２０を介して，ハイとなる信号
６２１として遅延部６３から出力される。一方，ＮＭＯ
Ｓ６２２がオンしているとき，グランドＶＳＳ３からＮ
ＭＯＳ６２２を介して，ローとなる信号６２１として遅
延部６３から出力される。
ＶＣＣ３からＰＭＯＳ６２０を介して，ハイとなる信号
６２１として遅延部６３から出力される。一方，ＮＭＯ
Ｓ６２２がオンしているとき，グランドＶＳＳ３からＮ
ＭＯＳ６２２を介して，ローとなる信号６２１として遅
延部６３から出力される。
【００９７】ＰＭＯＳ６２０がオンしているとき，ＰＭ
ＯＳ６２５もオンしており，この状態でＰＭＯＳ６２３
がオンすると，電源ＶＣＣ４からＰＭＯＳ６２３，ＰＭ
ＯＳ６２５を介して，ハイとなる信号６２１として遅延
部６３から出力される。一方，ＮＭＯＳ６２２がオンし
ているとき，ＮＭＯＳ６２６もオンしており，この状態
でＮＭＯＳ６２８がオンすると，グランドＶＳＳ４から
ＮＭＯＳ６２８，ＮＭＯＳ６２６を介して，ローとなる
信号６２１として遅延部６３から出力される。
ＯＳ６２５もオンしており，この状態でＰＭＯＳ６２３
がオンすると，電源ＶＣＣ４からＰＭＯＳ６２３，ＰＭ
ＯＳ６２５を介して，ハイとなる信号６２１として遅延
部６３から出力される。一方，ＮＭＯＳ６２２がオンし
ているとき，ＮＭＯＳ６２６もオンしており，この状態
でＮＭＯＳ６２８がオンすると，グランドＶＳＳ４から
ＮＭＯＳ６２８，ＮＭＯＳ６２６を介して，ローとなる
信号６２１として遅延部６３から出力される。
【００９８】信号６２１は，インバータ１２６を介して
信号Ａ０Ｄとなり，出力部６５に出力される。なお，出
力部６５は，従来の制御回路８０における出力部８５と
同様の構成である。
信号Ａ０Ｄとなり，出力部６５に出力される。なお，出
力部６５は，従来の制御回路８０における出力部８５と
同様の構成である。
【００９９】第６の実施の形態にかかる制御回路６０の
タイミングチャートは，図７及び図８に示した第４の実
施の形態にかかる制御回路４０のタイミングチャートと
同様である。以下では，図７及び図８に示したタイミン
グチャートを参照しながら，制御回路６０の動作につい
て説明する。
タイミングチャートは，図７及び図８に示した第４の実
施の形態にかかる制御回路４０のタイミングチャートと
同様である。以下では，図７及び図８に示したタイミン
グチャートを参照しながら，制御回路６０の動作につい
て説明する。
【０１００】ロウアドレス取り込み信号ＩＮ１がローの
とき，ＰＭＯＳ６１３，ＰＭＯＳ６２３，ＮＭＯＳ６１
８，ＮＭＯＳ６２８の各トランジスタは，オン状態であ
り，ＰＭＯＳ６１５，ＰＭＯＳ６２５，ＮＭＯＳ６１
６，ＮＭＯＳ６２６は，イネーブル状態である。ロウア
ドレス取り込み信号ＩＮ１が発生すると，信号１０１が
ハイからローに遷移し，信号１０３はローからハイに遷
移するため，ＰＭＯＳ６１３，ＰＭＯＳ６２３，ＮＭＯ
Ｓ６１８，ＮＭＯＳ６２８の各トランジスタは，オフし
てしまい，ＰＭＯＳ６１５，ＰＭＯＳ６２５，ＮＭＯＳ
６１６，ＮＭＯＳ６２６は，ディゼーブル状態になる。
この状態は，インバータのトランジスタのディメンジョ
ンを減少させ，その駆動能力を下げたことと同じであ
る。このとき信号ＩＮ２が変化すると，信号ＩＮ２が，
駆動能力の低いインバータを介して伝達するので，その
スピードが遅くなり，結果として，信号ＩＮ２から信号
Ａ０Ｄに伝達する時間を遅らせることが可能である。
とき，ＰＭＯＳ６１３，ＰＭＯＳ６２３，ＮＭＯＳ６１
８，ＮＭＯＳ６２８の各トランジスタは，オン状態であ
り，ＰＭＯＳ６１５，ＰＭＯＳ６２５，ＮＭＯＳ６１
６，ＮＭＯＳ６２６は，イネーブル状態である。ロウア
ドレス取り込み信号ＩＮ１が発生すると，信号１０１が
ハイからローに遷移し，信号１０３はローからハイに遷
移するため，ＰＭＯＳ６１３，ＰＭＯＳ６２３，ＮＭＯ
Ｓ６１８，ＮＭＯＳ６２８の各トランジスタは，オフし
てしまい，ＰＭＯＳ６１５，ＰＭＯＳ６２５，ＮＭＯＳ
６１６，ＮＭＯＳ６２６は，ディゼーブル状態になる。
この状態は，インバータのトランジスタのディメンジョ
ンを減少させ，その駆動能力を下げたことと同じであ
る。このとき信号ＩＮ２が変化すると，信号ＩＮ２が，
駆動能力の低いインバータを介して伝達するので，その
スピードが遅くなり，結果として，信号ＩＮ２から信号
Ａ０Ｄに伝達する時間を遅らせることが可能である。
【０１０１】第６の実施の形態にかかる制御回路６０
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，第４の実施の形
態にかかる制御回路４０と同様にＴＨＩマージンの増加
を実現でき，さらに，トランジスタのディメンジョンを
減少させるため，消費電力を減少させることが可能であ
る。
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，第４の実施の形
態にかかる制御回路４０と同様にＴＨＩマージンの増加
を実現でき，さらに，トランジスタのディメンジョンを
減少させるため，消費電力を減少させることが可能であ
る。
【０１０２】（第７の実施の形態）次に，第７の実施の
形態にかかる制御回路７０を，図１１を参照しながら説
明する。なお，制御回路７０の構成について，第４の実
施の形態にかかる制御回路４０の構成と相違する部分で
ある第１の入力部７１，第２の入力部７２，遅延部７３
についてのみ説明する。本実施の形態において特徴的な
のは，遅延部７３内にコンデンサを付与することによ
り，信号の伝達する時間を遅らせるという点である。
形態にかかる制御回路７０を，図１１を参照しながら説
明する。なお，制御回路７０の構成について，第４の実
施の形態にかかる制御回路４０の構成と相違する部分で
ある第１の入力部７１，第２の入力部７２，遅延部７３
についてのみ説明する。本実施の形態において特徴的な
のは，遅延部７３内にコンデンサを付与することによ
り，信号の伝達する時間を遅らせるという点である。
【０１０３】外部入力信号ＣＬＫに同期して発生するロ
ウアドレス取り込み信号ＩＮ１は，インバータ１００を
介した後２つの信号に分岐され，一の信号１０１は，遅
延部７３内のＰＭＯＳ７１１のゲート，ＰＭＯＳ７１３
のゲート，ＰＭＯＳ７２１のゲート，及びＰＭＯＳＴ７
２３のゲートに入力される。他の信号は，インバータ１
０２を介した後２つの信号に分岐され，一の信号１０３
は，遅延部７３内のＮＭＯＳ７１０のゲート，ＮＭＯＳ
７１２のゲート，ＮＭＯＳ７２０のゲート，及びＮＭＯ
Ｓ７２２のゲートに入力される。他の信号は，直列に接
続されたインバータ１０４，１０６を介してラッチ信号
生成部に入力される。なお，ラッチ信号生成部７４は，
従来の制御回路８０におけるラッチ信号生成部８４と同
様の構成であり，ロウアドレスラッチ信号ＬＡＴを出力
する。
ウアドレス取り込み信号ＩＮ１は，インバータ１００を
介した後２つの信号に分岐され，一の信号１０１は，遅
延部７３内のＰＭＯＳ７１１のゲート，ＰＭＯＳ７１３
のゲート，ＰＭＯＳ７２１のゲート，及びＰＭＯＳＴ７
２３のゲートに入力される。他の信号は，インバータ１
０２を介した後２つの信号に分岐され，一の信号１０３
は，遅延部７３内のＮＭＯＳ７１０のゲート，ＮＭＯＳ
７１２のゲート，ＮＭＯＳ７２０のゲート，及びＮＭＯ
Ｓ７２２のゲートに入力される。他の信号は，直列に接
続されたインバータ１０４，１０６を介してラッチ信号
生成部に入力される。なお，ラッチ信号生成部７４は，
従来の制御回路８０におけるラッチ信号生成部８４と同
様の構成であり，ロウアドレスラッチ信号ＬＡＴを出力
する。
【０１０４】外部入力信号Ａ０に同期して発生する信号
ＩＮ２は，直列に接続されたインバータ１２０，１２２
を介して，信号１２３となり，遅延部７３に入力され
る。
ＩＮ２は，直列に接続されたインバータ１２０，１２２
を介して，信号１２３となり，遅延部７３に入力され
る。
【０１０５】遅延部７３は，コンデンサＣ１，Ｃ２，Ｃ
３，Ｃ４と，ＮＭＯＳ７１０及びＰＭＯＳ７１１からな
るトランスファゲートＴＲ１と，ＮＭＯＳ７１２及びＰ
ＭＯＳ７１３からなるトランスファゲートＴＲ２と，Ｎ
ＭＯＳ７２０及びＰＭＯＳ７２１からなるトランスファ
ゲートＴＲ３と，ＮＭＯＳ７２２及びＰＭＯＳ７２３か
らなるトランスファゲートＴＲ４と，から構成される。
３，Ｃ４と，ＮＭＯＳ７１０及びＰＭＯＳ７１１からな
るトランスファゲートＴＲ１と，ＮＭＯＳ７１２及びＰ
ＭＯＳ７１３からなるトランスファゲートＴＲ２と，Ｎ
ＭＯＳ７２０及びＰＭＯＳ７２１からなるトランスファ
ゲートＴＲ３と，ＮＭＯＳ７２２及びＰＭＯＳ７２３か
らなるトランスファゲートＴＲ４と，から構成される。
【０１０６】コンデンサＣ１，トランスファゲートＴＲ
１，トランスファゲートＴＲ２，及びコンデンサＣ２は
直列に接続され，コンデンサＣ１は，電源ＶＣＣ１に接
続され，コンデンサＣ２は，グランドＶＳＳ１に接続さ
れる。コンデンサＣ３，トランスファゲートＴＲ３，ト
ランスファゲートＴＲ４，及びコンデンサＣ４は直列に
接続され，コンデンサＣ３は，電源ＶＣＣ２に接続さ
れ，コンデンサＣ４は，グランドＶＳＳ２に接続され
る。トランスファゲートＴＲ１，ＴＲ２，ＴＲ３，ＴＲ
４は，信号１０１がローのときにオンする。
１，トランスファゲートＴＲ２，及びコンデンサＣ２は
直列に接続され，コンデンサＣ１は，電源ＶＣＣ１に接
続され，コンデンサＣ２は，グランドＶＳＳ１に接続さ
れる。コンデンサＣ３，トランスファゲートＴＲ３，ト
ランスファゲートＴＲ４，及びコンデンサＣ４は直列に
接続され，コンデンサＣ３は，電源ＶＣＣ２に接続さ
れ，コンデンサＣ４は，グランドＶＳＳ２に接続され
る。トランスファゲートＴＲ１，ＴＲ２，ＴＲ３，ＴＲ
４は，信号１０１がローのときにオンする。
【０１０７】トランスファゲートＴＲ１，ＴＲ２がオン
しており，信号１２３がハイの場合は，コンデンサＣ２
が充電されることにより，信号１２３の伝達が遅れる。
トランスファゲートＴＲ１，ＴＲ２がオンしており，信
号１２３がローの場合は，コンデンサＣ１が放電するこ
とにより，信号１２３の伝達が遅れる。信号１２３は，
インバータ１２４を介して信号１２５となる。
しており，信号１２３がハイの場合は，コンデンサＣ２
が充電されることにより，信号１２３の伝達が遅れる。
トランスファゲートＴＲ１，ＴＲ２がオンしており，信
号１２３がローの場合は，コンデンサＣ１が放電するこ
とにより，信号１２３の伝達が遅れる。信号１２３は，
インバータ１２４を介して信号１２５となる。
【０１０８】トランスファゲートＴＲ３，ＴＲ４がオン
しており，信号１２５がハイの場合は，コンデンサＣ４
が充電されることにより，信号１２５の伝達が遅れる。
トランスファゲートＴＲ３，ＴＲ４がオンしており，信
号１２５がローの場合は，コンデンサＣ３が放電するこ
とにより，信号１２５の伝達が遅れる。信号１２５は，
インバータ１２６を介して信号Ａ０Ｄとなり，出力部７
５に出力される。なお，出力部７５は，従来の制御回路
８０における出力部８５と同様の構成である。
しており，信号１２５がハイの場合は，コンデンサＣ４
が充電されることにより，信号１２５の伝達が遅れる。
トランスファゲートＴＲ３，ＴＲ４がオンしており，信
号１２５がローの場合は，コンデンサＣ３が放電するこ
とにより，信号１２５の伝達が遅れる。信号１２５は，
インバータ１２６を介して信号Ａ０Ｄとなり，出力部７
５に出力される。なお，出力部７５は，従来の制御回路
８０における出力部８５と同様の構成である。
【０１０９】第７の実施の形態にかかる制御回路７０の
タイミングチャートは，図７及び図８に示した第４の実
施の形態にかかる制御回路４０のタイミングチャートと
同様である。以下では，図７及び図８に示したタイミン
グチャートを参照しながら，制御回路７０の動作につい
て説明する。
タイミングチャートは，図７及び図８に示した第４の実
施の形態にかかる制御回路４０のタイミングチャートと
同様である。以下では，図７及び図８に示したタイミン
グチャートを参照しながら，制御回路７０の動作につい
て説明する。
【０１１０】ロウアドレス取り込み信号ＩＮ１がローの
とき，ＮＭＯＳ７１０，ＰＭＯＳ７１１，ＮＭＯＳ７１
２，ＰＭＯＳ７１３，ＮＭＯＳ７２０，ＰＭＯＳ７２
１，ＮＭＯＳ７２２，ＰＭＯＳ７２３の各トランジスタ
は，オフ状態である。ロウアドレス取り込み信号ＩＮ１
が発生すると，信号１０１がハイからローに遷移し，ノ
ード１０３はローからハイに遷移するため，ＮＭＯＳ７
１０，ＰＭＯＳ７１１，ＮＭＯＳ７１２，ＰＭＯＳ７１
３，ＮＭＯＳ７２０，ＰＭＯＳ７２１，ＮＭＯＳ７２
２，ＰＭＯＳ７２３の各トランジスタはオンして，コン
デンサＣ１，Ｃ２はノード１２３に接続され，コンデン
サＣ３，Ｃ４はノード１２５に接続される。このとき信
号ＩＮ２が変化すると，信号ＩＮ２が，コンデンサＣ１
からコンデンサＣ４を充放電しながら伝達するので，そ
のスピードが遅くなり，結果として，信号ＩＮ２からＡ
０Ｄに伝達する時間を遅らせることが可能である。
とき，ＮＭＯＳ７１０，ＰＭＯＳ７１１，ＮＭＯＳ７１
２，ＰＭＯＳ７１３，ＮＭＯＳ７２０，ＰＭＯＳ７２
１，ＮＭＯＳ７２２，ＰＭＯＳ７２３の各トランジスタ
は，オフ状態である。ロウアドレス取り込み信号ＩＮ１
が発生すると，信号１０１がハイからローに遷移し，ノ
ード１０３はローからハイに遷移するため，ＮＭＯＳ７
１０，ＰＭＯＳ７１１，ＮＭＯＳ７１２，ＰＭＯＳ７１
３，ＮＭＯＳ７２０，ＰＭＯＳ７２１，ＮＭＯＳ７２
２，ＰＭＯＳ７２３の各トランジスタはオンして，コン
デンサＣ１，Ｃ２はノード１２３に接続され，コンデン
サＣ３，Ｃ４はノード１２５に接続される。このとき信
号ＩＮ２が変化すると，信号ＩＮ２が，コンデンサＣ１
からコンデンサＣ４を充放電しながら伝達するので，そ
のスピードが遅くなり，結果として，信号ＩＮ２からＡ
０Ｄに伝達する時間を遅らせることが可能である。
【０１１１】第７の実施の形態にかかる制御回路７０
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，第４の実施の形
態にかかる制御回路４０と同様に，ＴＨＩマージンの増
加を実現でき，さらに，コンデンサの充放電で，遅延さ
せるため，瞬時電流を減らすことが可能である。また，
電圧依存の少ない遅延を実現することが可能である。
は，上記のように構成され，動作することにより以下の
ような優れた効果を奏する。すなわち，第４の実施の形
態にかかる制御回路４０と同様に，ＴＨＩマージンの増
加を実現でき，さらに，コンデンサの充放電で，遅延さ
せるため，瞬時電流を減らすことが可能である。また，
電圧依存の少ない遅延を実現することが可能である。
【０１１２】以上，添付図面を参照しながら本発明にか
かる半導体記憶装置の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
かる半導体記憶装置の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
【０１１３】
【発明の効果】以上説明したように，請求項１，２，３
または４のいずれかに記載の発明によれば，ＴＨＩマー
ジンを減らさずに，ＴＳＩマージンを増やすことが可能
である。
または４のいずれかに記載の発明によれば，ＴＨＩマー
ジンを減らさずに，ＴＳＩマージンを増やすことが可能
である。
【０１１４】さらに，請求項４に記載の発明によれば，
ＤＱＭ信号のＴＳＩマージンを増やすことが可能であ
る。
ＤＱＭ信号のＴＳＩマージンを増やすことが可能であ
る。
【０１１５】さらに，請求項２に記載の発明によれば，
ロー，ハイともにイネーブルとなる外部入力信号のアド
レスや，Ｄａｔａ Ｉｎｐｕｔ信号のＴＳＩマージンを
増加させることが可能である。
ロー，ハイともにイネーブルとなる外部入力信号のアド
レスや，Ｄａｔａ Ｉｎｐｕｔ信号のＴＳＩマージンを
増加させることが可能である。
【０１１６】また，請求項５，６，７，８または９のい
ずれかに記載の発明によれば，ＴＳＩマージンを減らさ
ずに，ＴＨＩマージンを増やすことが可能である。
ずれかに記載の発明によれば，ＴＳＩマージンを減らさ
ずに，ＴＨＩマージンを増やすことが可能である。
【０１１７】さらに，請求項７に記載の発明によれば，
抵抗を介して電荷の移動を行わせるため，瞬時電流を減
らすことが可能である。また，電圧依存の少ない遅延を
実現することが可能である。
抵抗を介して電荷の移動を行わせるため，瞬時電流を減
らすことが可能である。また，電圧依存の少ない遅延を
実現することが可能である。
【０１１８】さらに，請求項８に記載の発明によれば，
トランジスタの数を減少させるため，消費電力を減少さ
せることが可能である。
トランジスタの数を減少させるため，消費電力を減少さ
せることが可能である。
【０１１９】さらに，請求項９に記載の発明によれば，
コンデンサの充放電で，遅延させるため，瞬時電流を減
らすことが可能である。また，電圧依存の少ない遅延を
実現することが可能である。
コンデンサの充放電で，遅延させるため，瞬時電流を減
らすことが可能である。また，電圧依存の少ない遅延を
実現することが可能である。
【図１】制御回路の構成の実施の一形態を示す説明図で
ある。
ある。
【図２】図１に示す回路のＴＳＩマージンを説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図３】図１に示す回路のＴＨＩマージンを説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図４】制御回路の構成の実施の別の一形態を示す説明
図である。
図である。
【図５】制御回路の構成の実施の別の一形態を示す説明
図である。
図である。
【図６】制御回路の構成の実施の別の一形態を示す説明
図である。
図である。
【図７】図６に示す制御回路のＴＳＩマージンのタイミ
ングチャートである。
ングチャートである。
【図８】図６に示す制御回路のＴＨＩマージンのタイミ
ングチャートである。
ングチャートである。
【図９】制御回路の構成の実施の別の一形態を示す説明
図である。
図である。
【図１０】制御回路の構成の実施の別の一形態を示す説
明図である。
明図である。
【図１１】制御回路の構成の実施の別の一形態を示す説
明図である。
明図である。
【図１２】従来技術にかかる制御回路の構成を示す説明
図である。
図である。
【図１３】図１２に示す制御回路のタイミングチャート
である。
である。
【図１４】図１２に示す制御回路のＴＳＩマージンのタ
イミングチャートである。
イミングチャートである。
【図１５】図１２に示す制御回路のＴＨＩマージンのタ
イミングチャートである。
イミングチャートである。
１０ 制御回路 １１ 第１の入力部 １２ 第２の入力部 １３ 禁止信号生成部 １４ ラッチ信号生成部 １５ 出力部 ＣＬＫ 外部入力信号 ＩＮ１ ロウアドレス取り込み信号 Ａ０ 外部入力信号 ＩＮ２ 外部入力信号Ａ０に同期して発生する信号 ＤＥＬＡＹ１ 遅延経路 ＤＥＬＡＹ３ 遅延経路 ＳＴ１ パルス発生禁止信号 ＬＡＴ ロウアドレスラッチ信号 Ａ０Ｘ 内部ロウアドレス信号
Claims (9)
- 【請求項１】 一の外部入力信号が入力される第一の入
力部と，他の外部入力信号が入力される第二の入力部
と，前記一の外部入力信号に応じてラッチ信号を生成す
るラッチ信号生成部と，前記ラッチ信号に応じて前記他
の外部入力信号をラッチし，外部に出力する出力部と，
からなる半導体記憶装置であって，前記一の外部入力信
号及び前記他の外部入力信号に応じて，前記ラッチ信号
の発生を止める禁止信号を生成してラッチ信号生成部に
入力する禁止信号生成部をさらに備えることを特徴とす
る，半導体記憶装置。 - 【請求項２】 前記禁止信号生成部は，前記他の外部入
力信号が変化したときのみ，前記禁止信号を生成するこ
とを特徴とする，請求項１に記載の半導体記憶装置。 - 【請求項３】 前記禁止信号生成部は，前記他の外部入
力信号がハイからローに変化したときのみ，前記禁止信
号を生成することを特徴とする，請求項２に記載の半導
体記憶装置。 - 【請求項４】 前記禁止信号生成部は，前記他の外部入
力信号がローからハイに変化したときのみ，前記禁止信
号を生成することを特徴とする，請求項２に記載の半導
体記憶装置。 - 【請求項５】 一の外部入力信号が入力される第一の入
力部と，他の外部入力信号が入力される第二の入力部
と，前記一の外部入力信号に応じてラッチ信号を生成す
るラッチ信号生成部と，前記ラッチ信号に応じて前記他
の外部入力信号を取り込み，外部に出力する出力部と，
からなる半導体記憶装置であって，前記一の外部入力信
号に応じて，前記第二の入力部から前記出力部への前記
他の外部入力信号の伝達速度を変化させる遅延部をさら
に備えたことを特徴とする，半導体記憶装置。 - 【請求項６】 前記遅延部は，前記他の外部入力信号を
伝達する複数の伝達経路と，前記伝達経路の選択部とを
備え，遅延用の伝達経路にはインバータが介装されてい
ることを特徴とする，請求項５に記載の半導体記憶装
置。 - 【請求項７】 前記遅延部は，前記他の外部入力信号を
伝達する複数の伝達経路と，前記伝達経路の選択部とを
備え，遅延用の伝達経路には抵抗が介装されていること
を特徴とする，請求項５に記載の半導体記憶装置。 - 【請求項８】 前記遅延部は，前記他の外部入力信号を
伝達する複数の伝達経路と，前記伝達経路の選択部とを
備え，遅延用の伝達経路に介装される駆動トランジスタ
の数は通常の伝達経路に介装される駆動トランジスタの
数よりも少ないことを特徴とする，請求項５に記載の半
導体記憶装置。 - 【請求項９】 前記遅延部は，前記他の外部入力信号を
伝達する複数の伝達経路と，前記伝達経路の選択部とを
備え，遅延用の伝達経路にはコンデンサが介装されるこ
とを特徴とする，請求項５に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136632A JPH11328957A (ja) | 1998-05-19 | 1998-05-19 | 半導体記憶装置 |
| KR10-1998-0058327A KR100360051B1 (ko) | 1998-05-19 | 1998-12-24 | 반도체기억장치 |
| TW088100698A TW411465B (en) | 1998-05-19 | 1999-01-18 | Semiconductor memory device |
| US09/313,284 US6212125B1 (en) | 1998-05-19 | 1999-05-18 | Asynchronous semiconductor memory device with a control circuit that controls the latch timing of an input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136632A JPH11328957A (ja) | 1998-05-19 | 1998-05-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328957A true JPH11328957A (ja) | 1999-11-30 |
Family
ID=15179856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10136632A Withdrawn JPH11328957A (ja) | 1998-05-19 | 1998-05-19 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6212125B1 (ja) |
| JP (1) | JPH11328957A (ja) |
| KR (1) | KR100360051B1 (ja) |
| TW (1) | TW411465B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1833091A4 (en) * | 2004-12-28 | 2008-08-13 | Spansion Llc | SEMICONDUCTOR DEVICE AND METHOD OF OPERATING CONTROL |
| US8935223B2 (en) * | 2009-04-30 | 2015-01-13 | Oracle International Corporation | Structure of hierarchical compressed data structure for tabular data |
| US8648621B2 (en) | 2011-12-15 | 2014-02-11 | Micron Technology, Inc. | Counter operation in a state machine lattice |
| TWI749823B (zh) * | 2020-10-23 | 2021-12-11 | 美商矽成積體電路股份有限公司 | 內部鎖存器電路及其鎖存信號產生方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546354A (en) * | 1994-07-01 | 1996-08-13 | Digital Equipment Corporation | Static random access memory having tunable-self-timed control logic circuits |
| JP3986578B2 (ja) * | 1996-01-17 | 2007-10-03 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JP3703241B2 (ja) * | 1997-01-28 | 2005-10-05 | Ｎｅｃエレクトロニクス株式会社 | 半導体メモリ装置 |
-
1998
- 1998-05-19 JP JP10136632A patent/JPH11328957A/ja not_active Withdrawn
- 1998-12-24 KR KR10-1998-0058327A patent/KR100360051B1/ko not_active IP Right Cessation
-
1999
- 1999-01-18 TW TW088100698A patent/TW411465B/zh not_active IP Right Cessation
- 1999-05-18 US US09/313,284 patent/US6212125B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990087021A (ko) | 1999-12-15 |
| US6212125B1 (en) | 2001-04-03 |
| TW411465B (en) | 2000-11-11 |
| KR100360051B1 (ko) | 2003-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |