DE69629598T2

DE69629598T2 - Synchron-halbleiterspeichervorrichtung

Info

Publication number: DE69629598T2
Application number: DE69629598T
Authority: DE
Inventors: Mikio Chiyoda-ku SAKURAI
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-09-26
Filing date: 1996-09-26
Publication date: 2004-06-24
Anticipated expiration: 2016-09-27
Also published as: WO1998013828A1; EP0929075A4; EP0929075B1; EP0929075A1; DE69629598D1; US6064627A

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich allgemein auf eine Halbleiterspeichervorrichtung und besonders auf eine synchrone Halbleiterspeichervorrichtung, die synchron zu einem Taktsignal arbeitet.
TECHNISCHER HINTERGRUND
In einer synchronen Halbleiterspeichervorrichtung (im Folgenden als SDRAM bezeichnet), die derzeit als kommerzielles Erzeugnis erhältlich ist, können die Burstlänge (BL) die /CAS-Latenz (CL) und dergleichen durch einen Benutzer bei seiner Verwendung in einem in der Vorrichtung enthaltenen Modusregister eingestellt werden.
Dabei ist die Burstlänge eine Anzahl von Daten, die in einem Zugriffszyklus in Folge herausgelesen oder hineingeschrieben werden. In einem SDRAM sind BL von 1, 2, 4 oder 8 erhältlich, und einige Chips haben einen Ganzseitenmodus. Die /CAS-Latenz ist eine Anzahl von Taktzyklen, die von dem Anlegen der Leseanweisung bis zu einer Ausgabe von Daten von einem Ausgangspuffer vergangen ist. In einem SDRAM sind generell CL = 2, 3 erhältlich, und in einigen Chips CL = 1, 4.
Auch wenn Betriebsarten wie Burstlänge und /CAS-Latenz, die in dem Modusregister eingestellt sind, sich bis zu einem Rücksetzen nicht ändern, wird das Modusregister beim Ausschalten zurückgesetzt und die eingestellte Information geht verloren.
OFFENBARUNG DER ERFINDUNG
Ein Ziel der vorliegenden Erfindung ist es, eine synchrone Halbleiterspeichervorrichtung bereitzustellen, in der eine ein gestellte Betriebsart auch beim Ausschalten nicht verloren geht.
Die Aufgabe der vorliegenden Erfindung wird dadurch gelöst, dass eine synchrone Halbleiterspeichervorrichtung bereitgestellt wird mit einem Speicher, der Daten speichert; einem Taktpuffer, der ein internes Taktsignal erzeugt, indem er ein externes Taktsignal puffert; einem Eingangspuffer, der als Reaktion auf das interne Taktsignal ein internes Steuersignal erzeugt, indem er ein externes Steuersignal puffert; einem Adresspuffer, der als Reaktion auf das interne Taktsignal ein internes Adresssignal erzeugt, indem er ein externes Adresssignal puffert; einer Leseschaltung, die Daten aus dem Speicher liest; einer Schreibschaltung, die externe Daten in den Speicher schreibt; und einem nichtflüchtigen Speicherabschnitt, der entsprechend dem internen Steuersignal und dem internen Adresssignal eine Betriebsart speichert und die Leseschaltung und die Schreibschaltung entsprechend der Betriebsart steuert.
Ein Hauptvorteil der vorliegenden Erfindung liegt darin, dass die synchrone Halbleiterspeichervorrichtung in einer Betriebsart neu gestartet werden kann, die in dem nichtflüchtigen Speicherabschnitt gespeichert ist, ohne dass die Betriebsart bei dem nächsten Einschalten nach dem Ausschalten wieder eingestellt werden muss, weil die Betriebsart in dem nichtflüchtigen Speicherabschnitt gespeichert ist.
KURZBESCHREIBUNG DER FIGUREN
1 ist ein Blockschaltbild einer synchronen Halbleiterspeichervorrichtung entsprechend einer besten Weise zum Ausführen der vorliegenden Erfindung; und
2 ist ein schematisches Blockschaltbild eines Speicherabschnitts und eines Modusdecoders, die in 1 dargestellt sind und auf die zum Beschreiben ihres Betriebs verwiesen wird.
BESTE WEISE ZUM AUSFÜHREN DER ERFINDUNG
Im Folgenden wird mit Bezug auf die Zeichnungen eine synchrone Halbleiterspeichervorrichtung als beste Weise zum Ausführen der vorliegenden Erfindung beschrieben. In den Zeichnungen bezeichnen gleiche Bezugszeichen gleiche oder einander entsprechende Elemente.
Mit Bezug auf 1 enthält die synchrone Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung einen Dateneingabe/Ausgabeanschluss 20, ein Speicherzellenfeld 35, das externe Daten speichert, die dem Dateneingabe/Ausgabeanschluss 20 als Eingabe zugeführt werden, eine Zeilenauswahlschaltung 33, die eine Zeile in dem Speicherzellenfeld 35 auswählt, in die Daten geschrieben werden sollen oder aus der Daten gelesen werden sollen, eine Spaltenauswahlschaltung 29, die eine Spalte auswählt, in die Daten geschrieben werden sollen oder aus der Daten ausgelesen werden sollen, einen Eingangspuffer 3, der ein externes Taktsignal Ext.clk. puffert, einen Taktpuffer 5, der durch Puffern des Ausgabesignals des Eingabepuffers 3 ein internes Taktsignal Int.clk. erzeugt, einen Eingabepuffer 1, der durch Empfangen und Puffern externer Steuersignale wie z. B. eines Zeilenadresshinweissignals /RAS, eines Spaltenadresshinweissignals /CAS, eines Schreibfreigabesignals /WE oder eines Chipauswahlsignals /CS synchron mit dem von dem Taktpuffer 5 erzeugten internen Taktsignal Int.clk. interne Steuersignale erzeugt; einen Adresspuffer 7, der ein internes Adresssignal erzeugt, indem er ein externes Adresssignal (A0–A11) synchron mit dem internen Taktsignal Int.clk. empfängt und puffert; einen Spaltendecoder 27, der die Spaltenauswahlschaltung 29 steuert, indem er ein Spaltenadreßsignal in dem internen Adress signal decodiert; einen Zeilendecoder 31, der die Zeilenauswahlschaltung 33 antreibt, indem er ein Zeilenadresssignal in dem internen Adresssignal decodiert; einen Befehlsdecoder 9, der entsprechend einer Kombination zwischen dem Zeilenadresshinweissignal /RAS, dem Spaltenadresshinweissignal /CAS und dem Schreibfreigabesignal /WE, die dem Eingabepuffer als Eingaben zugeführt wurden, ein Leseanweisungssignal Read, ein Schreibanweisungssignal Write und ein Modusregistereinstellsignal MRS erzeugt und als Ausgabe weitergibt; ein Modusregister 13, das einen /CAS-Latenz-Einstellabschnitt 130, einen Burstlängeneinstellabschnitt 131, einen (nicht dargestellten) Bursttypeinstellabschnitt und dergleichen enthält und als Reaktion auf eine Eingabe des Modusregistereinstellsignals MRS entsprechend einer Kombination der externen Adresssignalbits A0–A11, die dem Adresspuffer 7 als Eingabe zugeführt werden, eine Betriebsart wie eine /CAS-Latenz oder eine Burstlänge einstellt; einen Speicherabschnitt 11, der das interne Adresssignal und das Modusregistereinstellsignal MRS zum Einstellen der Betriebsart speichert, einen Modusdecoder 12, der ein in dem Speicherabschnitt 11 gespeichertes Signal decodiert und dem Modusregister 13 zuführt; eine Lesesteuerschaltung 15, die als Reaktion auf das interne Taktsignal Int.clk. und das Leseanweisungssignal Read in Übereinstimmung mit der in dem Modusregister 13 eingestellten Betriebsart ein Augabefreigabesignal OEM und ein Lesesteuersignal erzeugt; eine Leseschaltung 17, die als Reaktion auf das Lesesteuersignal in dem Speicherzellenfeld 35 gespeicherte Daten ausliest; einen Ausgabepuffer 19, der durch das Ausgabefreigabesignal OEM aktiviert wird und von der Leseschaltung 17 gelesene Ausgabedaten puffert und an den Dateneingabe/Ausgabeanschluss 20 weitergibt; eine Schreibsteuerschaltung 21, die als Reaktion auf das interne Taktsignal Int.clk. und das Schreibanweisungssignal Write entsprechend dem in dem Modusregister 13 eingestellten Betriebsart ein Schreibsteuersignal 21 erzeugt; einen Eingabepuffer 23, der dem Dateneingabe/Ausgabeanschluss 20 als Eingabe zugeführte externe Daten puffert; und eine Schreibschaltung 25, die als Reaktion auf das Schreibsteuersignal als Ausgabe von dem Eingangspuffer 23 zugeführte Daten in das Speicherzellenfeld 35 schreibt.
2 ist eine schematische Darstellung des Aufbaus des Speicherabschnitts 11 und des Modusdecoders 12.
Wie in 2 dargestellt, enthält der Speicherabschnitt 11 z. B. zwei nichtflüchtige Speicherelemente 110 und 111, von denen jeder eine 1-Bit-Information speichert, und der Modusdecoder 12 enthält einen Inverter und eine NAND-Schaltung.
Als nächstes wird der Betrieb der synchronen Halbleiterspeichervorrichtung beschrieben.
Wenn das Zeilenadresshinweissignal /RAS, das Spaltenadresshinweissignal /CAS, das Schreibfreigabesignal /WE und das Chipauswahlsignal /CS einem Eingang des Eingabepuffers 1 als Reaktion auf das interne Taktsignal jeweils in einem Zustand mit logischem LOW-Pegel zugeführt werden, führt der Befehlsdecoder 9 als Ausgabe dem Modusregister 13 das Modusregistereinstellsignal MRS zu.
Das Modusregistereinstellsignal MRS wird in dem Speicherabschnitt 11 gespeichert, bis ein nächstes Modusregistereinstellsignal MRS als Ausgabe von dem Befehlsdecoder 9 zugeführt wird. Wenn das Modusregister 13 das Modusregistereinstellsignal MRS empfangen hat, speichert es in dem Speicherabschnitt 11 eine Kombination der externen Adresssignalbits A0–A11, die dem Adresspuffer 7 als Eingabe zugeführt wurden, und stellt entsprechend der Kombination jeweils in dem /CAS-Latenz-Einstellabschnitt 130 und in dem Burstlängeneinstellabschnitt 131 die /CAS-Latenz und die Burstlänge ein. Insbesondere wird die Burstlänge bezeichnet durch eine Kombination der externen Adresssignalbits A0, A1 und A2, und die /CAS-Latenz wird be zeichnet durch eine Kombination der externen Adresssignalbits A4, A5 und A6.
Beim Empfang des Leseanweisungssignals Read steuert die Lesesteuerschaltung 15 die Leseschaltung 17 entsprechend der /CAS-Latenz und der Burstlänge, die in dem Modusregister 13 eingestellt sind, synchron mit dem internen Taktsignal Int.clk. und liefert als Ausgabe das Ausgabefreigabesignal OEM zum Aktivieren des Ausgangspuffers 19.
Beim Empfangen des Schreibanweisungssignals Write steuert dagegen die Schreibsteuerschaltung 21 die Schreibschaltung 25 entsprechend der in dem Modusregister 13 eingestellten Burstlänge synchron mit dem internen Taktsignal Int.clk.
Wenn die synchrone Halbleiterspeichervorrichtung ausgeschaltet wird, gehen die in dem Modusregister 13 gespeicherten /CAS-Latenz und Burstlänge verloren. Beim Einschalten werden dagegen die /CAS-Latenz, die Burstlänge und dergleichen in dem Modusregister 13 entsprechend dem Modusregistereinstellsignal MRS und dem internen Adresssignal, die in dem Speicherabschnitt 11 gespeichert sind, wieder auf dieselben Werte eingestellt wie unmittelbar vor dem Ausschalten.
Mit Bezug auf 2 wird der Betrieb des Speicherabschnitts 11 und dergleichen beschrieben.
Es sei angenommen, dass der Speicherabschnitt 11 beispielsweise zwei nichtflüchtige Speicherelemente 110 und 111 mit je 1 Bit enthält, die die Adressinformation (X, Y) speichern. Wenn (0, 0) als (X, Y) beim Ausschalten gespeichert ist, liefert der Speicherabschnitt 11 beim Einschalten (0, 0) als Ausgabe, das Ausgangssignal A eines Inverters 120 des Modusdecoders 12 wird "1", und die Ausgangssignale B, C und D der Inverter 121, 122 und 123 werden alle "0". Somit wird die Betriebsart wie z. B. die /CAS-Latenz, die durch das Signal A festgelegt wird, das den Wert "1" annimmt, zurückgesetzt.
Wenn (0, 1) als (X, Y) gespeichert ist, ist nur das Ausgabesignal B des Inverters 121 "1". Wenn (1, 0) gespeichert ist, ist nur das Signal C "1", und wenn (1, 1) gespeichert ist, ist nur das Signal D "1".
Insbesondere können ein EPROM (elektrisch programmierbare Nurlesespeicher) ein EEPROM (elektrisch löschbarer und programmierbarer Nurlesespeicher) oder dergleichen als nichtflüchtige Speicherelemente 110 und 111 verwendet werden. Wenn das Element überschreibbar ist, ist das Wiederbeschreiben mehrere Male möglich.
Mit der oben beschriebenen synchronen Halbleiterspeichervorrichtung kann das mühevolle Einstellen von Betriebsarten wie z. B. der /CAS-Latenz beim Einschalten vermieden werden, da die Informationen zum Einstellen der Betriebsarten wie z. B. der /CAS-Latenz und der Burstlänge in dem Speicherabschnitt 11 gespeichert sind, die das nichtflüchtige Speicherelement enthalten.
In dem Vorangehenden kann der Speicherabschnitt 11 in dem Modusregister 13 enthalten sein und das dem Modusregister 13 als Eingabe zugeführte Modusregistereinstellsignal MRS und ein Ausgabesignal des Modusdecoders 12 speichern. Dieselben Vorteile können auch erzielt werden, wenn der Speicherabschnitt 11 in dem Modusregister 13 enthalten ist und Ausgabesignale des /CAS-Latenz-Einstellbereichs 130 und des Burstlängeneinstellbereichs 131 speichert.

Claims

Synchrone Halbleiterspeichervorrichtung mit einem Speicher (35), der Daten speichert; einem Taktsignalpuffermittel (3, 5) zum Puffern eines externen Taktsignals zum Erzeugen eines internen Taktsignals; einem Eingangspuffermittel (1), das auf das interne Taktsignal reagiert, zum Puffern eines externen Steuersignals zum Erzeugen eines internen Steuersignals; einem Adresspuffermittel (7), das auf das interne Taktsignal reagiert, zum Puffern eines externen Adresssignals zum Erzeugen eines internen Adresssignals; einem Datenlesemittel (15, 17) zum Lesen der Daten aus dem Speicher; einem Datenschreibmittel (21, 25) zum Schreiben externer Daten in den Speicher; und einem nichtflüchtigen Speichermittel (11, 12, 13) zum Speichern einer Betriebsart als Reaktion auf das internen Steuersignal und das interne Adresssignal und zum Steuern des Datenlesemittels und des Datenschreibmittels entsprechend der Betriebsart.
Synchrone Halbleiterspeichervorrichtung mit einem Speicher (35), der Daten speichert; einem Taktsignalpuffermittel (3, 5) zum Puffern eines externen Taktsignals zum Erzeugen eines internen Taktsignals; einem Eingangspuffermittel (1), das auf das interne Taktsignal reagiert, zum Puffern eines externen Steuersignals zum Erzeugen eines internen Steuersignals; einem Adresspuffermittel (7), das auf das interne Taktsignal reagiert, zum Puffern eines externen Adresssignals zum Erzeugen eines internen Adresssignals; einem Betriebsarteneinstellmittel (13), in dem eine Betriebsart eingestellt werden kann, die ein Leseverfahren von Daten aus dem Speicher und ein Schreibverfahren von externen Daten in den Speicher bestimmt; einem Datenlesemittel (15, 17) zum Lesen der Daten aus dem Speicher als Reaktion auf die in dem Betriebsarteneinstellmittel eingestellte Betriebsart und als Reaktion auf das interne Taktsignal und auf ein Lesesignal; einem Datenschreibmittel (21, 25) zum Schreiben externer Daten in den Speicher als Reaktion auf die in dem Betriebsarteneinstellmittel eingestellte Betriebsart und als Reaktion auf das interne Taktsignal und auf ein Schreibsignal; einem Anweisungsmittel (9) zum Erzeugen eines Betriebsarteneinstellsignals zum Einstellen der Betriebart in dem Betriebsarteneinstellmittel als Reaktion auf das interne Steuersignal und zum Erzeugen des Lesesignals und des Schreibsignals; und einem nichtflüchtigen Speichermittel (11) zum Speichern des Betriebsarteneinstellsignals und des internen Adresssignals und zum Zuführen des gespeicherten Betriebsarteneinstellsignals und des gespeicherten internen Adresssignals zu dem Betriebsarteneinstellmittel.