CN1622462A

CN1622462A - 半导体器件

Info

Publication number: CN1622462A
Application number: CN200410095631.2A
Authority: CN
Inventors: 上野洋挥
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-11-26
Filing date: 2004-11-26
Publication date: 2005-06-01
Also published as: JP4290537B2; US20050110516A1; US7164287B2; JP2005159702A

Abstract

本发明提供一种半导体器件，该器件可以缩短接口缓冲器的阻抗匹配的初始化周期并尽可能减小在其后的精确控制时对其它电路的影响。所述半导体器件(1)包括：接口缓冲器(18a至18c)，其内部阻抗由阻抗控制数据来控制；以及一个产生所述阻抗控制数据的阻抗控制电路(35)。所述阻抗控制电路包括通过由预定阻抗控制阶引起的二分检索和比较操作来初始产生所述阻抗控制数据并将所述阻抗控制数据设置在所述接口缓冲器中的第一阻抗控制模式以及通过由所述预定阻抗控制阶引起的顺序比较操作来更新设置在所述接口缓冲器中的所述阻抗控制数据的第二阻抗控制模式。

Description

半导体器件

相关申请

本申请要求2003年11月23日提交的日本专利申请JP2003-394990的优先权，其内容作为参考引入本申请。

发明背景

1、发明领域

本发明涉及一种控制半导体器件中的接口缓冲器的内部阻抗的技术和可编程阻抗技术，特别涉及有效应用于使诸如SRAM(静态随机存取存储器)的半导体器件中的数据输出缓冲器适合于传输线的阻抗的可编程阻抗技术的技术。

2、相关技术介绍

当在半导体器件与外部之间以高速进行数据传输和接收时，存在其中由于连接到外部的布线的电阻以及来自电感和寄生电容的固定阻抗而引起数据信号反射的发生，以至于不能正常进行数据的传输和接收的事实。为了消除这种数据反射，可以将所述半导体器件中的阻抗与外部相匹配。然而，原则上，半导体器件具有所述内部阻抗由于诸如操作电压和温度的外部因素而易于改变的特点。因此，进行动态控制，以便于在最初将输出缓冲器的阻抗与用于参考的一个外部阻抗(一般地，用户设定的电阻值)相匹配之后，所述半导体器件内部的阻抗自动与所述外部阻抗相匹配，而与所述操作电压和温度变化无关。

JP-A-2003-198357公开了一种即使当读取操作继续时也能够动态控制所述内部阻抗的技术，从而可以提高由可编程阻抗电路产生的阻抗匹配的精确度。换句话说，在推挽式输出缓冲器中，在输出操作时更新处于关断状态下的输出晶体管的阻抗控制数据，由此即使在所述输出操作期间更新所述阻抗也不会影响所述输出操作。

本发明人研究了用于将所述内部阻抗与所述可编程阻抗电路匹配的比较操作。根据该研究，在推挽式输出缓冲器中，当试图通过从与一个输出端子并联连接的大量输出晶体管中选择在所述输出操作中使用的若干晶体管来控制所述输出阻抗时，通过多位阻抗代码的值来选择在所述输出操作中使用的晶体管。为了确定所述多位阻抗代码，可以采用下述途径：通过例如二分检索和比较操作的方法来进行比较，其中从已经被加权的大阻抗阶(impedance step)进行与所述外部阻抗的比较，以及通过例如顺序比较操作的方法来进行比较，其中利用没有被加权的阻抗阶进行与所述外部阻抗的比较。

然而，在内部阻抗匹配操作中，由于使电源转变为导通将导致初始匹配和并存在其后的动态(active state)更新操作。当两者都采用所述二分检索和比较操作来进行时，可以快速进行所述初始匹配，但是在所述更新操作中，存在这样的情况，其中即使改变一个阻抗控制阶(control step)，它成为具有大阻抗的阶。因此，存在所述可编程阻抗电路中有大电流流动以及所述大电流成为电源噪音的可能性，导致其它电路的性能恶化。关于这一个方面，在所述顺序比较操作中，即使改变一个阻抗控制阶，这仅相应于所述阻抗代码的最低有效位的1个位部分(它仅成为没有加权的小阻抗控制阶)，且不会发生所述阻抗的大的变化。然而，所述初始匹配需要大量的时间。当采用2的幂来加权的阶进行阻抗控制时，可以在所述二分检索和比较操作中进行最大值为n次的比较操作，但是当采用所述顺序比较操作来进行时，必须进行2的n次幂次比较操作。

发明内容

本发明的一个目的是提供一种半导体器件，构造该半导体器件以缩短接口缓冲器的阻抗匹配的初始化循环，且尽可能地减小在所述初始化之后由于所述阻抗的变化而引起的动态匹配时对其它电路的影响。

本发明的另一个目的是提供一种半导体器件，构造该半导体器件以便输出缓冲器阻抗匹配操作不影响所述输出缓冲器的所述输出操作。

从说明书和附图的介绍中，本发明的这些和其它目的以及新颖性特征将显而易见。

(1)关于本发明的半导体器件包括：接口缓冲器，其内部阻抗由阻抗控制数据控制；以及一个产生所述阻抗控制数据的阻抗控制电路，其中所述阻抗控制电路包括：一个第一阻抗控制模式，所述第一阻抗控制模式通过由预定阻抗控制阶引起的二分检索和比较操作来产生所述阻抗控制数据，并将所述阻抗控制数据设置在所述接口缓冲器中；以及一个第二阻抗控制模式，所述第二阻抗控制模式通过由所述预定阻抗控制阶引起的顺序比较操作来更新设置在所述接口缓冲器中的所述阻抗控制数据。

由于通过所述二分检索和比较操作来初始匹配了所述接口缓冲器的阻抗，因此，与通过所述顺序比较操作来进行阻抗匹配的情况相比，可以缩短所述阻抗匹配的初始化周期。由于所述初始化之后在关于所述阻抗的匹配中进行所述顺序比较操作，因此，与通过所述二分检索和比较操作来进行阻抗匹配的情况相比，可以减小由电源噪音引起的对其它电路的影响。

作为本发明的一个具体实施例，在所述第一阻抗控制模式中，用于所述二分检索和比较操作的所述阻抗控制阶用2的幂来加权。在所述第二阻抗控制模式中，用于所述顺序比较操作中的所述阻抗控制阶不被加权。

(2)根据所述阻抗控制阶方案的半导体器件包括：接口缓冲器，其内部阻抗由阻抗控制数据控制；以及一个产生所述阻抗控制数据的阻抗控制电路，其中所述阻抗控制电路包括：一个第一阻抗控制模式，所述第一阻抗控制模式通过由预定阻抗控制阶引起的顺序比较操作来产生所述阻抗控制数据，并将所述阻抗控制数据设置在所述接口缓冲器中；以及一个第二阻抗控制模式，所述第二阻抗控制模式通过由所述预定阻抗控制阶引起的顺序比较操作来更新设置在所述接口缓冲器中的所述阻抗控制数据，并且所述第一阻抗控制模式的所述阻抗控制阶与所述第二阻抗控制模式的所述阻抗控制阶不同。

通过在初始匹配所述接口缓冲器的阻抗时使用相对较大的阻抗控制阶，而在所述初始化之后关于阻抗改变的所述匹配中使用相对较小的阻抗控制阶，可以同时满足关于所述阻抗匹配的初始化循环缩短，以及由于所述初始化之后所述阻抗的精确控制而引起的对其它电路的影响的减小。

在本发明的一个优选实施例中，所述第二控制模式的所述阻抗控制阶小于所述第一阻抗控制模式的所述阻抗控制阶。

作为本发明的一个具体实施例，所述第一控制模式的所述阻抗控制阶是多个阶段的不同阶。所述多个阶段的不同阶中相对较大的阶用于较前的顺序比较操作中而相对较小的阶用于较后的顺序比较操作中。

(3)作为根据上述两个方案的本发明的一个具体实施例，所述接口缓冲器是输出缓冲器，其输出端子从半导体芯片的焊盘电极到封装体的外部连接端子。

类似地，所述接口缓冲器是输入缓冲器，其输入端子从半导体芯片的焊盘电极到封装体的外部连接端子。

类似地，所述接口缓冲器是输出缓冲器或输入缓冲器，其连接到半导体芯片的焊盘电极而不连接到封装体的外部连接端子。所述输出缓冲器和输入缓冲器是连接所述封装体内的虚拟布线的虚拟输出缓冲器和输入缓冲器，模拟在所述封装布线上寄生的诸如电阻、电容和电感的延迟组件。

作为根据上述两个方案的本发明的一个具体实施例，所述接口缓冲器包括推挽式电路，根据所设置的阻抗控制数据来可变地控制该推挽式电路的互导。

作为根据上述两个方案的本发明的一个具体实施例，所述第一阻抗控制模式通过施加电源电压来启动并经过一段预定时间结束。在这种情况下，在所述第一阻抗控制模式结束后，所述第二阻抗控制模式产生每隔同步时钟的预定多个周期就被更新的阻抗控制数据，并将所产生的阻抗控制数据设置在所述接口缓冲器中。

(4)根据本发明另一方案的半导体器件包括：输出缓冲器，其输出操作与第一时钟同步并且其内部阻抗由阻抗控制数据控制；以及一个产生与第二时钟同步的所述阻抗控制数据的阻抗控制电路，其中所述输出缓冲器包括推挽式电路，通过所设置的阻抗控制数据来可变地控制在所述输出操作时该推挽式电路的互导，并且该阻抗控制电路使用所述推挽式电路中处于关断状态的输出晶体管作为互导控制目标，并使关于一个控制目标的所述阻抗控制数据的设置定时与第一时钟同步。

由于作为互导控制目标，所述阻抗控制电路使用所述推挽式电路中处于关断状态的输出晶体管，因此，即使在所述输出操作期间改变所述输出缓冲器的阻抗，所述阻抗中的变化也不会影响所述输出操作。而且，由于关于所述控制目标的所述阻抗控制数据的定时与所述第一时钟同步，因此当利用处于关断状态的所述输出晶体管作为目标来更新所述阻抗控制数据时，基本能够防止其中在所述更新的中间所述输出反向并且开启处于关断状态的所述输出晶体管的情况。

作为本发明的一个具体实施例，所述推挽式电路包括并联连接到一个输出端子并且在导通状态下输出高电平的多个第一输出晶体管，以及并联连接到所述输出端子并且在关断状态下输出低电平的多个第二输出晶体管，根据所述阻抗控制数据分别控制在所述输出操作时处于导通状态的大量的所述第一输出晶体管和第二输出晶体管。

在这种情况下，在所述阻抗控制电路初始设置所述输出缓冲器的所述阻抗控制数据之后，所述阻抗控制电路产生每隔所述第二时钟的预定多个周期就被更新的阻抗控制数据，并与所述第一时钟同步地将所产生的阻抗控制数据设置在所述输出缓冲器中。作为一个优选实施例，与所述第一时钟同步地将所产生的阻抗控制数据设置在所述输出缓冲器中的定时处于所述第一时钟限定的输出操作循环周期内。

作为另一个具体实施例，所述阻抗控制电路包括一个电阻分压电路，该电阻分压电路连接到一个外部电阻器元件，并且在所述电阻分压电路中形成预定分压节点，根据所述预定分压节点的分压电平，所述阻抗控制电路产生所述阻抗控制数据。

如下，简单介绍通过本申请中公开的本发明的典型实施例获得的效果。

即，可以缩短所述接口缓冲器的阻抗匹配的初始化周期，并且可以尽可能地减小所述初始化之后在关于所述阻抗变化的动态匹配时对其它电路的影响。

可以构造本发明，以使所述输出缓冲器阻抗匹配操作不影响所述输出缓冲器的输出操作。

附图简述

图1是示出作为以阻抗匹配的所述结构为中心的属于本发明的半导体器件的一个实例的SRAM的框图；

图2是详细示出整个图1的SRAM的框图；

图3是示出数据输出缓冲器的一个实例的电路图；

图4是示出阻抗控制电路的一个实例的框图；

图5是示出复制电路的一个实例的框图；

图6是示出复制MOS电路的一个具体实例的电路图；

图7是示出阻抗控制数据的控制操作时序波形的时序图；

图8A是示出作为比较实例的其中通过相似于初始设置的二分检索和比较操作来进行所述阻抗控制数据的更新的情况的时序图，而图8B是示出作为比较实施例的其中通过顺序比较操作来进行所述阻抗控制数据的更新和初始设置的情况的时序图；

图9是示出初始顺序的细节的时序图；

图10是示出输出电路的细节的逻辑电路图；

图11是示出限定所述阻抗控制数据的更新定时的逻辑结构的框图；

图12是示出通过锁存的阻抗控制数据的所述输出电路的更新定时的时序图；

图13是示出在其中RS触发器复位信号与32分时钟K32的周期同步的比较实施例的情况下通过所述阻抗控制数据的所述输出电路的更新定时的时序图；

图14是示出在图9的初始循环中产生所述阻抗控制数据的顺序的流程图；

图15是示出在开启所述SRAM的复位释放之后更新所述阻抗控制数据的顺序的流程图；

图16是示出复制PMOS电路的另一个实例的电路图；

图17是示出构造一个阻抗控制电路以便通过顺序比较操作来进行更新和初始阻抗控制操作的框图；

图18是示出通过图17的所述阻抗控制电路的所述阻抗控制数据的控制操作的时序图；

图19是示出构造成以便通过顺序比较操作来进行更新和初始阻抗控制操作的所述阻抗控制电路另一个实例的框图；

图20是示出通过图19的所述阻抗控制电路的所述阻抗控制数据的控制操作的时序图；

图21是示出其中将所述阻抗控制电路应用到一个输入缓冲器的一个实例的框图；

图22是示出其中将所述阻抗控制电路应用到一个数据输出缓冲器、一个时钟输出缓冲器和一个DLL电路的输出缓冲器的实例的框图；以及

图23是示出其中将所述阻抗控制电路应用到一个地址输入缓冲器、一个时钟输入缓冲器和一个DLL电路的输入缓冲器的实例的框图。

发明详述

图1示出在阻抗匹配的构造中居中的属于本发明的半导体器件的一个实例的SRAM1。

虽然没有特别限制，但是所述SRAM1包括用作半导体芯片的SRAM芯片2(小块)和连接到所述SRAM2的封装电路部分(下面也称之为“封装体”)3。通过例如CMOS集成电路制造技术将所述SRAM芯片2形成在一个诸如单晶硅的半导体衬底上。虽然没有特别限制，所述封装体3包括一个用于倒装封装(face-down packaging)的结构，并由倒装片再定位布线层和其上安装有所述倒装片的多层布线衬底构造。所述SRAM芯片2包括多个分别示为外部端子的焊盘电极5F以及5G至5I。所述封装体3包括多个用于将所述SRAM1封装在封装衬底(未示出)上的分别示为多个封装端子的外部连接端子(封装端子)6F以及6G至6I。所述焊盘电极5G至5I通过所述封装体3的布线连接到所述外部连接端子6G至6I。所述外部连接端子6G至6I用作数据输出端子。所述外部连接端子6G至6I通过分别示出的数据信号线LN1至LN3连接到微处理器9的数据输入端子。

三个数据输出缓冲器18a至18c分别示为所述SRAM芯片2上的外部输出缓冲器。所述数据输出缓冲器18a至18c的输出端子连接到所述焊盘电极5G至5I。根据阻抗控制数据CDAT所述数据输出缓冲器18a至18c的内部阻抗可被控制。“内部阻抗”意味着从输出侧观察到的阻抗，即输出阻抗。阻抗控制电路(ICTR)35产生所述阻抗控制数据CDAT。基于连接到所述外部连接端子6F的外部电阻器元件36的电阻值来确定所述阻抗控制数据CDAT。例如，当所述传输线阻抗或所述数据信号线LN1至LN3的特性阻抗为RQ/N时，将所述外部电阻器元件36的电阻值设置为RQ，由此所述数据输出缓冲器18a至18c的内部阻抗变为RQ/N。

图2详细示出整个SRAM1。所述SRAM芯片2包括多个分别示为外部端子的焊盘电极5A至5G。所述封装体3包括用作用于将所述SRAM1封装在所述封装衬底(未示出)上的多个封装端子的外部连接端子(封装端子)6A至6G。所述焊盘电极5A至5G通过所述封装体3的布线连接到所述外部连接端子6A至6G。关于紧邻所述外部连接端子6A至6G示出的字母，“AD”表示输入地址信号，“DT”表示写数据，“K”和“/K”表示用于内部操作的时钟，“C”表示用于数据输入的时钟，“ZQ”表示外部电阻器连接端子，以及“QD”表示读数据。符号“/”表示已经附上该符号的信号为反相信号。

在所述SRAM芯片2上典型示出一种静态存储单元(MC)8。所述存储单元8的一个选择端子连接到一条字线WL，而所述存储单元8的数据输入/输出端子连接到互补位线BL和/BL。实际上，大量的存储单元按照矩阵布置以构造成一个存储单元阵列。通过地址译码器(DEC)10来选择所述字线WL。地址信号AD从所述端子6A输入到缓冲器7A，与所述时钟K和/K同步地锁存在地址锁存器(AL)11A、11B和11C中，通过选择器(SEL)12被选择，并被输入到所述地址译码器10并被译码。所述地址锁存器11C包括用于脉冲串(burst)存取的预置地址计数器功能。包括读取放大器(SA)和写入放大器(WA)的放大电路13连接到所述互补位线BL和/BL。所述写数据DT从所述端子6B输入到缓冲器7B，与所述时钟K和/K同步地锁存在数据锁存器(DL)14A和14B中，并被输入到所述放大电路13，并且其写入放大器根据所述写入数据来驱动所述互补位线BL和/BL。从所述存储单元8读出到所述互补位线BL和/BL的数据通过所述放大电路13的所述读取放大器被放大，通过数据锁存器15被选择器16选择，并通过数据锁存器(DL)17A和17B以及数据输出缓冲器18从所述端子6G被输出。“数据输出缓冲器18”总指全部数据输出缓冲器，诸如所述数据输出缓冲器18a至18c。当存在关于刚刚写入的数据的读取命令时，通过所述选择器16选择所述数据锁存器14B的输出并将其输出到外部。7C至7E是时钟缓冲器。延迟回路锁定(DLL)电路20产生一个时钟(也被称为延迟时钟)Cd，其中所述时钟C被延迟预定多个周期以便将所述数据从所述端子6G输出的定时与所述时钟C同步。所述延迟时钟通过脉冲串控制器(BCTR)21控制所述数据锁存器17B的锁存定时并确定所述数据输出定时。所述阻抗控制电路(ICTR)35产生阻抗控制数据(阻抗代码)，该阻抗控制数据根据连接到所述端子6F的所述外部电阻器元件36的电阻值来控制所述输出缓冲器18的阻抗。通过数据锁存器24A和24B将所述阻抗控制数据提供到多个位输出缓冲器18，并控制其输出阻抗。执行所述输出阻抗的控制作为对推挽式输出电路的导通电阻的控制。构造数据反馈电路(DFB)25以参考所述数据锁存器17B的输出电平，并对与所述输出操作极性相反的输出晶体管进行导通电阻的设置。因为与所述输出操作极性相同的所述输出晶体管的导通电阻的设置与所述输出操作不同时进行，所以可以预先防止在改变所述导通电阻的设置时所不期望的所述输出电的平波动的可能性。关于所述输出缓冲器18电路的输出阻抗控制是用于与所述端子6G连接的所述数据传输路径的特性阻抗进行阻抗匹配。在图2中，26构成一个数据输出电路。

图3示出所述数据输出缓冲器18a的一个实例。所述数据输出缓冲器18a包括前置缓冲器33和34以及一个输出部分31。所述输出部分31用作推挽式电路，其中所述输出操作时的互导根据所述阻抗控制数据CDAT(CDATp，CDATn)来控制，并包括，例如，多个并联连接到所述输出端子5G并在导通状态下输出高电平的p-沟道MOS晶体管(第一输出MOS晶体管)Q1；以及多个并联连接到所述输出端子5G并在导通状态下输出低电平的n-沟道MOS晶体管(第二输出MOS晶体管)Q2。下面，所述p-沟道MOS晶体管也将被称作PMOS晶体管，而所述n-沟道MOS晶体管也将被称作NMOS晶体管。

所述阻抗控制数据CDAT包括CDATp和CDATn。所述p-沟道MOS晶体管的所述阻抗控制数据CDATp用于所述第一输出MOS晶体管Q1，而所述n-沟道MOS晶体管的阻抗控制数据CDATn用于所述第二输出MOS晶体管Q2。将所述阻抗控制数据CDATp提供到所述前置缓冲器33，而将所述阻抗控制数据CDATn提供到所述前置缓冲器34。所述前置缓冲器33包括一个倒相器IVa和数量相应于所述阻抗控制数据CDATp的位数量的与非门NAND。所述阻抗控制数据CDATp的相应位分别提供到所述与非门NAND的输入端子，并且将读取数据RD共同提供到所述与非门NAND的其它输入端子。所述前置缓冲器34包括一个倒相器IVb和数量相应于所述阻抗控制数据CDATn的位数量的或非门NOR。所述阻抗控制数据CDATn的相应位分别提供到所述或非门NOR的输入端子，并且将读取数据RD共同提供到所述或非门NOR的其它输入端子。因此，在由RD＝”1”导致的高电平输出操作下，接收所述与非门NAND的输出并被置于导通状态下的所述第一输出MOS晶体管Q1的数量相应于所述阻抗控制数据CDATp的逻辑值“1”的位数量。同样，在由RD＝”0”导致的低电平输出操作下，接收所述或非门NOR的输出并被置于导通状态下的所述第二输出MOS晶体管Q2的数量相应于所述阻抗控制数据CDATn的逻辑值“0”的位数量。根据在所述输出操作时被置于导通状态下的MOS晶体管的数量来确定所述输出部分31的导通电阻。下面将描述所述阻抗控制电路。

图4是示出所述阻抗控制电路35的框图。所述阻抗控制电路35包括一个复制电路40、一个二分检索和比较电路41、一个顺序比较电路42以及一个控制电路43。所述复制电路40与所述外部电阻器元件36一起构造成一个电阻分压电路，并通过所述二分检索和比较电路41或所述顺序比较电路42的控制来产生所述阻抗控制数据CDATp和CDATn。关于要使用所述二分检索和比较电路41和所述顺序比较电路42中的哪一个，这通过所述控制电路43用切换信号44来指示。在电源转变为导通之后所述控制电路43立即指令所述二分检索和比较电路41的操作，利用二分检索和比较操作初始产生所述阻抗控制数据CDATp和CDATn，并将所产生的阻抗控制数据CDATp和CDATn设置在所述输出电路26中。其后，所述控制电路43指令所述顺序比较电路42的操作并利用顺序比较操作更新设置在所述输出电路26中的所述阻抗控制数据CDATp和CDATn。每隔从所述端子5C提供的时钟信号K的多个周期，进行所述更新操作。

图5示出所述复制电路40的一个实例。所述复制电路40包括作为一个复制MOS电路50的两个复制PMOS电路51和52以及一个复制NMOS电路53。在图6中示出所述复制MOS电路50的一个具体实例。所述复制PMOS电路51和52用作这样的电路，其中通过多个p-沟道MOS晶体管Q1d来模拟图3的所述输出部分31中的多个p-沟道MOS晶体管Q1的电路。所述MOS晶体管Q1d对所述MOS晶体管Q1的尺寸比为一个预定常数。类似地，所述复制NMOS电路53是这样的电路，其中通过多个n-沟道MOS晶体管Q2d来模拟图3的所述输出部分31中的多个n-沟道MOS晶体管Q2的电路。所述MOS晶体管Q2d对所述MOS晶体管Q2的尺寸比也为一个预定常数。

从图6中可以明显看出，从所述电源电压VDD经由所述复制PMOS电路51、所述端子5F和6F以及所述外部电阻器元件36通向所述电路的接地电压VSS的路径被认为是包含一个预定分压节点Nvd的电阻分压电路。如图5所示，连接到所述分压节点Nvd的电压比较器55将所述分压节点Nvd的电平与一个参考电势VDD/2相比较。比较结果存储在寄存器56中。当所述二分检索和比较电路41或所述顺序比较电路42输出根据所述阻抗控制数据的产生顺序(generationsequence)而产生的所述阻抗控制数据CDATp时，所述复制PMOS电路51的导通电阻从而被确定，由此确定所述分压节点Nvd的电平。根据所述比较结果，如果所述分压节点的电平高于VDD/2，则将所述阻抗控制数据的产生目标位设置成逻辑值“0”，而如果所述分压节点的电平低于VDD/2，则将所述阻抗控制数据的产生目标位设置成逻辑值“1”。在改变所述阻抗控制数据的产生目标位的同时通过把上述操作重复几次来产生所述阻抗控制数据CDATp。根据产生的所述阻抗控制数据CDATp的所有位，所述确定结果收敛到VDD/2。在所述阻抗控制数据CDATp的初始产生中采用通过所述二分检索和比较电路41进行的所述二分检索和比较操作。在这种情况下，所述阻抗中的控制阶用2的幂来加权。首先，由最大权的控制阶来确定所述阻抗控制数据CDATp的目标位，然后通过具有所述权重的一半的权重的控制阶来确定所述阻抗控制数据CDATp的目标位，且然后通过具有1/4的所述权重的控制阶来确定所述阻抗控制数据CDATp的目标位。以此顺序，依次确定所述阻抗控制数据CDATp最低位的值。在由所述顺序比较电路42进行的所述比较操作中，当利用已经产生的所述阻抗控制数据CDATp来设置所述复制PMOS电路51的导通电阻时，基于所述分压节点Nvd的电压比较结果，开始进行从所述阻抗控制数据CDATp的最低位的所述更新设置，并且所述阻抗控制数据CDTAp的更新使得所述分压节点的电平收敛到VDD/2。布置一个电压转换电路57以便将所述阻抗控制数据CDATp的电压电平转换为外部电压电平，并考虑到所述二分检索和比较电路41与所述顺序比较电路42在所述内部操作电压下操作的事实，将其施加到所述复制PMOS电路51。

在所述阻抗控制数据CDTAn的产生过程中，通过所述电压比较器58将由所述复制PMOS电路52和所述复制NMOS电路53引起的分压节点Nvdn的电平与所述参考电压VDD/2比较。将比较结果存储在寄存器59中。在其中从所述比较结果中与PMOS基极相反地产生用于NMOS的所述阻抗控制数据CDATn的情况下，如果所述分压节点的电平高于VDD/2，则将所述阻抗控制数据的产生目标位设置成逻辑值“1”，而如果所述分压节点的电平低于VDD/2，则将所述阻抗控制数据的产生目标位设置成逻辑值“0”。通过所述二分检索和比较电路41或所述顺序比较电路42的所述阻抗控制数据CDATn的产生顺序与所述阻抗控制数据CDATp的产生顺序相同。然而，因为所述复制PMOS电路52的导通电阻是通过所述阻抗控制数据CDATp来确定，所以优选，在所述阻抗控制数据CDATp已经被初始确定之后产生所述阻抗控制数据CDATn。60是相应于所述阻抗控制数据CDATn的电压转换电路。

其中通过所述阻抗控制数据CDATp来确定所述复制PMOS电路51的电阻值、关于所述分压进行由所述电压比较电路55执行的比较操作并将所述比较结果锁存在所述寄存器56中的所述操作周期与32分时钟K32的周期同步，在所述32分时钟K32中，将所述时钟K32分频来作为所述内部操作时钟。换句话说，每隔所述时钟K的32个周期(即，32分时钟K32)进行所述比较操作循环。

图7示出所述阻抗控制数据CDAT的控制操作时序波形。在电源刚刚转换为导通之后，立即通过所述切换信号44来选择由所述二分检索和比较电路41进行的二分检索和比较操作，并初始产生所述阻抗数据CDATp和CDATn。其后，通过所述切换信号44来选择由所述顺序比较电路42进行的顺序比较操作，并且当所述分压节点Nvd和Nvdn的电平由于温度或类似因素的改变而波动时，基于此来更新所述阻抗控制数据CDATp和CDATn。因为通过所述顺序比较操作来进行所述阻抗控制数据的更新，由于该操作引起的所述分压节点Nvd和Nvdn的电平中的波动与所述二分检索和比较操作相比保持得小。在其中还通过类似于所述初始设置的二分检索和比较操作来进行所述阻抗控制数据的更新的情况下，存在其中，如图8A的比较实例中所示，类似于初始设置的情况，在所述分压节点Nvd和Nvdn中出现相对较大的电平波动的情况。如图8B的比较实例中所示，在其中通过所述顺序比较操作来进行所述阻抗控制数据的更新和初始设置的情况下，对于所述初始产生来说需要一长段时间。例如，假设所述阻抗控制数据CDATp的位数量为9位且由所述阻抗控制数据CDATp控制的九个MOS晶体管Qd1的尺寸相等，则必须重复2的9次幂次比较确定操作，以便通过所述顺序比较操作来初始产生所述阻抗控制数据CDATp。在所述二分检索和比较操作的情况下，则仅仅需要重复9次所述比较确定操作。

图9示出起始顺序的细节。这里，假设PMOS侧的所述阻抗控制数据为9位，并且因此其所需要的所有位的所述二分检索和比较的比较操作循环为所述时钟K的288个周期。PMOS侧的比较模式切换信号指令至少288次循环的二分检索和比较模式，且其后指令所述顺序比较模式。假设NMOS侧的所述阻抗控制数据为19位，并且因此其所需要的所有位的所述二分检索和比较的比较操作循环为所述时钟K的608个周期。NMOS侧的比较模式切换信号指令至少608次循环的二分检索和比较模式，且其后指令所述顺序比较模式。所述初始循环保持所述时钟K的至少608个周期。在图9的所述实例中，为1024个周期。

图10示出所述输出电路26的细节。所述数据反馈电路25包括两个RS(复位/设置)触发器25p和25n。当所述读取数据RD为低电平时，将所述读取数据RD的倒相数据输入到所述RS触发器25p的设置端子并被设置在设置状态(更新时钟UDCp＝1)，将用于PMOS的所述阻抗控制数据CDATp锁存在数据锁存器24Bp中，并且当所述输出缓冲器18进行低电平输出时，用于被设置在关断状态下的PMOS晶体管的所述阻抗控制数据可更新。同样，当所述读取数据RD为高电平时，将所述读取数据RD输入到所述RS触发器25n的设置端子并被设置在设置状态(更新时钟UDCn＝1)，将用于NMOS的所述阻抗控制数据CDATn锁存在数据锁存器24Bn中，并且当所述输出缓冲器18进行高电平输出时，用于被设置在关断状态下的NMOS晶体管的所述阻抗控制数据是可以更新的。从所述控制电路43将复位信号RES施加到所述复位端子。所述复位信号RES是与32分时钟K32的一个高电平信号同步的信号。标记信号FLG是用于利用高电平启动阻抗控制的控制信号。

所述阻抗控制电路35使用所述推挽式电路中处于关断状态下的输出晶体管作为互导控制目标，由此即使在所述输出操作期间更新所述输出缓冲器的阻抗，所述阻抗更新也不影响所述输出操作。

图11示出限定所述阻抗控制数据的更新时序的电路的一个实例。在所述阻抗控制电路35中，与所述内部操作时钟K同步地产生所述阻抗控制数据CDAT、所述标记信号FLG和所述复位信号RES。与用于所述数据输出操作的时钟Cd(通过所述DLL电路20延迟了多个周期的时钟)同步地将由所述阻抗控制电路35产生的所述标记信号FLG和所述复位信号RES锁存在锁存电路60A和60B中。与所述32分时钟K32同步地通过一个锁存电路61将所述阻抗控制数据CDAT锁存，其中所述时钟K被分成32。与从所述锁存电路60B同步输出地所述时钟Cd的所述复位信号RES变成低电平时同步地将从所述锁存电路61输出的所述阻抗控制数据CDAT(32)锁存在一个锁存电路60C中。CDAT(RES)是从所述锁存电路60C输出的所述阻抗控制数据。

图12示出通过所述锁存阻抗控制数据来进行的所述输出电路的更新时序。所述阻抗控制电路35与所述32分时钟K32的周期同步地进行用于所述阻抗控制数据产生的比较操作，从而所述锁存电路61的所述阻抗控制数据CDAT对于每一个周期来说都是可以更新的。假设当所述阻抗控制电路35在所述32分时钟K32的一个特定周期中利用所述比较操作进行代码XXX的产生来作为所述阻抗控制数据CDAT，通过在T0时刻开始的下一个周期中的一个新的比较操作，将所述阻抗控制数据CDAT更新为代码YYY。当所述32分时钟K32的周期在所述T0时刻改变时，所述复位信号RES其后立即与所述时钟C同步地改变到低电平，并释放所述RS触发器25p和25n的复位状态。该复位状态释放的定时为所述时钟C的同一时刻，并且还通过该时钟C同一时刻改变所述读数据RD。因此，在所述复位释放之后，根据所述读取数据的逻辑值将所述更新时钟UDCp和UDCn从低电平转变为高电平，并将所述锁存电路24Bp和24Bn的所述阻抗控制数据CDATp和CDATn更新。能够更新所述阻抗控制数据CDATp和CDATn的定时与时钟C的同一时刻的复位释放定时(T1)同步。因为该复位释放定时(T1)与时钟C的同一时刻的读取数据转变定时同步，所以在所述阻抗控制数据CDATp和CDATn的更新期间不切换所述读取数据。在这种方式下，由于关于所述控制目标的所述阻抗控制数据的更新定时与所述时钟C同步，所以当利用处于关断状态下的所述输出晶体管作为目标来进行所述阻抗控制数据的更新时，不会出现其中在所述更新期间由于所述读取数据的输出倒相来切换处于关断状态下的输出晶体管的情况。

关于此，如图13的比较实例中所示，在所述复位信号RES与所述32分时钟K32同步的情况下，能够更新所述阻抗控制数据CDATp和CDATn的定时与所述时钟K同一时刻的所述复位释放定时同步，而与所述时钟C同一时刻的所述读取数据的改变定时不同步，从而在所述阻抗控制数据CDATp和CDATn的更新期间存在所述读取数据将被切换的可能性。在图12中，在所述读取数据RD的切换点进行所述阻抗控制数据CDATp的更新，并改变在所述输出操作期间的所述晶体管的导通电阻，由此存在所述读取数据的输出暂时不稳定且不期望地产生逻辑值倒相的可能性。

图14示出在图9的初始循环中所述阻抗控制数据产生的流程。当所述控制电路43检测电源为导通(S1)，则指令所述二分检索和比较模式(S2)，并且接收该指令的所述二分检索和比较电路41设置所述输出缓冲器18的PMOS Q1侧的所述阻抗控制数据的目标位(阻抗代码)的值(阻抗匹配代码＝IM代码)(S3)。在该处理S3中，从所述阻抗控制数据CDATp的MSB侧开始依序确定所述值。在所述PMOS Q1的尺寸相等的情况下，用作一次处理目标的所述IM代码为排除LSB侧之外的多个位。在这种情况下，关于所述输出缓冲器18的NMOS Q2来暂时设置最大阻抗。通过所述电压比较器55来比较通过所述设置目标位的值(IM代码)在所述分压节点Nvd得到的电势与所述参考电压(VDD/2)，并根据所述比较结果确定所述目标位的值(IM代码)(S4)。在已经重复S3和S4的所述处理以确定关于所述阻抗控制数据CDATp的所有位的所述值之后，所述控制电路43进行所述输出缓冲器18的PMOS Q1侧的电压比较模式的切换处理(S5)，并将所述输出缓冲器18的PMOS Q1侧的电压比较模式切换为所述顺序比较模式(S6)。

所述输出缓冲器18的NMOS Q2侧的电压比较模式保持所述二分检索和比较模式。所述二分检索和比较电路41关于所述输出缓冲器18的NMOS Q2侧来设置所述输出缓冲器18的NMOS Q2的所述阻抗控制数据CDATn的目标位的所述值(IM代码)(S7)。在该处理S7中，从所述阻抗控制数据CDATn的MSB侧开始依序确定所述值。此时，关于所述输出缓冲器18的NMOS Q2来应用先前确定的阻抗控制数据CDATp。通过所述电压比较器58来比较通过所述设置目标位的值(IM代码)在所述分压节点Nvdn处得到的电势与所述参考电压(VDD/2)，并根据所述比较结果(S8)来确定所述目标位的值(IM代码)(S8)。重复S7和S8的所述处理以确定有关所述阻抗控制数据CDATn的所有位的所述值。其后，指令所述输出缓冲器18的NMOS Q2侧的所述电压比较模式切换到所述顺序比较模式(S9)，并且还将所述输出缓冲器18的NMOS Q2侧的所述电压比较模式切换到所述顺序比较模式(S6)。

在此阶段，已经初始获得所述阻抗控制数据。当指令所述顺序比较模式时，所述顺序比较电路42使用已经产生的所述阻抗控制数据的LSB作为IM代码(S10)，利用所述电压比较器55来比较由所设置的IM代码引起的所述分压电势与所述参考电压(VDD/2)，并根据所述比较结果确定所述目标IM代码的值(S11)。进行所需次数的S10和S11的所述处理直到所述电压比较操作收敛到一个匹配点。因此，得到已经动态顺序更新的阻抗控制数据(S12)。其后，通过芯片启动，所述SRAM1变得可读/可写。

在图9的实例中，在所述初始循环中在所述顺序比较模式下动态修正所述阻抗控制数据，并且甚至在SRAM1已经成为芯片可启动之后，可以立即利用其阻抗已经通过所述阻抗控制数据来匹配得与环境相符合的输出缓冲器18进行所述读取数据的输出。在所述复位期间发生根本不是所预期的一个突然的环境改变的情况下，如果在由电源转换为导通而引起的所述初始循环中不进行由所述顺序比较模式所做的修正，则不会有特别的问题。

图15示出在所述SRAM1的电源导通复位释放之后所述阻抗控制数据的更新处理的流程。当所述控制电路43检测到与所述32分时钟K32同步的所述复位信号RES的复位的释放周期(S21)，确定所述输出缓冲器18的输出状态是否为高阻抗状态(输出禁止状态)(S22)。

当所述输出状态不是高阻抗状态时，所述控制电路43确定所述读取数据(内部数据)是否为逻辑值“0”(S23)。当所述读取数据不为“0”，所述寄存器24Bn在所述输出缓冲器18的NMOS Q2处于关断状态下(S24)进行所述锁存操作(S25)，并且将传输到所述NMOS Q2的所述阻抗控制数据CDATn更新(S26)。在步骤S23中，当所述读取数据为“0”时，在所述输出缓冲器18的PMOS Q1处于关断状态(S27)时所述寄存器24Bp进行所述锁存操作(S28)，并且将传输到所述PMOSQ1的所述阻抗控制数据CDATp更新(S29)。

在步骤S26之后，当通过所述读取数据切换确定来将所述数据的逻辑值从“1”切换到“0”时(S30)，所述流程进行到步骤S27，并且当通过步骤30没有切换时，不进行向所述寄存器24Bp传输所述PMOS Q1侧的所述阻抗控制数据CDATp。

在步骤S29之后，当通过所述读取数据切换确定来将所述数据的逻辑值从“0”切换到“1”时(S32)，所述流程进行到步骤S24，并且当通过步骤32没有切换时，不进行向所述寄存器24Bn传输所述NMOS Q2侧的所述阻抗控制数据CDATn。在步骤S30和S32的所述确定操作中，从第二次开始的所述数据切换中强迫所述确定结果为“NO”，并确保所述阻抗控制数据在所述复位释放期间不被重复更新。这可以减小额外的功耗，这还有助于噪音的减小。

当在步骤S22的所述确定中确定所述输出状态为高阻抗时，由于所述输出缓冲器18的所述PMOS Q1和NMOS Q2都处于关断状态(S34)，所以所述寄存器24Bp和24Bn都进行所述锁存操作(S35)，并且传输到所述PMOS Q1的所述阻抗控制数据CDATp和传输到所述NMOS Q2的所述阻抗控制数据CDATn都被更新(S36)。

在所述复位周期为导通之后，则再次等待所述复位释放周期的到达，并重复如上所述相同的处理。在每次由所述复位信号RES产生的每一个复位释放周期，进行所述阻抗控制数据的所述更新处理。

图16示出所述复制PMOS电路的另一个实例。如附图中所示，所述PMOS Q1d的晶体管尺寸(栅极宽度)可以用2的幂来加权。所述复制NMOS Q2d也可以被类似地加权。当然，还对构造所述输出缓冲器的输出部分的PMOS Q1和NMOS Q2进行类似的加权。

图17示出构造成进行所述初始阻抗控制操作和与更新一起的所述顺序比较操作的所述阻抗控制电路的一个实例。与图5的不同点是其中使用了使所述阻抗控制阶(阶宽)很大的顺序比较电路70和其中使所述阻抗控制阶很小的顺序比较电路71，前者用于所述初始阻抗控制操作的前半部分而后者用于所述阻抗控制数据初始产生的后半部分以及用于所述更新。因为剩余的结构与图5的相同，将省略其详细介绍。图18示出由图17的所述阻抗控制电路35引起的所述阻抗控制数据的控制操作定时波形。

图19示出构造成进行所述初始阻抗控制操作和与更新一起的所述顺序比较操作的所述阻抗控制电路35的另一个实例。与图17的不同的点是，除其中使所述阻抗控制阶(阶宽)很大的所述顺序比较电路70和其中使所述阻抗控制阶很小的所述顺序比较电路71之外，还使用了其中使所述阻抗控制阶居中的顺序比较电路72，并且所述阶宽从所述较大的那个开始依序顺序切换和使用。由于剩余的结构与图17的相同，则省略其详细介绍。图20示出由图19的所述阻抗控制电路35引起的所述阻抗控制数据的控制操作定时波形。

图21示出其中将所述阻抗控制电路35应用到一个输入缓冲器80的一个实例。在这种情况下，构造所述复制电路40以模拟所述输入缓冲器80的输入晶体管。

图22示出其中将所述阻抗控制电路35应用到数据输出缓冲器18、时钟输出缓冲器81和DLL电路输出缓冲器82的一个实例。虽然它们没有被示出，所述DLL电路20包括一个可变延迟电路和一个相位比较电路。所述可变延迟电路根据由所述相位比较电路产生的比较结果延迟一个输入时钟C。所述相位比较电路将所述输入时钟C的相位与来自其中所述输入时钟C被可变地延迟的反馈环的一个时钟反馈的相位比较，并控制所述可变延迟电路的延迟量和所述反馈环的延迟量以便将两者匹配。所述反馈环实现了一个延迟量，所述延迟量模拟了所述时钟C的传输路径的SRAM芯片内部的延迟量和从所述芯片的焊盘电极到外部连接端子的所述封装体内部的延迟量。此时，通过模拟所述封装体内布线的实际延迟量的封装体内的复制布线84，来实现从所述封装体3的外部连接端子6E到所述芯片的焊盘电极5E的封装延迟量以及从所述芯片的焊盘电极5H到所述封装体的外部连接端子6H的封装延迟量。所述封装体内的复制布线84从所述SRAM芯片的焊盘电极5I连接到所述焊盘电极5J并用作所述反馈环的一部分。连接到构造成所述反馈环一部分的所述封装体内的所述复制封装体84的所述输出缓冲器82模拟所述输出缓冲器81，而所述输入缓冲器83模拟所述时钟输入缓冲器7E。82和83用作用于所述封装体内的复制布线的复制缓冲器。当关于所述时钟输出缓冲器81来进行阻抗控制时，模拟这步操作的输出缓冲器82类似地用作所述阻抗控制的目标。

图23示出所述阻抗控制电路35应用到地址输入缓冲器7A、时钟输入缓冲器7E和7C，以及所述DLL输入缓冲器83的一个实例。如基于图22的介绍，由于所述输入缓冲器83模拟所述时钟输入缓冲器7E，所以当所述时钟输入缓冲器7E用作所述输入阻抗控制目标时，所述输入缓冲器83也类似地用作所述阻抗控制的目标。

根据上述SRAM1，通过将所述二分检索和比较方法与所述顺序比较方法相结合，使所述初始化周期变快，并可以抑制在所述读/写操作时的噪音。例如，在所述顺序比较方法的情况下，当使用所述32分时钟时，所述初始循环为16384个周期(＝2⁹×32)。当使用所述二分检索和比较方法时，将所述初始循环缩短到288个周期(＝9×32)。同样，由于构造本发明以便所述阻抗控制电路相应于2相时钟C和K，所以突变噪音不会影响所述输出。因此，可以实现其中所述阻抗控制电路的所述初始循环短且所述输出反射噪音小的SRAM1。同样，可以实现其中几乎不存在由于源自所述阻抗控制电路的操作的电源噪音引起的性能恶化的SRAM。

基于实施例，上面已经具体介绍了本发明人设计的本发明，但是本发明不限于此。当然在不脱离本发明宗旨的范围内本发明可做各种改变。

例如，本发明不仅可以广泛应用于SRAM还可以应用于闪速存储器和各种类型的存储器形式LSI、通用微型计算机、诸如定制通信LSI的数据处理LSI、以及各种类型的半导体器件。

Claims

1、一种半导体器件，包括：

接口缓冲器，其内部阻抗由阻抗控制数据来控制；以及

一个产生所述阻抗控制数据的阻抗控制电路，

其中，所述阻抗控制电路包括

第一阻抗控制模式，所述第一阻抗控制模式通过根据预定阻抗控制阶的二分检索和比较操作产生所述阻抗控制数据，并将所述阻抗控制数据设置在所述接口缓冲器中，以及

第二阻抗控制模式，该第二阻抗控制模式通过根据所述预定阻抗控制阶的顺序比较操作来更新设置在所述接口缓冲器中的所述阻抗控制数据。

2、如权利要求1所述的半导体器件，其中在所述第一阻抗控制模式中，在所述二分检索和比较操作中使用的所述阻抗控制阶用2的幂来加权。

3、权利要求2所述的半导体器件，其中在所述第二阻抗控制模式中，在所述顺序比较操作中使用的所述阻抗控制阶不被加权。

4、一种半导体器件，包括：

接口缓冲器，其内部阻抗由阻抗控制数据来控制；以及

一个产生所述阻抗控制数据的阻抗控制电路，

其中，所述阻抗控制电路包括

第一阻抗控制模式，该第一阻抗控制模式通过根据预定阻抗控制阶的顺序比较操作来产生所述阻抗控制数据，并将所述阻抗控制数据设置在所述接口缓冲器中，以及

第二阻抗控制模式，所述第二阻抗控制模式通过根据所述预定阻抗控制阶的顺序比较操作来更新设置在所述接口缓冲器中的所述阻抗控制数据，

并且所述第一阻抗控制模式的所述阻抗控制阶与所述第二阻抗控制模式的所述阻抗控制阶不同。

5、如权利要求4所述的半导体器件，其中所述第二阻抗控制模式的所述阻抗控制阶小于所述第一阻抗控制模式的所述阻抗控制阶。

6、如权利要求4所述的半导体器件，其中所述第一阻抗控制模式的所述阻抗控制阶为多个阶段的不同阶。

7、如权利要求6所述的半导体器件，其中所述多个阶段的不同阶中相对较大阶用于较前的顺序比较操作，而相对较小的阶用于较后的顺序比较操作。

8、如权利要求1所述的半导体器件，其中所述接口缓冲器是输出缓冲器，其输出端子从半导体芯片的焊盘电极到封装体的外部连接端子。

9、如权利要求1所述的半导体器件，其中所述接口缓冲器是输入缓冲器，其输入端子从半导体芯片的焊盘电极到封装体的外部连接端子。

10、如权利要求1所述的半导体器件，其中所述接口缓冲器是连接到半导体芯片的焊盘电极而不连接到封装体的外部连接端子的输出缓冲器或输入缓冲器。

11、如权利要求1所述的半导体器件，其中所述接口缓冲器包括推挽式电路，其中根据所设置的阻抗控制数据来可变地控制其互导。

12、如权利要求1所述的半导体器件，其中通过施加电源电压来开始所述第一阻抗控制模式，并经历过一段预定时间而结束所述第一阻抗控制模式。

13、如权利要求12所述的半导体器件，其中在所述第一阻抗控制模式结束之后，所述第二阻抗控制模式产生每隔同步时钟的预定多个周期就被更新的阻抗控制数据，并将所产生的阻抗控制数据设置在所述接口缓冲器中。

14、一种半导体器件，包括：

输出缓冲器，其输出操作与第一时钟同步，且其内部阻抗由阻抗控制数据控制；以及

产生与第二时钟同步的所述阻抗控制数据的阻抗控制电路，

其中所述输出缓冲器包括推挽式电路，通过所设置的阻抗控制数据来可变地控制在所述输出操作时所述推挽式电路的互导，并且

所述阻抗控制电路使用所述推挽式电路中处于关断状态的输出晶体管作为互导控制目标，并使有关于一个控制目标的所述阻抗控制数据的设置定时与所述第一时钟同步。

15、如权利要求14所述的半导体器件，其中所述推挽式电路包括：

并联连接到一个输出端子并且在导通状态下输出高电平的多个第一输出晶体管，以及

并联连接到所述输出端子并且在关断状态下输出低电平的多个第二输出晶体管，

根据所述阻抗控制数据分别控制在所述输出操作时处于导通状态的大量的第一输出晶体管和第二输出晶体管。

16、如权利要求15所述的半导体器件，其中在所述阻抗控制电路初始设置所述输出缓冲器的所述阻抗控制数据之后，所述阻抗控制电路产生每隔所述第二时钟的预定多个周期将被更新的阻抗控制数据，并与所述第一时钟同步地将所产生的阻抗控制数据设置在所述输出缓冲器中。

17、如权利要求16所述的半导体器件，其中与所述第一时钟同步地将所产生的阻抗控制数据设置在所述输出缓冲器中的定时处于所述第一时钟限定的一个输出操作循环周期内。

18、如权利要求15所述的半导体器件，其中所述阻抗控制电路包括一个电阻分压电路，所述电阻分压电路连接到一个外部电阻器元件，并且在所述电阻分压电路中形成预定分压节点，基于所述预定分压节点的分压电平，所述阻抗控制电路产生所述阻抗控制数据。