CN1734673A - 修改存储器设备操作特征的方法及相关设备与*** - Google Patents

Abstract

一种集成电路存储器设备可以包括存储器单元阵列、多个数据输入/输出引脚及多个耦接至相应的数据输入/输出引脚的输入/输出电路。该输入/输出电路可以被配置为在写操作期间从相应的数据输入/输出引脚接收将被写入存储器单元阵列的相应的数据位，且该输入/输出电路可以被配置为在读操作期间提供从存储器单元阵列中读出的数据位至相应的数据输入/输出引脚。此外，该输入/输出电路可以被配置为在模式设置操作期间响应通过相应的数据输入/输出引脚接收到的控制位修改其操作特征。还涉及相关的方法和***。

Description

修改存储器设备操作特征的方法及相关设备与***

技术领域

本发明涉及集成电路设备领域，更特别地涉及集成电路存储器设备、***及方法。

背景技术

如图1所示，一种集成电路存储器设备，例如动态随机存取存储器(DRAM)设备11，可以包括多个耦接至相应的输入/输出缓冲器32-1至32-n的输入/输出引脚30-1至30-n。此外，输入/输出缓冲器32-1至32-n中的每个可以包括相应的输入电路10-1至10-n及相应的输出电路20-1至20-n。该输入/输出缓冲器因此可以在写操作期间从数据引脚30-1至30-n写数据DQ-1至DQ-n到存储器单元阵列40时及在读操作期间从存储器单元阵列40读数据DQ-1至DQ-n时使用。

存储器设备11还可以包括可以生成用于设置输出电路20-1至20-n的特征的单一模式设置信号MSS的模式设置解码器36。更特别的，通过命令解码器35接收到的命令信号/CS、/RAS、/CAS及/WE可以指定读操作、写操作或模式设置操作。在读/写操作期间，经过地址缓冲器37的地址总线接收的信号ADDR可以定义阵列40中数据读取或写入的存储器单元。在模式设置操作期间，经过模式设置解码器36的地址总线接收的信号ADDR可以定义模式设置代码。响应于在模式设置操作期间接收的模式设置代码，同样的模式设置信号MSS可以被提供给全部的输出电路20-1至20-n，这样全部的输出电路20-1至20-n被设置为同样的操作模式。然而，单一模式设置信号MSS，可能不能提供对个别的输出电路的单独的控制。

如上述参照图1讨论的，图2的集成电路存储器设备12可以包括耦接在相应的数据输入/输出引脚30-1至30-n与存储器单元阵列40之间的输入/输出缓冲器32-1至32-n。此外，数据输入/输出缓冲器32-1至32-n中的每一个可以包括相应的输入电路10-1至10-n及相应的输出电路20-1至20-n。此外，存储器设备12包括命令解码器35、地址缓冲器36及模式设置控制器38。模式设置控制器38包括对应于每个输入/输出缓冲器32-1至32-n的模式设置解码器38-1至38-n，这样为每个相应的输入/输出缓冲器32-1至32-n生成单独的模式设置信号MSS1至MSSn。从而，可以提供对输入/输出缓冲器的同样特性的单独的控制。然而，在模式设置控制器38和每个输入/输出缓冲器32-1至32-n之间的多个单独的线可能就不需要了。

独立的输出驱动器校准也在例如美国专利公开号2002/0049556中讨论过，其公开的内容在此全部引入作为参考。如美国专利公开号2002/0049556中讨论的，用于输出缓冲器电路的多个驱动器的特征可以独立地调整或校准而不需要较大地增加相关的必需的电路。中央控制逻辑电路启动驱动器的校准进程。在控制逻辑和输出驱动器的每个之间提供串行通信链路。该串行链路减少了在中央控制逻辑与多个输出驱动器间通信所需要的线路的数量。输出驱动器能够一次被校准一个，并且进行从一个驱动器向下一个的移交来开始随后的驱动器的校准。

发明内容

根据本发明的实施例，一种集成电路存储器设备可以包括存储器单元阵列、多个数据输入/输出引脚及多个耦接至相应的数据输入/输出引脚的输入/输出电路。该输入/输出电路可以被配置为在写操作期间从相应的数据输入/输出引脚接受将被写入存储器单元阵列的相应的数据位。该输入/输出电路也可以被配置为在读操作期间提供从存储器单元阵列中读出的数据位至相应的数据输入/输出引脚。此外，该输入/输出电路也可以被配置为在模式设置操作期间响应通过相应的数据输入/输出引脚接收的控制位修改其操作特征。

每个输入/输出电路可以包括输入电路、输出电路及锁存器电路。该输入电路可以被配置为在写操作期间从相应的数据输入/输出引脚接收写入存储器单元阵列的数据位，并在模式设置操作期间接收通过相应的数据输入/输出引脚收到的控制位。该输出电路可以被配置为在读操作期间提供从存储器单元阵列中读出的数据位至相应的数据输入/输出引脚。该锁存器电路可以被配置为在模式设置操作期间锁存由输入电路接受的控制位。

更特别地，每个输入/输出电路可以被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输出电路的驱动器强度。此外或作为替换，每个输入/输出电路可以被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输出电路的延迟。此外或作为另一替换，每个输入/输出电路可以被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输入电路的延迟。

输入/输出电路中的每个可以包括相应的锁存器电路，锁存器电路被配置为在模式设置操作期间锁存通过相应的数据输入/输出引脚接收到的相应的控制位。此外，模式设置解码器可以被配置为在模式设置操作期间接收模式设置代码。该模式设置解码器可以进一步被配置为响应模式设置代码生成锁存信号，并且该锁存器电路可以被配置为在模式设置操作期间响应该锁存信号锁存通过相应的数据输入/输出引脚接收到的控制位。该存储器设备也可以包括多个地址引脚。在写操作期间，在多个地址引脚接收到的写地址可以定义从输入/输出电路接收到的数据位将被写入的存储器单元阵列的位置。在读操作期间，在多个地址引脚接收到的读地址可以定义被提供给数据输入/输出引脚的数据位被读出的存储器单元阵列的位置。在模式设置操作期间，模式设置代码可以由模式设置解码器通过多个地址引脚接收。

根据本发明另外的实施例，一种存储器***可以包括集成电路存储器设备和耦接到集成电路存储器设备的控制器。该集成电路存储器设备可以包括存储器单元阵列、多个数据输入/输出引脚及多个连接至相应的数据输入/输出引脚的输入/输出电路。该输入/输出电路可以被配置为在写操作期间从相应的数据输入/输出引脚接收用于写入存储器单元阵列的相应的数据位。该输入/输出电路也可以被配置为在读操作期间提供从存储器单元阵列中读出的相应的数据位至相应的输入/输出引脚，并且该输入/输出电路可以被配置为在模式设置操作期间响应通过相应的数据输入/输出引脚接收到的相应的控制位修改其操作特征。该存储器控制器可以被配置为在写操作期间提供数据位至数据输入/输出引脚以便写入存储器单元，并在读操作期间从数据输入/输出引脚接受数据位，并在模式设置操作期间提供控制位至输入/输出引脚从而修改输入/输出电路的操作特征。

更特别地，该输入/输出电路可以包括相应的输入电路、输出电路及锁存器电路。该输入电路可以被配置为在写操作期间从相应的数据输入/输出引脚中接受写入存储器单元阵列的相应的数据位，并在模式设置操作期间接受通过相应的数据输入/输出引脚接收到的相应的控制位。该输出电路可以被配置为在读操作期间提供从存储器单元阵列读出的数据位至相应的数据输入/输出引脚。该锁存器电路可以被配置为在模式设置操作期间锁存由输入电路接受的相应的控制位。

该输入/输出电路可以被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输出电路的驱动器强度。此外或作为替换，该输入/输出电路可以被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输出电路的延迟。此外或作为另一替换，该输入/输出电路可以被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输入电路的延迟。

该输入/输出电路中可以包括相应的锁存器电路，锁存器电路被配置为在模式设置操作期间锁存通过相应的数据输入/输出引脚接收到的控制位。此外，模式设置解码器可以被配置为在模式设置操作期间接收模式设置代码，并响应该模式设置代码生成锁存信号。该锁存器电路可以被配置为在模式设置操作期间响应该锁存信号锁存通过相应的数据输入/输出引脚接收到的控制位。而且，该集成电路存储器设备可以包括多个地址引脚，并且在写操作期间，在多个地址引脚上接收到的写地址可以定义在输入/输出电路接收到的数据位将被写入的存储器单元阵列的位置。在读操作期间，在多个地址引脚上接收到的读地址可以定义被提供给数据输入/输出引脚的数据位被读出的存储器单元阵列的位置，并且在模式设置操作期间，模式设置代码可以由模式设置解码器通过多个地址引脚接收。

该存储器***也可以包括具有第二存储器单元阵列、第二多个数据输入/输出引脚及第二多个输入/输出电路的第二集成电路存储器设备。该第二多个输入/输出电路可以耦接至该第二集成电路存储器设备的相应的数据输入/输出引脚，并且该第二多个输入/输出电路可以被配置为在写操作期间从第二多个数据输入/输出引脚中的相应的一个接受用于写入第二存储器单元阵列的相应的数据位。此外，该第二多个输入/输出电路可以被配置为在读操作期间将从第二存储器单元阵列中读出的数据位提供至第二多个数据输入/输出引脚中的相应的一个。该第二多个输入/输出电路可以被配置为在模式设置操作期间响应于通过相应的数据输入/输出引脚接收到的相应的控制位修改其操作特征。

根据本发明另外的实施例，一种集成电路存储器设备可以包括存储器单元阵列、多个数据输入/输出引脚及连接在存储器单元阵列和相应的数据输入/输出引脚之间的多个输入/输出电路。操作这种集成电路存储器设备的方法可以包括在写操作期间从相应的输入/输出电路上的数据输入/输出引脚接受数据位用于写入存储器单元阵列。数据位可以被从相应的输入/输出电路提供给数据输入/输出引脚，其中在读操作期间从存储器单元阵列中读取数据位。此外，该输入/输出电路中的至少一个的操作特征可以在模式设置操作期间响应于通过相应的数据输入/输出引脚接收到的控制位而被修改。

更特别地，该输入/输出电路可以包括相应的输入电路和相应的输出电路。在写操作期间接受数据位可以包括接收在相应的输入电路上的数据位，在读操作期间提供数据位可以包括提供来自相应的输出电路的数据位，且修改操作特征可以包括接受在相应的输入电路上的控制位。

此外，该输入/输出电路可以包括相应的锁存器电路，并且修改操作特征可以包括在相应的锁存器电路中锁存控制位。例如，修改操作特征可以包括响应该控制位修改相应的输出电路的驱动器强度。此外或作为替换，修改操作特征可以包括响应该控制位修改相应的输出电路的延迟。此外或作为另一替换，修改操作特征可以包括响应该控制位修改相应的输入电路的延迟。

该输入/输出电路也可以包括相应的锁存器电路，并且修改操作特征可以包括在相应的锁存器电路中锁存控制位。更特别地，修改操作特征可以包括在模式设置操作期间接收模式设置代码，响应该模式设置代码生成锁存信号，并在模式设置操作期间响应该锁存信号锁存通过相应的数据输入/输出引脚接收到的控制位。该集成电路存储器设备可以进一步包括多个地址引脚。在写操作期间，写地址可以在多个地址引脚被接收以便定义数据位将被写入的存储器单元阵列的位置。在读操作期间，读地址可以在多个地址引脚被接收以便定义数据位将被读出的存储器单元阵列的位置。在模式设置操作期间，模式设置代码可以通过多个地址引脚被接收。

根据本发明的又一实施例，一种集成电路存储器设备可以包括存储器单元阵列、多个数据输入/输出引脚、多个输入/输出电路及多个地址引脚，该输入/输出电路被连接在存储器单元阵列与相应的数据输入/输出引脚之间。操作这样的集成电路存储器设备可以包括，在写操作期间，提供写地址至地址引脚并提供写数据至数据输入/输出引脚以便写入存储器单元阵列，其中该写地址定义该写数据被写入的存储器单元阵列的位置。在读操作期间，读地址可以通过多个地址引脚被提供，并且读数据可以从输入/输出引脚被接收，其中读地址定义该读数据被读出的存储器单元阵列的位置。在模式设置操作期间，模式设置代码可以通过地址引脚被提供并且控制位可以被提供给输入/输出引脚的每一个。此外，每个控制位可以定义相应的输入/输出电路的操作特征。该操作特征例如可以是驱动器强度和/或相应的输入/输出电路的延迟。

根据本发明的另一实施例，一种集成电路存储器设备可以包括存储器单元阵列、多个数据输入引脚及多个耦接至相应的数据输入引脚的输入/输出电路。该输入/输出电路可以被配置为在写操作期间接受从相应的数据输入引脚正在被写入存储器单元阵列的数据位，并且输入/输出电路可以被配置为在模式设置操作期间响应通过相应的数据输入引脚接收到的控制位修改其操作特征。此外，多个数据输出引脚可以通过相应的输入/输出电路被耦接至存储器单元阵列。

该输入/输出电路可以包括相应的输入电路、输出电路及锁存器电路。该相应的输入电路可以被配置为在写操作期间从相应的数据输入引脚接收数据位并在模式设置操作期间从相应的数据输入引脚接收控制位。该相应的输出电路可以被配置为在读操作期间提供正在被从存储器阵列中读出的数据至相应的数据输出引脚，并且该相应的锁存器电路可以被配置为在模式设置操作期间锁存来自相应的输入电路的控制位。

例如，该输入/输出电路可以被配置为响应该相应的控制位修改相应的输出电路的驱动器强度。此外或作为替换，输入/输出电路可以被配置为响应该相应的控制位修改相应的输出电路的延迟。此外或作为另一替换，输入/输出电路可以被配置为响应该相应的控制位修改相应的输入电路的延迟。

该输入/输出电路中可以包括相应的锁存器电路，锁存器电路被配置为在模式设置操作期间锁存接收到的相应的控制位。此外，模式设置解码器可以被配置为在模式设置操作期间接收模式设置代码并响应该模式设置代码产生一个锁存信号，并且该锁存器电路可以被配置为在模式设置操作期间响应该锁存信号锁存相应的控制位。此外，在写操作期间，在多个地址引脚接收到的写地址可以定义数据位将被写入的存储器单元阵列的位置，且在模式设置操作期间，模式设置代码可以由模式设置解码器通过多个地址引脚接收。

根据本发明的更多实施例，一种集成电路存储器设备可以包括存储器单元阵列、多个数据输入引脚及连接在存储器单元阵列与相应的数据输入引脚之间的多个输入/输出电路。在写操作期间，来自数据输入引脚的数据位可以在相应的输入/输出电路被接收用于写入存储器单元阵列，并且在模式设置操作期间响应通过相应的数据输入引脚接收到的控制位修改输入/输出电路中的至少一个的操作特征。

该集成电路存储器设备也可以包括通过相应的输入/输出电路与存储器单元阵列耦接的多个数据输出引脚，并且在读操作期间，随着数据位正在从存储器单元阵列读出，数据位可以从相应的输入/输出电路提供至数据输出引脚。该输入/输出电路可以包括相应的输入和输出电路，并且在写操作期间接受数据位可以包括接受在相应的输入电路上的数据位。此外，在读操作期间提供数据位可以包括提供来自相应的输出电路的数据位，及修改操作特征可以包括在模式设置操作期间在相应的输入电路上接受控制位。

该输入/输出电路中的每一个可以包括相应的锁存器电路，并且修改操作特征可以包括在模式设置操作期间在相应的锁存器电路中锁存控制位。修改操作特征，例如可以包括响应该控制位修改相应的输出电路的驱动器强度。此外或作为替换，修改操作特征可以包括响应该控制位修改相应的输出电路的延迟。此外或作为另一替换，修改操作特征可以包括响应该控制位修改相应的输入电路的延迟。

该输入/输出电路中的每一个可以包括锁存器电路，并且修改操作特征可以包括在相应的锁存器电路中锁存控制位。更特别地，修改操作特征可以包括在模式设置操作期间接收模式设置代码，响应该模式设置代码生成锁存信号，并在模式设置操作期间响应锁存信号锁存通过相应的数据输入/输出电路接收到的控制位。此外，该集成电路存储器设备可以包括多个地址引脚，并且在写操作期间，写地址可以在多个地址引脚被接收以便定义数据位将被写入的存储器单元阵列的位置。在模式设置操作期间，模式设置代码可以通过多个地址引脚被接收。

附图说明

图1为根据现有技术的第一集成电路存储器设备的框图。

图2为根据现有技术的第二集成电路存储器设备的框图。

图3A为根据本发明实施例的集成电路存储器设备和存储器控制器的框图。

图3B为根据本发明实施例的用于存储器设备的引脚配置示意图。

图3C为提供根据本发明实施例的存储器设备引脚的说明的表。

图4为根据本发明实施例的锁存器的示意图。

图5为根据本发明的实施例的输入/输出缓冲器的框图。

图6A-C为根据本发明的实施例的延迟电路的示意图

图6D为输出驱动器的示意图。

图7为根据本发明的另一实施例的输入/输出缓冲器的框图。

图8A为根据本发明的实施例的驱动器电路的示意图。

图8B为延迟电路的示意图。

图9为根据本发明另一实施例的输入/输出缓冲器的框图。

图10为根据本发明的实施例的模式设置操作的时序图。

图11为根据本发明另一实施例的输入/输出缓冲器的框图。

图12为根据本发明的实施例的延迟电路的示意图。

图13为根据本发明的实施例的模式设置操作的时序图。

图14为根据本发明更多实施例的输入/输出缓冲器的框图。

图15为根据本发明更多实施例的输入/输出缓冲器的框图。

图16为根据本发明另一实施例的集成电路存储器设备的框图。

图17为根据本发明的实施例的包括多个存储器设备的存储器***的框图。

具体实施方式

在下文中将参考示出了本发明实施例的附图详细说明本发明。然而本发明不应该被解释为限制为这里说明的实施例。相反，提供这些实施例是为了本公开可以彻底和完整，并且向本领域技术人员完全传达本发明的内容。在附图中，为了清楚，层的厚度和区域被夸大化。同样的数字代表同样的部件。这里使用的术语“和/或”包括一个或多个相关列出的项目的一些和全部组合。

这里使用术语的目的仅被用于描述特定的实施例，并不是打算限制本发明。如在这里使用的单数形式“一个”(“a”、“an”)和“该”(“the”)也包括复数形式，除非上下文中有清楚地其它指示。可以进一步理解的是术语“包括”和/或“包含”当被用在本说明书中时，规定存在所述的特征、整数、步骤、操作、元件和/或部件，但并不排除存在或增加一个或多个其它特征、整数、步骤、操作、元件、部件和/或它们的组。

可以理解的是，当一个元件被提及与另一元件“连接”或“耦接”时，它可以是直接连接或表示耦接到其他元件或存在夹于介于中间的元件。相反，当一个元件被提及被“直接连接”或“直接耦接”至另一个元件时，就没有介于中间的元件出现。可以理解的是，尽管术语第一、第二等可能被用在这里来说明不同的元件，这些元件不应当被这些术语所限制。这些术语仅被用于将一个元件与另一个元件区别。因此，第一元件可以被称为第二元件而不背离本发明的教导。

除非另有定义，这里使用的所有术语(包括技术和科学术语)具有本发明所属技术领域的技术人员能够理解的通常的含义。可以进一步理解的是，术语例如在字典里通常使用的那些定义，可以被解释为具有与相关领域的范围内的意思一致的含义，而不应被解释为理想化的或过度正式意义的形式，除非这里有特别的定义。

如图3A所示，根据本发明的实施例的集成电路存储设备111可以包括存储器单元阵列113、多个输入/输出缓冲器117-1至117-n、多个输入/输出引脚119-1至119-n、地址缓冲器121、模式设置控制器123及命令解码器126。更特别地，输入/输出缓冲器117-1至117-n可以包括相应的输入电路115-1至115-n、输出电路125-1至125-n及锁存器127-1至127-n。此外，存储器单元阵列113可以包括一个或多个存储器单元的阵列、行解码器、列解码器和/或读出放大器。此外，该存储器设备111可以为动态随机访问存储器设备。

存储器设备111的操作可以通过存储器控制器151来控制，该控制器生成地址信号ADDR、时钟信号CLK及命令信号(例如芯片选择信号/CS、行地址信号/RAS、列地址信号/CAS及写使能信号/WE)。在数据写操作期间，数据位DQ<1>至DQ<n>可以从存储器控制器151通过数据线DL-1至DL-n被提供至存储器设备111的相应的输入/输出引脚119-1至119-n。在数据读操作期间，数据位DQ<1>至DQ<n>可以从存储器设备111的相应的输入/输出引脚119-1至119-n通过数据线DL-1至DL-n被提供至存储器控制器151。此外，存储器控制器151可以根据通过耦接至多个存储器设备中的每一个的相应的时钟/命令/地址输入的时钟/命令/地址总线的各个线路提供的时钟信号CLK、地址信号ADDR及命令信号(例如/CS、/RAS、/CAS及/WE)来控制多个存储器设备的操作。然而，独立的数据线DL-1至DL-n可以被提供在存储器控制器和连接到存储器控制器151的每个存储器设备的输入/输出引脚119-1至119-n之间，这样数据可以响应同样的时钟/命令/地址信号写入多个存储器设备或从多个存储器设备中读出。

在写操作期间，数据位DQ<1>至DQ<n>可以通过数据线DL-1至DL-n被提供至相应的输入/输出引脚119-1至119-n。响应于在命令解码器126上接收到的写命令信号和在地址缓冲器121上接收到的地址信号ADDR，数据位DQ<1>至DQ<n>由相应的输入电路115-1至115-n接受并写入存储器单元阵列113的与由地址信号ADDR定义的地址对应的存储器单元中。

读操作可以由响应在命令解码器126中接收到的读出命令信号和在地址缓冲器121中接收到的地址信号ADDR而启动。一旦读操作被启动，来自存储器单元阵列113的存储器单元(对应于由地址信号ADDR定义的地址)的数据位被作为数据位DQ<1>至DQ<n>通过相应的输出电路125-1至125-n、输入/输出引脚119-1至119-n及数据线DL-1至DL-n提供给存储器控制器151。

通过模式设置命令信号(例如假设命令信号/CS、/RAS、/CAS及/WE都为低)和经由在读和写操作期间被用来提供地址信号ADDR的时钟/命令/地址总线的线路提供模式设置代码到模式设置控制器123，模式设置操作可以由存储器控制器151启动。该模式设置控制器123可以解码定义不同存储器设备操作的不同的模式设置代码。根据本发明的实施例，输入/输出特征模式设置代码可以被定义为在输入/输出特征模式设置操作期间，响应通过相应的输入/输出引脚119-1至119-n接收到的控制位来改变输入/输出缓冲器117-1到117-n的操作特征。

在根据本发明的一些实施例的模式设置操作期间，输入/输出特征模式设置代码可以被提供至模式设置控制器123，并且相应的控制位可以通过数据线DL-1至DL-n、数据引脚119-1至119-n及输入电路115-1至115-n被提供至锁存器127-1至127-n的输入。响应于输入/输出特征模式设置代码，该模式设置控制器123可以生成应用于锁存器127-1至127-n中的每一个以锁存其中的相应的控制位的模式设置信号。锁存器127-1至127-n中的每一个响应其中被锁存的控制位生成相应的控制信号CON-1至CON-n。如图所示，输出电路125-1至125-n的操作特征可取决于相应的控制信号CON-1至CON-n的值，并且该控制信号CON-1至CON-n可以应用于相应的输入电路115-1至115-n或输出电路125-1至125-n。

例如，控制信号CON-1至CON-n可以被应用于相应的输出电路来确定输出电路125-1至125-n的相应的驱动器强度和/或延迟。作为替换，控制信号CON-1至CON-n可以被应用于相应的输入电路115-1至115-n来控制其操作特征。例如，控制信号CON-1至CON-n可以确定输入电路115-1至115-n的相应的延迟。此外，当信号锁存器电路127和控制信号CON被用于说明每个输入/输出缓冲器117的，可以为每个输入/输出缓冲器117提供两个或多个串联的锁存器，这样在两个连续的模式设置操作期间两个或多个控制位可以被连续地接收，并且这样两个或多个控制信号可以被生成以控制每个输入/输出缓冲器117的两个或多个操作特征。根据本发明的实施例在模式设置操作期间在相应的输入电路115-1至115-n接收到的控制位可以因此提供相应的输入电路或相关输出电路的操作特征的有选择的修改。

图3B为用于图3A的存储器设备111的引脚配置的例子，图3C为提供对该引脚的进一步说明的表。如图所示，该存储器设备可以包括两个电源电压引脚VDD，两个参考电压(如：接地)引脚VSS；时钟引脚CLK；命令引脚/CS，/RAS，/CAS和/WE；11个地址引脚A1至A11及16个数据输入/输出引脚DQ1至DQ16。命令信号可以从存储器控制器提供至命令引脚/CS，/RAS，/CAS和/WE来定义由存储器设备111执行的操作。在写操作期间，16个数据位可以从存储器控制器被提供至数据输入/输出引脚DQ1至DQ16，并且该数据可以被写入由从存储器控制器提供至地址引脚A1至A11的地址定义的存储器设备111中的存储器单元。在读操作期间，16个数据位可以从存储器设备中的存储器单元被提供至数据输入/输出引脚DQ1至DQ16。数据位被读出的存储器单元由从存储器控制器提供至地址引脚A1至A11的地址定义。

在模式设置操作期间，在地址引脚A1至A11接收到的数据位可以定义模式设置代码。当根据本发明实施例的模式设置代码在地址引脚A1至A11被接收时，与相应的数据引脚DQ1至DQ16相关的输入/输出缓冲器的操作特征可以响应由在模式设置操作期间在数据引脚DQ1至DQ16接收到的数据被控制。

如这里使用的，术语引脚被定义为包括提供电气连接至其他设备、基片和/或电路板的集成电路存储器设备的任何输入或输出结构。例如，术语引脚可以包括：双列直插式组件(DIP)的导线、单列直插式组件(SIP)的导线、针栅阵列(PGA)的导线、四芯线小外面组件(QSOP，quad small outline package)的导线等；弹抛片的焊料扰动(solder bump)、球栅阵列等；引线粘结；焊接垫；等。

根据本发明的一些实施例，锁存器电路127-1至127-n中的每一个可以被由图4说明的锁存器127实现。如图所示，该锁存器127可以包括NMOS(N沟道金属氧化物半导体)选通晶体管T2和T3；PMOS(P沟道金属氧化物半导体)选通晶体管T1和T4；包括反相器I1和I2的锁存器电路L1；包括反相器I3和I4的锁存器电路L2；反相器119。在根据本发明实施例的模式设置操作期间，当模式设置信号在低逻辑状态时，来自输入电路115的控制位被首先提供在选通晶体管T1和T3上，这样控制位的逻辑状态的反(inverse)被生成在包括反相器I3和I4的锁存器电路L2的输出端。当在选通晶体管T1和T3中保持该控制位时，该模式设置信号被转换至逻辑高状态，这样该选通晶体管T1和T3被关闭并且该选通晶体管T2和T4被开启。因此，该锁存器电路L1的输出被传送至锁存器电路L2的输入，并且控制位的逻辑状态被作为在锁存器电路L2的输出上的控制信号CON被提供。当该模式设置操作完成时，该模式设置信号可以被恢复为低逻辑状态，并且该控制信号CON将被保持锁存在锁存器电路L2的输出上。

只要该模式设置信号在低逻辑状态，该选通晶体管T1和T3为开启并且该选通晶体管T2和T4为关闭，这样该控制信号CON保持锁存在锁存器电路L2的输出上，而与来自输入电路的输入无关。通过将模式设置信号从低逻辑状态转换至高逻辑状态并且再返回至低逻辑状态，来自输入电路的新的控制位可以被作为控制信号CON被锁存。因此，输入/输出缓冲器的第一操作特征可以响应控制信号CON的低逻辑状态被提供，并且该输入/输出缓冲器的第二操作特征可以响应控制信号CON的高逻辑状态被提供。例如，相应的输出电路的第一或第二延迟可以根据控制信号CON的逻辑状态被选择。此外或作为替换，相应的输出电路的第一或第二驱动器强度可以根据控制信号CON的逻辑状态被选择。此外或作为另一替换，相应的输入电路的第一或第二延迟可以根据控制信号CON的逻辑状态被选择。此外，每个输入/输出缓冲器117-1至117-n的操作特征可以在同一模式设置操作期间被分别确定，因为控制位被分别从存储器控制器151提供至输入/输出缓冲器117-1至117-n中的每一个的输入电路115-1至115-n。

根据本发明的特定实施例，输入/输出缓冲器117-1至117-n中的每一个可以通过如图5说明的输入/输出缓冲器117A被实现。例如，该输入/输出缓冲器117A可以包括输入电路115A、锁存器127A及输出电路125A，并且该输出电路125A可以包括延迟电路161A和输出驱动器163A。进一步如图5所示，由锁存器127A生成的控制信号CONA可以被应用于延迟电路161A以控制其延迟。此外，该锁存器127A可以被以如上面图4中谈到的方式实现。

在模式设置期间，控制位可以通过输入/输出引脚和输入电路115A提供至锁存器127A，并且该控制位可以响应来自模式设置控制器123的模式设置信号被锁存在锁存器127A中。控制信号CONA可以由锁存器127A响应其中锁存的控制位被生成，并且延迟电路161A的不同延迟可以响应控制信号CONA的不同值被提供。例如该延迟电路161A可以如图6A-C中说明的被实现。

例如，该延迟电路161A可以如图6A中说明的被实现。特别的，反相器I11(包括上拉晶体管T15和下拉晶体管T17)和反相器I12(包括上拉晶体管T15和下拉晶体管T17)可以被串联在延迟电路161A的输入IN和输出OUT之间。反相器I11和I12中的每一个可以提供那里通过的信号的一些传播延迟，并且这些传播延迟可以使用包括晶体管T11、T12、T13和T14及负载电阻R1、R2、R3及R4的负载电路被变化。此外，可以以并联于负载电阻R1、R2、R3及R4中的一个或多个的方式提供一个或多个电容。

更特别的，相对短的延迟可以通过提供具有高逻辑状态的控制信号CONA被提供，这样晶体管T11、T12、T13和T14被开启由此旁路负载电阻R1、R2、R3及R4。通过旁路负载电阻R1、R2、R3及R4，可以降低RC(电阻电容)时间常数，并由此降低延迟。相对长的延迟可以通过提供具有低逻辑状态的控制信号CONA被提供，这样晶体管T11、T12、T13和T14被关闭，并且负载电阻R1、R2、R3及R4被耦接在反相器I11和I12及电源VDD及参考VSS电压之间。通过耦接负载电阻R1、R2、R3及R4在反相器I11和I12及电源VDD之间，该延迟电路的RC时间常数可以被增加并由此增加延迟。该控制信号的反/CONA可以通过利用反相器反转控制信号CONA被提供。

在一个可选方案中，该延迟电路161A可以如图6B中说明的被实现。特别的，反相器I21和I22可以被串联在延迟电路161A的输入IN和输出OUT之间。反相器I21和I22中的每一个可以提供那里通过的信号的一些传播延迟，并且这些传播延迟可以利用包括晶体管T21、T22、负载电容C21、C22和负载电阻R21和R22的负载电路被变化。此外，可以以并联于负载电容C21、C22中的一个或多个的方式提供一个或多个电阻。

更特别的，相对短的延迟可以通过提供具有高逻辑状态的控制信号CONA被提供，这样晶体管T21、T22被开启由此旁路负载电容C21、C22。通过旁路负载电容C21、C22，RC时间常数可以被降低并由此降低延迟。相对长的延迟可以通过提供具有低逻辑状态的控制信号CONA被提供，这样晶体管T21、T22被关闭，并且负载电容C21、C22与负载电阻R21和R22被串联在反相器I21和I22的输出与参考电压VSS之间。通过将负载电容C21、C22与负载电阻R21和R22串联在反相器I21和I22的输出与参考电压VSS之间，RC时间常数可以被增加并由此增加延迟。

在另一个可选方案中，该延迟电路161A可以如图6C中说明的被实现。特别的，反相器I31和I32可以被串联在延迟电路161A的输入IN和输出OUT之间。反相器I31和I32中的每一个可以提供那里通过的信号的一些传播延迟，并且这些传播延迟可以利用包括晶体管T31、T32、负载电容C31、C32的负载电路被变化。此外，可以以串联和/或并联于负载电容C31和C32中的一个或多个的方式提供一个或多个电阻。

更特别的，相对短的延迟可以通过提供具有逻辑状态的控制信号CONA被提供，这样晶体管T31和T32被关闭由此断开负载电容C31和C32与反相器I31和I32的输出端的耦接。通过去负载电容C31和C32，RC时间常数可以被降低由此降低延迟。相对长的延迟可以通过提供具有高逻辑状态的控制信号CONA被提供，这样晶体管T31和T32被开启，并且负载电容C31和C32被连接在反相器I31和I32的输出与参考电压VSS之间。通过将负载电容C31和C32连接在反相器I31和I32的输出与参考电压VSS之间，RC时间常数可以被增加由此增加延迟。

该输出驱动器163A可以使用例如如图6D中说明的驱动器电路被实现。特别的，该驱动器电路可以包括串联在电源电压VDD和参考电压VSS之间的上拉晶体管T130和下拉晶体管T140。此外，来自延迟电路161A的数据信号DATA被提供至晶体管T130和T140的输入(例如栅电极)，这样输出信号DQ相对于数据信号DATA被反相。尽管在图6D中图解了一个驱动器电路(包括一个上拉晶体管和一个下拉晶体管)，但是该输出驱动器163A可以包括两个或多个串联的输出驱动器。

根据本发明的附加实施例，输入/输出缓冲器117-1至117-n中的每一个可以如图7中说明的输入/输出缓冲器117B被实现。例如，该输入/输出驱动器117B可以包括输入电路115B、锁存器127B和输出电路125B，并且该输出电路125B可以包括延迟电路161B和输出驱动器163B。进一步如图7中所示，由锁存器127B生成的控制信号CONB可以被应用于延迟电路161B来控制其延迟。此外，该锁存器127B可以被以如上面图4中谈到的方式实现。

在模式设置期间，控制位可以通过输入/输出引脚和输入电路115B提供至锁存器127B，并且该控制位可以响应来自模式设置控制器123的模式设置信号被锁存在锁存器127B中。控制信号CONB可以由锁存器127B响应其中锁存的控制位被生成，并且驱动器电路163B的不同驱动器强度可以响应控制信号CONB的不同值被提供。

该驱动器电路163B可以例如如图8中的说明被实现。特别的，图8A中的驱动器电路可以包括具有上拉晶体管T41和下拉晶体管T42的初级驱动器电路；和具有上拉晶体管T43和下拉晶体管T44的补充驱动器电路及使能/禁止晶体管T45和T46。相对低的驱动器强度可以通过提供具有低逻辑状态的控制信号CONB而被提供，这样使能/禁止晶体管T45和T46被关闭并且上拉和下拉晶体管T43和T44断开与电源电压VDD和参考电压VSS的耦接。相对高的驱动器强度可以通过提供具有高逻辑状态的控制信号CONB而被提供，这样使能/禁止晶体管T45和T46被开启并且上拉和下拉晶体管T43和T44分别连接至电源电压VDD和参考电压VSS。该控制信号的反/CONB可以通过利用反相器使控制信号CONB反相而被提供。

当控制信号CONB具有低逻辑状态时，使能/禁止晶体管T45和T46被关闭并且上拉和下拉晶体管T43和T44断开与电源电压VDD和参考电压VSS的耦接。由此，具有低逻辑状态的输入信号IN将开启上拉晶体管T41并关闭下拉晶体管T42，这样输出信号OUT通过上拉晶体管T41被上拉至电源电压VDD。在上拉晶体管T43也可以被开启的同时，该使能/禁止晶体管T45被关闭，这样电流不流过上拉晶体管T43。具有高逻辑状态的输入信号IN将关闭上拉晶体管T41，并开启下拉晶体管T42，这样输出信号OUT通过下拉晶体管T42被下拉至参考电压VSS。然而下拉晶体管T44也可以被开启，该使能/禁止晶体管T46被关闭，这样电流不流过下拉晶体管T44。当控制信号CONB具有低逻辑状态时，该补充驱动器电路(包括晶体管T43、T44、T45和T46)可以由此被禁止。

由于控制信号CONB具有高逻辑状态，使能/禁止晶体管T45和T46被开启，这样上拉和下拉晶体管T43和T44分别耦接至电源电压VDD和参考电压VSS。由此，具有低逻辑状态的输入信号IN将开启上拉晶体管T41和T43并关闭下拉晶体管T42和T44，这样输出信号OUT通过上拉晶体管T41和T43和使能/禁止晶体管T45被上拉至电源电压VDD。具有高逻辑状态的输入信号IN将关闭上拉晶体管T41和T43，并开启下拉晶体管T42和T44，这样输出信号OUT通过下拉晶体管T42和T44和使能/禁止晶体管T46被下拉至参考电压VSS。当控制信号CONB具有高逻辑状态时，该补充驱动器电路(包括晶体管T43、T44、T45和T46)可能由此被使能，从而增加输出驱动器的驱动器强度。

更特别的，图8A中的输出驱动器的强度可以为初级和补充驱动器电路的晶体管的通道宽度的函数。例如初级驱动器电路的上拉和下拉晶体管T41和T42可以具有相对窄通道宽度来相对提供相对低电流容量，并且补充驱动器电路的晶体管T43、T44、T45和T46可以具有相对宽的通道宽度来提供相对高的电流容量。由此，输出驱动器可以在补充驱动器电路为使能时提供相对高的驱动器强度，并且在补充驱动器电路为禁止时提供相对低的驱动器强度。

该延迟电路161B可以使用例如图8B中说明的延迟电路被实现。特别的，延迟电路可以包括两个或多个串联的反相器I111和I112。每个反相器可以提供通过那里传送的信号的传播延迟。虽然两个反相器被示出，延迟电路161B可以包括一个反相器，或者也可能包括多于两个的反相器。

根据本发明的另一实施例，输入/输出缓冲器117-1至117-n中的每一个可以由如图9说明的输入/输出缓冲器117C实现。例如，该输入/输出缓冲器117C可以包括输入电路115C、锁存器127C和输出电路125C，并且该输入电路115C可以包括输入缓冲器118C和建立/保持电路120C。更特别的，该建立/保持电路120C可以包括延迟电路122C。进一步如图9所示，由锁存器127C生成的控制信号CONC可以被应用于延迟电路122C来控制其延迟。此外，该锁存器127C可以被以如上面图4中谈到的方式实现。

在模式设置期间，控制位可以通过输入/输出引脚和输入电路115C提供至锁存器127C，并且该控制位可以响应来自模式设置控制器123的模式设置信号被锁存在锁存器127C中。控制信号CONC可以由锁存器127C响应其中锁存的控制位被生成，并且延迟电路122C的不同延迟可以响应控制信号CONC的不同值被提供。可以以如上面图6A-C中谈到的方式实现延迟电路122C并改变其延迟。

根据本发明实施例的模式设置操作的时序图在图10中被说明。如图所示，可以通过将命令信号/CS、/RAS、/CAS和/WE中的每一个以低逻辑状态提供至命令解码器126和将模式设置代码MSC提供至模式设置控制器123来启动模式设置操作。在模式设置代码被应用的同时，控制信号(即控制位)可以作为数据信号DQ<I>至DQ<n>被应用。接收到模式设置代码MSC时，模式设置控制器123生成应用至锁存器127-1至127-n中的每一个的模式设置信号。

如图所示，在从模式设置控制器123接收到模式设置代码MSC和在锁存器127-1至127-n中接收到模式设置信号时起可能存在内部传播延迟。此外，从控制位被应用作为数据信号DQ<1>至DQ<n>直到控制位被应用至锁存器127-1至127-n的时间起可能有通过输入电路115-1至115-n的类似的延迟。由此，控制位和模式设置代码可以同时被应用至锁存器，这样控制位被锁存在相应的锁存器来提供控制信号CON-1至CON-n。如图10说明的，在模式设置操作期间，可以为每个输入/输出缓冲器117-1至117-n锁存控制位，并且在单独模式设置操作期间可以为不同的输入/输出缓冲器锁存不同的控制信号值。

根据本发明的特定实施例，输入/输出缓冲器117-1至117-n中的每一个可以以图11中说明的输入/输出缓冲器117D实现。例如，该输入/输出缓冲器117D可以包括输入电路115D、输出电路125D及两个串联的锁存器127D和128D。此外该输出电路125D可以包括延迟电路161D和输出驱动器163D。进一步如图11所示，锁存器127D和128D生成可以被用于提供延迟电路161D的两位控制的相应的控制信号COND1和COND2。例如，响应于控制信号COIND1和COND2可以得到4个延迟周期中的一个。此外，串联的锁存器127D和128D中的每一个可以被以如上面图4中谈到的方式实现，并且可以对两个锁存器应用同样的模式设置信号。

在模式设置操作期间，第一控制位可以通过输入/输出引脚和输入电路115D被提供至锁存器128D，并且该第一控制位可以响应于来自模式设置控制器123的第一模式设置信号被锁存在锁存器128D中。第二控制位可以通过输入/输出引脚和输入电路115D被提供至锁存器128D中。响应于来自模式设置控制器123的第二模式设置信号，来自锁存器128D的第一控制位可以被锁存在锁存器127D中，并且来自输入电路115D的第二控制位可以被锁存在锁存器128D中。由此，在两个模式设置操作后，该第一控制位可以被锁存在锁存器127D中来提供第一控制信号COND1，并且第二控制位可以被锁存在锁存器128D中来提供第二控制信号COND2。

例如，该延迟电路161D可以以图12中的说明被实现。特别的，反相器I111和反相器I112可以被串联在延迟电路161D的输入IN和输出OUT之间。反相器I111和I112中的每一个可以提供通过其的信号的一些传播延迟，并且这些传播延迟可以使用包括晶体管T121、T122、T123和T124和负载电阻R121、R122、R123和R124的负载电路被变化。此外，可以以与负载电阻R121、R122、R123和R124中的一个或多个并联的方式提供一个或多个电容。

更特别的，相对短的延迟可以通过提供具有高逻辑状态的控制信号COND1被提供给反相器I111，这样晶体管T121和T122被开启由此旁路负载电阻R121和R122。通过旁路负载电阻R121和R122，RC(电阻-电容)时间常数可以被降低，由此降低延迟。相对长的延迟可以通过提供具有低逻辑状态的控制信号COND1被提供给反相器I111，这样晶体管T121和T122被关闭，由此耦接在反相器和电源和参考电压VDD和VSS间的负载电阻R121和R122。通过耦接在反相器I111和电源和参考电压VDD和MSS间的负载电阻R121和R122，延迟电路的RC时间常数可以被增加并由此增加延迟。可以通过利用反相器使控制信号COND1反相来提供控制信号的反/COND1。

类似地，相对短的延迟可以通过提供具有高逻辑状态的控制信号COND2被提供给反相器I112，这样晶体管T123和T124被开启由此旁路负载电阻R123和R124。通过旁路负载电阻R123和R124，RC(电阻-电容)时间常数可以被降低由此降低延迟。相对长的延迟可以通过提供具有低逻辑状态的控制信号COND2被提供给反相器I112，这样晶体管T123和T124被关闭由此耦接在反相器和电源和参考电压VDD和VSS间的负载电阻R123和R124。通过耦接在反相器I112和电源和参考电压VDD和VSS间的负载电阻R123和R124，延迟电路的RC时间常数可以被增加由此增加延迟。可以通过利用反相器使控制信号COND2反相来提供控制信号的反/COND2。

通过提供反相器I111和I112和/或提供具有不同值的电阻R121和R122及电阻R123和R124，可以使用控制信号COND1和COND2选择4个不同的延迟。此外，电容可以以与电阻R121、R122、R123和R124之间的一个或多个并联的方式被提供。此外，图6B的延迟电路可以用于正被分别提供至晶体管T21和T22的输入端的控制信号COND1和COND2。图6C的延迟电路可以用于正被分别提供至晶体管T31和T32的输入的控制信号COND1和COND2。

图13是根据本发明的包括如上参考图11所述的输入/输出缓冲器中的两个锁存器的实施例的模式设置操作的时序图。模式设置操作可以通过提供在低逻辑状态的命令信号/CS、/RAS、/CAS和/WE中的每一个至命令解码器126来启动，并且第一模式设置代码MSC1可以被提供至模式设置控制器123。在第一模式设置代码被应用的同时，第一控制信号(即控制位)可以作为数据信号DQ被应用至输入电路115D。在图13的例子中，第一控制信号在高逻辑状态H。接收第一模式设置代码MSC1时，模式设置控制器123生成被应用至锁存器127D和128D的模式设置信号。

如图所示，从第一模式设置代码MSC1在模式设置控制器123中被接收以及模式设置信号在锁存器127D和128D中被接收的时间起可能有内部传播延迟。此外，从第一控制位被应用作为数据信号DQ直到第一控制位被应用于锁存器128D的时间起可能有类似延迟通过输入电路115D。由此，第一控制位和第一模式设置代码MSC1可以被同时应用至锁存器128D，这样第一控制位被锁存在锁存器128D中以准备由第一控制位初始设置控制信号COND2。如图所示，控制信号COND2被应用作为锁存器127D的输入。

第二模式设置代码MSC2(具有于第一模式设置代码MSC1相同的编码)可以被提供至模式设置控制器123，并且第二控制信号(即控制位)可以作为数据信号DQ被同时应用于输入电路115D。在图13的例子中，第二控制信号在低逻辑状态L。当接收到第二模式设置代码MSC2时，模式设置控制器123生成应用至锁存器127D和128D的每一个的模式设置信号。

如图所示，从第二模式设置代码MSC2在模式设置控制器123中被接收以及模式设置信号在锁存器127D和128D中被接收的时间起可能有内部传播延迟。此外，从第二控制位被应用作为数据信号DQ直到第二控制位被应用于锁存器128D的时间起可能有类似延迟通过输入电路115D。由此，第一控制位被最初锁存在锁存器128D中并且作为COND2被应用至锁存器127D。当第二模式设置代码MSC2被应用至锁存器127D时，来自锁存器128D的第一控制位被锁存在锁存器127D中以准备由第一控制位设置的控制信号COND1。此外，第二控制位和第二模式设置代码MSC2被应用至锁存器128D，这样第二控制位被锁存在锁存器128D中以准备由第二控制位设置的控制信号COND2。

如上参考图11-13所述，两个串联锁存器可以被提供在输入/输出缓冲器117-1至117-n中的每一个中，来提供两个控制信号。更特别地，两个控制信号COND1和COND2可以提供操作特征例如输出电路的延迟的四个不同级别。在一个可选方案中，两个控制信号可以提供两个不同操作特征的二进制控制。

如图14所示，输入/输出缓冲器117E可以包括输入电路115E、锁存器127E和128E，以及包括延迟电路161E和输出驱动器163E的输出电路125E。该控制信号CONE1可以提供如上参考图5和6A-C所述的延迟电路161E的延迟的二进制控制。该控制信号CONE2可以提供如上参考图7和8A所述的输出驱动器163E的驱动器强度的二进制控制。

如图15所示，输入/输出缓冲器117F可以包括输入电路115F、锁存器127F和128F，以及包括延迟电路161F和输出驱动器163F的输出电路125F。该控制信号CONF1可以提供输出电路的操作特征的二进制控制，并且该控制信号CONF2可以提供输入电路115F的操作特征的二进制控制。例如，该控制信号CONF1可以提供如上参考图5和6A-C所述的延迟电路161F的延迟的二进制控制或如上参考图7和8A所述的输出驱动器163F的驱动器强度的二进制控制。该二进制控制信号CONF2可以提供如上参考图9所述的输入电路115F的建立/保持电路的延迟的二进制控制。

如上参考图3A所述，同一输入/输出缓冲器117的输入电路115和输出电路125可以被连接至一共享输入/输出引脚119。根据本发明实施例的集成电路存储器设备可以以独立输出和输出引脚实现。

如图16所示，存储器设备111′可以包括命令解码器126′、模式设置控制器123′、地址缓冲器121′、存储器单元阵列113′、输入/输出缓冲器117-1′至117-n′、数据输入引脚119-1′至119-n′(配置为接收数据输入DIQ<1>至DIQ<n>)及数据输出引脚120-1′至120-n′(配置为提供数据输出DOQ<1>至DOQ<n>)。，输入/输出缓冲器117-1′至117-n′中的每一个可以包括相应的锁存器127-1′至127-n′、输出电路125-1′至125-n′(耦接至数据输出引脚119-1′至119-n′)及输入电路115-1′至115-n′(耦接至数据输入引脚120-1′至120-n′)。此外该存储器设备111′可以为静态随机访问存储器设备(SRAM)。

图16的锁存器127-1′至127-n′、输出电路125-1′至125-n′及输入电路115-1′至115-n′可以参考如上所述的图3A操作。由此，同样的模式设置信号可以被应用至锁存器127-1′至127-n′而相应的控制位被应用至数据输入引脚119-1′至119-n′来在相应的锁存器127-1′至127-n′中锁存该控制位。一旦模式设置操作完成，控制信号CON-1′至CON-n′可以由相应的控制位设置。由此，每个控制信号CON-1′至CON-n′可以提供用于相应的输入/输出缓冲器117-1′至117-n′的操作特征的二进制控制。例如，控制信号可以提供输出电路的延迟、输出电路驱动器强度和/或输入电路的延迟的二进制控制。如果两个串联的锁存器被提供在每个输入/输出缓冲器中，4路控制可以被提供给每个输入/输出缓冲器的操作特征，或二进制控制可以被提供给每个输入/输出缓冲器的2个操作特征。

图17说明了根据本发明实施例的包括存储器控制器151和具有多个集成电路存储器设备111-1至111-n的存储器模块152的存储器***。如图所示，同一地址总线ADDRESS可以被耦接在存储器控制器151和存储器设备111-1至111-n中的每一个之间。该地址总线可以包括用于传送地址信号(例如ADDR)至存储器设备的地址线、用于传送时钟信号(例如CLK)的时钟线、及用于传送命令信号(例如/CS、/RAS、/CAS和/或/WE)的命令线。

相反，单独的数据总线DATA-1至DATA-n可以被提供在存储器控制器151和存储器设备111-1至111-n中的每一个之间。如果存储器设备111-1至111-n被如上述参考图3A的存储器设备111所述的那样实现，每个数据总线DATA-1至DATA-n可以包括多个传送输入/输出数据DQ<1>至DQ<n>的数据线。如果存储器设备111-1至111-n被如上述参考图16的存储器设备111′所述的那样实现，每个数据总线DATA-1至DATA-n可以包括多个传送输入数据DIQ<1>至DIQ<n>的输入数据线和多个传送输出数据DOQ<1>至DOQ<n>的输出数据线。该数据总线DATA-1至DATA-n可以包括例如相应的数据选通脉冲线(strobe line)和/或数据分帧线(mask line)的附加线。

在数据读操作期间，数据读命令可以由存储器控制器151通过地址总线ADDRESS传送至存储器设备111-1至111-n中的每一个。此外，地址信号可以通过地址总线的地址线路被传送至存储器设备111-1至111-n，来识别数据将被读出的存储器设备的存储器单元。响应于数据读命令和通过地址总线ADDRESS接收到的地址信号，存储器设备111-1至111-n中的每一个可以通过相应的数据总线DATA-1至DATA-n传送数据至存储器控制器151。由此，在同一读操作期间，可以从多个存储器设备中读出数据。

在数据写操作期间，数据写命令可以由存储器控制器151通过地址总线ADDRESS传送至存储器设备111-1至111-n中的每一个。此外，地址信号可以通过地址总线的地址线路被传送至存储器设备111-1至111-n，来识别数据将被写入的存储器设备的存储器单元，并且，将被写入到存储器设备的数据可以通过相应的数据总线DATA-1至DATA-n提供。响应于数据写命令、地址信号和由存储器控制器151通过数据总线提供的数据，在同一写操作期间，存储器设备可以写入从存储器控制器中接收到的数据。

在模式设置操作期间，模式设置命令和模式设置代码可以由存储器控制器151通过地址总线ADDRESS传送至存储器设备111-1至111-n中的每一个。此外，控制位可以由存储器控制器151通过数据总线DATA-1至DATA-n提供至存储器设备111-1至111-n中的每一个的数据输入端。响应于模式设置命令、模式设置代码及控制位，存储器设备可以修改其输入/输出电路的操作特征，其中每个存储器设备的每个输入/输出电路的操作特征由通过数据总线接收到的相应的控制位定义。

尽管已经参考其示例实施例对本发明进行了专门的描述，但是本领域技术人员可以理解到，在不脱离本发明由下面权利要求定义的精神和范围的情况下，可以对其进行形式和细节上的改变。

本申请要求2004年6月3日提交的韩国专利申请N0.10-2004-0040324的优先权。上述韩国申请公开的全部内容在此引入作为参考。

Claims (73)

1、一种集成电路存储器设备，包括：

存储器单元阵列；

多个数据输入/输出引脚；及

多个耦接至相应的数据输入/输出引脚的输入/输出电路，其中该输入/输出电路被配置为在写操作期间从相应的数据输入/输出引脚接受将被写入存储器单元阵列的相应的数据位，并且其中该输入/输出电路被配置为在读操作期间提供从存储器单元阵列中读出的相应的数据位至相应的数据输入/输出引脚，其中该输入/输出电路中的至少一个被配置为在模式设置操作期间响应通过相应的数据输入/输出引脚接收到的控制位修改其操作特征。

2、根据权利要求1的集成电路存储器设备，其中，输入/输出电路中的每一个包括：

输入电路，被配置为在写操作期间从相应的数据输入/输出引脚接受被写入存储单元阵列的数据位，并被配置为在模式设置操作期间接受通过相应的数据输入/输出引脚收到的控制位；

输出电路，被配置为在读操作期间提供从存储器单元阵列读出的数据位至相应的数据输入/输出引脚；

锁存器电路，被配置为在模式设置操作期间锁存由输入电路接收的控制位。

3、根据权利要求2的集成电路存储器设备，其中，每个输入/输出电路被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输出电路的驱动器强度。

4、根据权利要求2的集成电路存储器设备，其中，输入/输出电路中的每一个被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输出电路的延迟。

5、根据权利要求2的集成电路存储器设备，其中，输入/输出电路中的每一个被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输入电路的延迟。

6、根据权利要求1的集成电路存储器设备，其中，输入/输出电路中的每一个包括相应的锁存器电路，锁存器电路被配置为在模式设置操作期间锁存通过相应的数据输入/输出引脚收到的相应的控制位。

7、根据权利要求6的集成电路存储器设备，还包括：

模式设置解码器，被配置为在模式设置操作期间接收模式设置代码，该模式设置解码器还被配置为响应该模式设置代码生成锁存信号，并且该锁存器电路被配置为在模式设置操作期间响应该锁存信号锁存通过相应的数据输入/输出引脚收到的控制位。

8、根据权利要求7的集成电路存储器设备，还包括：

多个地址引脚，其中，在写操作期间，在多个地址引脚上收到的写地址定义在输入/输出电路上接受的数据位将被写入的存储器单元阵列的位置；其中，在读操作期间，在多个地址引脚上收到的读地址定义被提供给数据输入/输出引脚的数据位被读出的存储单元阵列的位置；以及其中，在模式设置操作期间，由模式设置解码器通过多个地址引脚接收模式设置代码。

9、一种存储器***，包括：

集成电路存储器设备，其包括：存储器单元阵列、多个数据输入/输出引脚及多个耦接至相应的数据输入/输出引脚的输入/输出电路，其中，该输入/输出电路被配置为在写操作期间从相应的数据输入/输出引脚接受相应的数据位以写入存储器单元阵列，并且，其中，该输入/输出电路被配置为在读操作期间提供从存储器单元阵列中读出的相应的数据位至相应的输入/输出引脚，其中，至少一个输入/输出电路被配置为在模式设置操作期间响应通过相应的数据输入/输出引脚收到的控制位修改其操作特征；以及

耦接至集成电路存储器设备的存储器控制器，该存储器控制器被配置为在写操作期间提供数据位至数据输入/输出引脚以便被写入存储器单元，并被配置为在读操作期间从数据输入/输出引脚接受数据位，以及被配置为在模式设置操作期间提供控制位至输入/输出引脚以便因此来修改至少一个输入/输出电路的操作特征。

10、根据权利要求9的存储器***，其中，该输入/输出电路中的每一个包括，

输入电路，被配置为在写操作期间从相应的数据输入/输出引脚接受将被写入存储器单元阵列的数据位，并被配置为在模式设置操作期间接受通过相应的数据输入/输出引脚收到的控制位，

输出电路，被配置为在读操作期间提供从存储器单元阵列中读出的数据位至相应的数据输入/输出引脚，及

锁存器电路，被配置为在模式设置操作期间锁存由输入电路接受的控制位。

11、根据权利要求10的存储器***，其中，每个输入/输出电路被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输出电路的驱动器强度。

12、根据权利要求10的存储器***，其中，每个输入/输出电路被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输出电路的延迟。

13、根据权利要求10的存储器***，其中，每个输入/输出电路被配置为响应锁存在相应的锁存器电路中的控制位修改相应的输入电路的延迟。

14、根据权利要求9的存储器***，其中，每个输入/输出电路包括相应的锁存器电路，锁存器电路被配置为在模式设置操作期间锁存通过相应的数据输入/输出引脚收到的控制位。

15、根据权利要求14的存储器***，还包括：

模式设置解码器，被配置为在模式设置操作期间接收模式设置代码，该模式设置解码器还被配置为响应该模式设置代码生成锁存信号，并且该锁存器电路被配置为在模式设置操作期间响应该锁存信号锁存通过相应的数据输入/输出引脚收到的控制位。

16、根据权利要求15的存储器***，其中，该集成电路存储器设备包括多个地址引脚，其中，在写操作期间，在多个地址引脚上收到的写地址定义在输入/输出电路接收到的数据位将被写入的存储器单元阵列的位置；其中，在读操作期间，在多个地址引脚上收到的读地址定义读出提供给数据输入/输出引脚的数据位的存储器单元阵列的位置；以及其中，在模式设置操作期间，由模式设置解码器通过多个地址引脚接收模式设置代码。

17、根据权利要求9的存储器***，还包括：

第二集成电路存储器设备，包括第二存储器单元阵列、第二多个数据输入/输出引脚及第二多个输入/输出电路，该第二多个输入/输出电路耦接至第二集成电路存储器设备的相应的数据输入/输出引脚，其中，该第二多个输入/输出电路被配置为在写操作期间从相应的多个第二多个数据输入/输出引脚接受相应的数据位用于写入第二存储器单元阵列，并且，其中，第二多个输入/输出电路被配置为在读操作期间将从第二存储器单元阵列中读出的数据位提供至第二多个数据输入/输出引脚中相应的一个，其中第二多个输入/输出电路被配置为在模式设置操作期间响应于通过相应的数据输入/输出引脚收到的相应的控制位修改其操作特征。

18、一种操作集成电路存储器设备的方法，该集成电路存储器设备包括：存储器单元阵列、多个数据输入/输出引脚及多个耦接在存储器单元阵列和相应的数据输入/输出引脚之间的多个输入/输出电路，该方法包括：

在写操作期间在相应的输入/输出电路上接受来自数据输入/输出引脚的数据位用于写入存储器单元阵列；

从相应的输入/输出电路提供数据位至数据输入/输出引脚，该数据位在读操作期间从存储器单元阵列中读取；及

在模式设置操作期间响应于通过相应的数据输入/输出引脚收到的控制位修改该输入/输出电路中的至少一个的操作特征。

19、根据权利要求18的方法，其中，该输入/输出电路包括相应的输入电路和相应的输出电路；

其中，在写操作期间接收数据位包括接受在相应的输入电路上的数据位；

其中，在读操作期间提供数据位包括提供来自相应的输出电路的数据位；

其中，修改操作特征包括接受在相应的输入电路上的控制位。

20、根据权利要求19的方法，其中，该输入/输出电路包括相应的锁存器电路，其中，修改操作特征包括在相应的锁存器电路中锁存控制位。

21、根据权利要求19的方法，其中，修改操作特征包括响应该控制位修改相应的输出电路的驱动器强度。

22、根据权利要求19的方法，其中，修改操作特征包括响应该控制位修改相应的输出电路的延迟。

23、根据权利要求19的方法，其中，修改操作特征包括响应该控制位修改相应的输入电路的延迟。

24、根据权利要求18的方法，其中，输入/输出电路包括相应的锁存器电路，其中，修改操作特征包括在相应的锁存器电路中锁存该控制位。

25、根据权利要求24的方法，其中修改操作特征还包括：

在模式设置操作期间接收模式设置代码，

响应该模式设置代码生成锁存信号，

在模式设置操作期间响应该锁存信号锁存通过相应的数据输入/输出引脚收到的控制位。

26、根据权利要求25的方法，其中该集成电路存储器设备还包括多个地址引脚，该方法还包括：

在写操作期间，在多个地址引脚上接收写地址，以定义数据位将被写入的存储器单元阵列的位置；

在读操作期间，在多个地址引脚上接收读地址，以定义数据位将被读出的存储器单元阵列的位置；及

在模式设置操作期间，通过多个地址引脚接收模式设置代码。

27、一种控制集成电路存储器设备的方法，该集成电路存储器设备包括：存储器单元阵列、多个数据输入/输出引脚、多个输入/输出电路及多个地址引脚，该输入/输出电路被耦接在存储器单元阵列与相应的数据输入/输出引脚之间，该方法包括：

在写操作期间，提供写地址至地址引脚，并提供写数据至数据输入/输出引脚以便被写入存储器单元阵列，其中该写地址定义数据被写入的存储器单元阵列的位置；

在读操作期间，通过多个地址引脚提供读地址，并且从输入/输出引脚接受读数据，其中读地址定义读数据被读出的存储器单元阵列的位置；

在模式设置操作期间，通过地址引脚提供模式设置代码并且控制位被提供给输入/输出引脚的每一个，每一个控制位定义相应的输入/输出电路的操作特征。

28、根据权利要求27的方法，其中，该操作特征包括相应的输入/输出电路的驱动器强度。

29、根据权利要求27的方法，其中，该操作特征包括相应的输入/输出电路的延迟。

30、一种集成电路存储器设备，包括：

存储器单元阵列；

多个数据输入引脚；及

多个耦接至相应的数据输入引脚的输入/输出电路，其中，输入/输出电路被配置为在写操作期间从相应的数据输入引脚接受正在被写入存储器单元阵列的数据位；其中，输入/输出电路被配置为在模式设置操作期间响应通过相应的数字输入引脚收到的控制位修改其操作特征。

31、根据权利要求30的集成电路存储器设备，还包括：

多个数据输出引脚，通过相应的输入/输出电路耦接至存储器单元阵列。

32、根据权利要求31的集成电路存储器设备，其中，输入/输出电路包括相应的输入电路、输出电路及锁存器电路，该相应的输入电路被配置为在写操作期间从相应的数据输入引脚接受数据位并在模式设置操作期间从相应的数据输入引脚接受控制位，该相应的输出电路被配置为在读操作期间提供正在被从存储器阵列中读出的数据位至相应的数据输出引脚，并且该相应的锁存器电路被配置为在模式设置操作期间锁存来自相应的输入电路的控制位。

33、根据权利要求32的集成电路存储器设备，其中，该输入/输出电路被配置为响应相应的控制位修改相应的输出电路的驱动器强度。

34、根据权利要求32的集成电路存储器设备，其中，输入/输出电路被配置为响应相应的控制位修改相应的输出电路的延迟。

35、根据权利要求32的集成电路存储器设备，其中，输入/输出电路被配置为响应相应的控制位修改相应的输入电路的延迟。

36、根据权利要求30的集成电路存储器设备，其中，输入/输出电路包括相应的锁存器电路，锁存器电路被配置为在模式设置操作期间锁存接受的相应的控制位。

37、根据权利更求36的集成电路存储器设备，还包括：

模式设置解码器，被设置为在模式设置操作期间接收模式设置代码，该模式设置解码器还被配置为响应该模式设置代码生成锁存信号，并且该锁存器电路被配置为在模式设置操作期间响应该锁存信号锁存相应的控制位。

38、根据权利要求37的集成电路存储器设备，还包括：

多个地址引脚，其中，在写操作期间，在多个地址引脚上接收的写地址定义数据位将被写入的存储器单元阵列的位置，并且其中，在模式设置操作期间，由模式设置解码器通过多个地址引脚接收模式设置代码。

39、一种操作集成电路存储器设备的方法，该集成电路存储器设备包括：存储器单元阵列、多个数据输入引脚及耦接在存储器单元阵列与相应的数据输入引脚之间的多个输入/输出电路，该方法包括：

在写操作期间，在相应的输入/输出电路上接受来自数据输入引脚的用于写入存储器单元阵列的数据位，

在模式设置操作期间，响应通过相应的数据输入引脚收到的控制位修改输入/输出电路中的至少一个的操作特征。

40、根据权利要求39的方法，其中，该集成电路存储器设备还包括多个通过相应的输入/输出电路与存储器单元阵列耦接的数据输出引脚，该方法还包括：

在读操作期间，从相应的输入/输出电路提供数据位至数据输出引脚，数据位从存储器单元阵列读出。

41、根据权利要求40的方法，其中，该输入/输出电路包括相应的输入和输出电路；

其中，在写操作期间接受数据位包括接受在相应的输入电路上的数据位；

其中，在读操作期间提供数据位包括提供来自相应的输出电路的数据位；及

其中，修改操作特征包括在模式设置操作期间接受在相应的输入电路上的控制位。

42、根据权利要求41的方法，其中，该输入/输出电路中的每一个包括相应的锁存器电路，其中，修改操作特征包括在模式设置操作期间在相应的锁存器电路中锁存控制位。

43、根据权利要求41的方法，其中，修改操作特征包括响应控制位修改相应的输出电路的驱动器强度。

44、根据权利要求41的方法，其中，修改操作特征包括响应控制位修改相应的输出电路的延迟。

45、根据权利要求41的方法，其中，修改操作特征包括响应控制位修改相应的输入电路的延迟。

46、根据权利要求39的方法，其中，该输入/输出电路中的每一个包括锁存器电路，其中，修改操作特征包括在相应的锁存器电路中锁存控制位。

47、根据权利要求46的方法，其中，修改操作特征还包括，

在模式设置操作期间接收模式设置代码，

响应该模式设置代码生成锁存信号，及

在模式设定操作期间响应该锁存信号锁存通过相应的数据输入/输出电路收到的控制位。

48、根据权利要求47的方法，其中，该集成电路存储器设备还包括多个地址引脚，该方法还包括：

在写操作期间，在多个地址引脚接收写地址，该写地址定义数据位将被写入的存储器单元阵列的位置；及

在模式设置操作期间，通过多个地址引脚接收模式设置代码。

49、一种集成电路存储器设备，包括：

存储器单元阵列；

多个数据输入引脚；及

多个耦接至相应的数据输入引脚的输入电路，其中，该输入电路被配置为在写操作期间从相应的数据输入引脚接受将被写入存储器单元阵列的相应的数据位；其中，该输入电路被配置为在模式设置操作期间响应通过相应的数据输入引脚收到的控制位修改其操作特征。

50、根据权利要求49的集成电路存储器设备，其中，输入电路被配置为响应相应的控制位修改其延迟。

51、根据权利要求49的集成电路存储器设备，还包括：

相应于相应的输入电路的锁存器电路，该锁存器电路被配置为在模式设置操作期间锁存所收到的相应的控制位。

52、根据权利要求51的集成电路存储器设备，还包括：

模式设置解码器，被设置为在模式设置操作期间接收模式设置代码，该模式设置解码器还被配置为响应模式设置代码生成锁存信号，并且该锁存器电路被配置为在模式设置操作期间响应该锁存信号锁存相应的控制位。

53、根据权利要求52的集成电路存储器设备，还包括：

多个地址引脚，其中，在写操作期间，在多个地址引脚收到的写地址定义数据位将被写入的存储器单元阵列的位置，并且其中，在模式设置期间，由模式设置解码器通过多个地址引脚接收模式设置代码。

54、一种操作集成电路存储器设备的方法，该集成电路存储器设备包括：存储器单元阵列、多个数据输入引脚及耦接在存储器单元阵列和相应的数据输入引脚之间的多个输入电路，该方法包括：

在写操作期间，从相应的输入电路上的数据输入引脚接受用于写入存储器单元阵列的数据位；及

在模式设置操作期间，响应于通过相应的数据输入引脚收到的控制位修改该输入电路中的至少一个的操作特征。

55、根据权利要求54的方法，其中，该集成电路存储器设备还包括多个通过相应的输出电路耦接在存储器单元阵列的数据输出引脚，该方法还包括：

在读操作期间，从相应的输出电路提供数据位至数据输出引脚，该数据位从存储器单元阵列中被读出。

56、根据权利要求55的方法，其中，在写操作期间，接收数据位包括接收在相应的输入电路的数据位；其中，在读操作期间，提供数据位包括提供来自相应的输出电路的数据位；以及其中，修改操作特征包括在模式设置操作期间接受在相应的输入电路上的控制位。

57、根据权利要求54的方法，其中，该集成电路存储器设备包括多个相应于多个输入电路的锁存器电路，其中，修改操作特征包括在模式设置操作期间在相应的锁存器电路中锁定控制位。

58、根据权利要求54的方法，其中，修改操作特征包括响应该控制位修改相应的输入电路的延迟。

59、根据权利要求54的方法，其中，修改操作特征还包括：

在模式设置操作期间接收模式设置代码，

响应该模式设置代码生成锁存信号，及

在模式设定操作期间响应该锁存信号锁存通过相应的数据输入电路收到的控制位。

60、根据权利要求59的方法，其中，该集成电路存储器设备还包括多个地址引脚，该方法还包括：

在写操作期间，在多个地址引脚接收写地址，该写地址定义数据位将被写入的存储器单元阵列的位置；及

在模式设置操作期间，通过多个地址引脚接收模式设置代码。

61、一种集成电路存储器设备，包括：

存储器单元阵列；

多个数据输出引脚；

多个数据输入引脚；

多个耦接至相应的数据输出引脚的输出电路，其中，该输出电路被配置为在读操作期间提供从存储器单元阵列读取的数据位至相应的数据输出引脚；及

多个耦接至相应的数据输入引脚的输入电路，其中，该输入电路被配置为在写操作期间从相应的数据输入引脚接受将被写入存储器单元阵列的数据位，其中，该输入电路被配置为在模式设置操作期间响应通过相应的数据输入引脚收到的控制位修改相应的输出电路的操作特征。

62、根据权利要求61的集成电路存储器设备，其中，该输入电路被配置为响应相应的控制位修改相应的输出电路的驱动器强度。

63、根据权利要求61的集成电路存储器设备，其中，该输入电路被配置为响应相应的控制位修改相应的输出电路的延迟。

64、根据权利要求61的集成电路存储器设备，还包括：

锁存器电路，被配置为在模式设置操作期间锁存所收到的相应的控制位。

65、根据权利要求64的集成电路存储器设备，进一步包括：

模式设置解码器，被配置为在模式设置操作期间接收模式设置代码，模式设置解码器还被配置为响应该模式设置代码生成锁存信号，并且该锁存器电路被配置为在模式设置操作期间响应该锁存信号锁存相应的控制位。

66、根据权利要求65的集成电路存储器设备，还包括：

多个地址引脚，其中，在写操作期间，在多个地址引脚接收到的写地址定义数据位将被写入的存储器单元阵列的位置，并且其中，在模式设置期间，由模式设置解码器通过多个地址引脚接收模式设置代码。

67、一种操作集成电路存储器设备的方法，该集成电路存储器包括：存储器单元阵列、多个数据输入引脚、多个数据输出引脚、多个耦接在存储器单元阵列与相应的数据输入引脚之间的输入电路、以及多个耦接在存储器单元阵列与相应的数据输出引脚之间的输出电路，该方法包括：

在读操作期间，从相应的输出电路提供数据位至数据输出引脚，该数据位从存储器单元阵列中被读出；

在写操作期间，从相应的输入电路上的数据输入引脚接收用于写入存储器单元阵列的数据位；及

在模式设置操作期间，响应于通过数据输入引脚中的至少一个收到的控制位修改该输出电路中的至少一个的操作特征。

68、根据权利要求67的方法，其中，修改操作特征包括响应控制位修改相应的输出电路的驱动器强度。

69、根据权利要求67的方法，其中，修改操作特征包括响应控制位修改相应的输出电路的延迟。

70、根据权利要求67的方法，其中，该集成电路存储器设备包括多个相应于输入电路的锁存器电路，其中，修改操作特征包括在模式设置操作期间在相应的锁存器电路中锁存控制位。

71、根据权利要求70的方法，其中，修改操作特征还包括：

在模式设置操作期间接收模式设置代码，

响应该模式设置代码生成锁存信号，及

在模式设定操作期间响应该锁存信号锁存通过相应的数据输入引脚收到的控制位。

72、根据权利要求71的方法，其中，该集成电路存储器设备还包括多个地址引脚，该方法还包括：

在写操作期间，在多个地址引脚接收写地址，该写地址定义数据位将被写入的存储器单元阵列的位置；及

在模式设置操作期间，通过多个地址引脚接收模式设置代码。

73、一种操作集成电路存储器设备的方法，该集成电路存储器设备包括：存储器单元阵列、多个数据输入/输出引脚、以及多个耦接在存储器单元阵列与相应的数据输入/输出引脚之间的输入/输出电路，其中输入/输出电路中的每一个都包括一对串联的锁存器，该方法包括：

在写操作期间，在相应的输入/输出电路接受来自数据输入/输出引脚的数据位，用于写入存储器单元阵列；

在读操作期间，从相应的输入/输出电路提供数据位至数据输入/输出引脚，该数据位从存储器单元阵列中被读出，

在模式设置操作期间，响应通过相应的数据输入/输出引脚连续收到的第一控制位和第二控制位修改输入/输出电路的操作特征，其中，修改操作特征包括：

在模式设置操作期间，通过相应的数据输入/输出引脚和输入/输出电路接收第一控制位，

在模式设置操作期间，接收到第一控制位后，通过相应的数据输入/输出引脚和输入/输出电路接收第二控制位，及

在模式设置操作期间，在相应的成对的串联锁存器中锁存第一控制位和第二控制位。

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