CN115623786A - 一次性可编程存储器单元 - Google Patents

Abstract

本公开的实施例涉及一次性可编程存储器单元，其包括与电容器耦联的晶体管。晶体管包括至少一个第一导电栅极元件，其被布置在形成于半导体衬底中的至少一个第一沟槽中；以及至少一个第一沟道部分，其被掩埋在衬底中、并且在至少一个第一导电栅极元件的至少第一侧表面水平处延伸。电容器包括形成存储器的电容元件。至少一个第一沟道部分被电耦联到电容元件的电极。

Description

一次性可编程存储器单元

相关申请的交叉引用

本申请要求于2021年7月13日提交的法国专利申请号2107602的优先权，其内容在法律允许的最大范围内通过引用并入本文。

技术领域

本公开整体涉及电子器件，并且更具体地涉及一次性可编程存储器。

背景技术

某些类型的存储器器件，特别是一次性可编程存储器器件(OTP)，通过将晶体管与电容元件相关联来操作。存储器单元(形成电容元件的电介质的氧化物)包括具有给定电阻的自然状态(在制造之后)，相对高的给定电阻限定第一状态(任意0)。在单元编程到第二状态(任意1)的步骤期间，晶体管发送信号，信号使得氧化物能够被击穿，从而使其在相对较低的给定电阻情况下导电。

当前的OTP存储器在电子芯片的衬底上占据数百平方微米的表区域。

此外，“击穿的”OTP存储器单元的氧化物的电阻难以控制。这会在同一批次的不同存储器之间生成电阻值的离差，这是不令人满意的。

在此需要一种OTP存储器，其能够至少部分地克服现有器件的一个或多个缺点，诸如OTP存储器的尺寸和/或氧化物在其损坏时的电阻离差。

发明内容

一个实施例能够在使用掩埋栅晶体管的同时最终部分地减小OTP存储器的尺寸。这样获得了小尺寸的OTP存储器单元，例如尺寸小于30μm²。

一个实施例能够通过在第二状态的编程期间将源自晶体管的电荷朝向电容元件的氧化物的特定位置集中，来至少部分地改进氧化物一旦被击穿的电阻离差。

一个实施例提供了一种一次性可编程存储器单元，其具有：晶体管，包括：至少第一导电栅极元件，被布置在形成于半导体衬底中的至少第一沟槽中；至少第一沟道部分，被掩埋在衬底中并且在第一导电栅极元件的至少第一侧表面的水平处延伸；以及形成存储器元件的电容元件；所述第一沟道部分被耦联到电容元件的电极。

在一个实施例中，第一沟道部分根据第一掺杂类型形成。

在一个实施例中，第一沟道部分通过第一绝缘体层与第一导电栅极元件分离。

在一个实施例中，电容元件包括：在衬底的第一表面上布置的第二绝缘体层；第二绝缘体层上形成的至少一个第二导电元件；以及根据第一掺杂类型而形成在衬底中并且在第二导电元件的至少一部分之前的电极，第二绝缘体层被至少部分地布置在电极与第二导电元件之间。

在一个实施例中，电容元件包括第二部分，第二部分形成在衬底中、与第二绝缘体接触，并且第二部分被布置在电容元件的电极与晶体管的第一沟道部分之间，第二部分根据掺杂剂浓度大于衬底的掺杂剂浓度的第二掺杂类型形成。

在一个实施例中，晶体管至少包括被布置与第一沟道部分接触的沟道偏置部分，沟道偏置部分根据第一掺杂类型形成，第一掺杂类型的掺杂浓度大于第一沟道部分的掺杂浓度，并且沟道偏置部分通过第一绝缘体层与第一导电栅极元件分离。

在一个实施例中，晶体管包括至少一个源极，至少一个源极形成在衬底中并且被布置与第一沟道部分接触，源极根据第二掺杂类型形成并且通过第一绝缘体层与第一导电栅极元件分离。

在一个实施例中，存储器单元还包括第三导电元件，第三导电元件与第一导电栅极元件和衬底电绝缘，并且至少部分地被布置在所述至少一个第一沟槽中。

在一个实施例中，第三导电元件还被布置在衬底中并且包围由晶体管和电容元件形成的至少一个组件。

在一个实施例中，第三导电元件被耦联到电接地。

在一个实施例中，第一导电栅极元件还被布置在形成于衬底中的至少一个第二沟槽中，第一沟道部分至少在第一沟槽与第二沟槽之间延伸。

在一个实施例中，第一沟道部分还在第一导电栅极元件的至少一个第二侧表面的水平处延伸。

附加实施例提供了电子器件，包括：至少这样的存储器单元；以及控制电路，被配置为：在第一导电栅极元件和源极之间施加范围为5至15伏的第一电压，并且在第一导电栅极元件与沟道偏置部分之间施加范围为5至15伏的第二电压。

在一个实施例中，控制电路被配置为在第二导电元件与电容元件的电极之间施加大于5伏的电压。

附图说明

上述特征和优点以及其他特征和优点将在以下参考附图、以例示而非限制的方式给出的具体实施例的描述中进行详细描述，其中：

图1示意性地图示了根据一个实施例的OTP存储器单元的电路；

图2是根据一个实施例的OTP存储器单元的俯视图；

图3是OTP存储器单元在图2的区域A的水平处的透视图；

图4是OTP存储器单元在图2的区域B的水平处的透视图；以及

图5是根据一个实施例的包括四个OTP存储器单元的电子器件的俯视图。

具体实施方式

在各个附图中，相同的特征由相同的附图标记表示。具体地，在各个实施例中公共的结构和/或功能特征可以具有相同的附图标记并且可以设置相同的结构、维度和材料性质。

为了清楚起见，仅详细图示和描述了对理解本文描述的实施例有用的步骤和元素。

除非另有说明，否则当提及连接在一起的两个元素时，这表示直接连接，除了导体之外没有任何中间元素，并且当提及耦联在一起的两个元素时，这表示这两个元素可以连接或者它们可以具有一个或多个其他元素耦联。

在以下描述中，当提及限定绝对位置的术语，诸如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等，或限定相对位置的术语，诸如术语“之上”、“之下”、“上”、“下”等，或限定方向的术语，诸如术语“水平”、“竖直”等时，它参考图纸的取向或常规使用位置。

除非另有说明，否则表述“约”、“大约”、“基本上”和“大致”表示在10％以内，优选在5％以内。

图1示意性地示出了OTP存储器单元。

OTP存储器单元包括在电源电压轨之间串联耦联的晶体管10和电容元件30(形成存储器元件)。晶体管10例如是包括源极、漏极、栅极和衬底触点的MOS晶体管。晶体管10的源极例如被耦联到第一电压轨，第一电压轨例如处于参考电位V_S，诸如接地。衬底触点例如也被耦联到源极。因此，衬底电位V_B例如等于接地电位。晶体管漏极例如被耦联到晶体管10与电容元件30之间的中间节点20，例如从而传送OTP的输出电压V_{OTP_OUT}。电容元件30例如包括与中间节点20耦联的第一电极以及与第二电压轨耦联的第二电极，第二电压轨例如处于OTP存储器单元的电源电位V_CAPA。

在电容元件的氧化物被击穿的步骤之前，晶体管10的栅极、源极和沟道偏置范围例如均处于相同的电位，例如0伏，即接地。换言之，电压V_G、V_S和V_B例如相对于接地等于0伏。施加在电容元件两端，即，施加在V_CAPA与中间节点20之间的电压例如也保持为零。

在一个示例中，为了能够击穿电容元件30的氧化物，将电压V_CAPA取为例如等于或大于5伏的编程值，将电压V_G取为晶体管10的激活值，该激活值例如大于5伏、并且在从5伏到15伏的范围内，并且电压V_S和V_B保持在例如0伏。

例如，读出阶段包括测量端子V_CAPA与V_{OTP_OUT}之间的电阻。如果没有发生击穿步骤，则电阻较高。如果发生击穿步骤，则电阻较低。例如，电压V_CAPA被取为例如等于2伏的读出值，并且通过激活晶体管10，电压V_{OTP_OUT}的电平与端子V_CAPA和V_{OTP_OUT}之间的电阻相关，从而与OTP单元的编程状态相关。

图2是例如集成了图1的电路的OTP存储器单元的实施例的俯视图。

晶体管10包括至少一个第一导电栅极元件101。换言之，第一导电栅极元件101形成晶体管10的栅极。在图2的示例中，第一导电栅极元件101形成在第一沟槽102和第二沟槽107中，第一沟槽102和第二沟槽107本身形成在半导体衬底25中。虽然第一导电栅极元件101形成在两个沟槽中，但在其他实施例中，第一导电栅极元件101形成在单个沟槽中，诸如第一沟槽102或第二沟槽107。具有形成于第一沟槽102和第二沟槽107中的第一导电栅极元件101的事实能够增加晶体管10的沟道的表面积。

在一个示例中，第一导电栅极元件101具有宽度维度，即，与衬底25的第一表面大致平行的宽度，其小于在沟槽中沿深度方向延伸的维度。这使得能够限制OTP存储器单元的尺寸并且还使得能够通过增加所生成的电流来简化电容元件30的氧化物的击穿。第一导电栅极元件101上的电接触通过衬底25的表面处存在的钝化氧化物而发生在衬底25的第一表面之上布置的触点101d的水平处。第一导电栅极元件101被第一绝缘层104包围在第一沟槽102和/或在第二沟槽107中，以将其与衬底和/或其他导体电绝缘。在一个示例中，第一绝缘体层104具有在从35到45纳米的范围内的厚度。

在本说明书中，衬底25的第一表面类似地指代衬底的外表面或在衬底的表面处可能存在的钝化氧化物的表面，并且其朝向衬底25定向。

在一个示例中，第一绝缘体层104由氧化硅或氮化硅形成。

在一个示例中，第一导电栅极元件101由多晶硅形成。

在一个示例中，第一导电栅极元件101的长度Lg在从3到4微米的范围内，该长度平行于衬底25的第一表面延伸。

在一个示例中，第一导电栅极元件101的宽度Lrg在从0.4到0.8微米的范围内。

在图2的示例中，晶体管10还包括第一沟道部分103。换言之，晶体管10的沟道由第一沟道部分103形成。第一沟道部分103被掩埋在衬底25中，并且例如在第一导电栅极元件101的至少第一侧表面101a的水平处延伸。侧表面101a例如基本上被定向为使得侧表面101a的法线平行于衬底25的第一表面。术语“掩埋”是指第一沟道部分103在衬底中在深度方面延伸。换言之，第一沟道部分103形成具有大致矩形或正方形形状的三维结构，具有与衬底的第一表面和第一导电栅极元件101的长度平行的两个表面。该矩形形状的高度例如等于第一导电栅极元件101的高度。在一个示例中，第一沟道部分103的整体形状类似于第一导电栅极元件101的形状。

在一个示例中，第一沟道部分103具有第一P掺杂类型，其中掺杂剂浓度在从7x10¹⁹到2x10²⁰ at.cm^-3的范围内。然而，本领域技术人员可以基于他们的知识修改不同的掺杂类型，例如根据衬底25的掺杂类型进行选择。诸如铝、硼、镓或铟的掺杂剂可以被例如用作针对硅衬底的P掺杂剂。

在具有两个沟槽102、107并且第一导电栅极元件101被布置在第一和第二沟槽107中的结构的图2的示例中，第一沟道部分103例如至少在第一沟槽102与第二沟槽107之间延伸。第一沟道部分103可以例如类似地相对于第一表面101a，在第一导电栅极元件101的至少一个第二侧表面101b的水平处进一步延伸。这使得能够进一步增加沟道传导来减轻电容元件30的氧化物的击穿步骤。

在一个示例中，衬底25根据第一P掺杂类型掺杂。在另一示例中，衬底25根据第二N掺杂类型掺杂。在其余描述中，以N型衬底的情况为例。然而，本领域技术人员可以基于他们的知识，根据衬底25的选定掺杂类型来修改不同的掺杂类型。衬底25可以由硅、锗、诸如SiC的碳化物、诸如GaN的氮化物或者本领域技术人员已知的另一半导体形成。诸如磷或锑的掺杂剂可以被用于硅的N掺杂。

在图2的示例中，晶体管10包括至少一个沟道偏置部分106，至少一个沟道偏置部分106对应于衬底触点并且被布置与第一沟道部分103接触。衬底25的表面处布置的一个或多个触点106a能够以电位Vs/V_B(两个触点被短路)来偏置沟道偏置部分106。

如果第一沟道部分103被布置在如图2的示例所示的多个位置中，则可以形成多个沟道偏置部分106。

在一个示例中，沟道偏置部分106根据第一P掺杂类型形成，其中掺杂剂浓度例如大于第一沟道部分103的掺杂剂浓度。

在一个示例中，沟道偏置部分106具有在从1x10¹⁷到5x10¹⁷ at.cm^-3范围内的掺杂剂浓度。

在一个示例中，沟道偏置部分106通过第一绝缘体层104与第一导电栅极元件101分离。

在图2的示例中，晶体管10包括源极108，源极108形成在衬底25中并且被布置为与第一沟道部分103接触。如果第一沟道部分103被布置在如图2的示例所示的多个位置中，则可以形成多个源极108。

在一个示例中，源极108根据第二N掺杂类型形成。在一个示例中，源极的掺杂剂浓度大于衬底25的掺杂剂浓度。

在图2的示例中，源极108通过第一绝缘体层104与第一导电栅极元件101分离。

在一个示例中，衬底25的表面处布置的一个或多个触点108a能够将电位V_S施加到源极108。

在图2的示例中，同一晶体管10的不同沟道偏置部分106可以通过导电轨106c彼此连接。

在图2的示例中，同一晶体管10的不同源极108可以通过导电轨108c连接在一起。

在图2的示例中，同一晶体管10的不同第一导电栅极元件101可以通过导电轨101c连接。

在图2的示例中，OTP存储器单元还可选地包括第三导电元件400。第三导电元件400与第一导电栅极元件101和衬底25电绝缘。第三导电元件400被例如至少部分地布置在第一沟槽102中，并且如果存在第二沟槽107，则被至少部分地布置在第二沟槽107中。

第三导电元件400例如是场板。它例如由多晶硅制成。

在图2的示例中，第三导电元件400被至少布置在第一导电栅极元件101下方，即，在沟槽102、107的底部处。换言之，第一导电栅极元件101被布置在第三导电元件400与衬底25的第一表面之间。这能够限制由栅极101产生的高电压对衬底25的其余部分的影响。

在一个示例中，第三导电元件400被耦联到电接地。这能够改进OTP存储器单元对电干扰的绝缘，和/或使得衬底25的其余部分与由OTP存储器单元的部件产生的高电压绝缘。

在图2的示例中，第三导电元件400被进一步布置在衬底25中，以围绕由OTP存储器单元的晶体管10和电容元件30形成的至少一个组件。在一个示例中，在沟槽102、107中未形成第三导电元件400的部分中，第三导电元件400例如从衬底25的第一表面向下延伸到与沟槽深度相等的深度。

触点400a可以形成在衬底25的第一表面上，以能够将第三导电元件400例如偏置到接地。

使用该第三导电元件400进一步能够限制OTP存储器单元在衬底25上的尺寸。实际上，考虑到绝缘沟槽占用更多空间，随后避免使用与绝缘阱连接耦联的绝缘沟槽。

在图2的示例中，OTP存储器单元还包括用于形成存储器元件的电容元件30。

第一沟道部分103被耦联到位于例如衬底25中的电容元件30的电极。换言之，晶体管10的漏极由衬底25位于在第一沟道部分103与形成于衬底25中的电容元件30的电极之间的部分形成。这使得能够将源自第一沟道部分103的电荷引导到电容元件30的氧化物。此处的术语“耦联”是指第一沟道部分103可以将电荷和/或电位直接或经由第二可选部分304间接地传送到电容元件的电极。

在图2的示例中，电容元件30包括在衬底25的第一表面上布置的第二绝缘体层301。术语“绝缘层”是术语氧化物的同义词。换言之，第二绝缘体层301在编程之后被击穿。此处的术语“在…上”是指第二绝缘体层301(换言之，氧化物)可以形成在衬底25的第一表面之上并与衬底25的第一表面接触，或者形成在与衬底25的第一表面相同的水平处，或者形成在例如衬底的第一表面下方但与第一表面接触。在一个示例中，第二绝缘体层301可以由二氧化硅形成。在一个示例中，第二绝缘体层301的厚度在从5纳米到10纳米的范围内，并且例如约为6或7纳米。

电容元件30还包括在第二绝缘体层301上形成的第二导电元件302。第二导电元件302形成电容元件30的两个电极之一。第二导电元件302例如由多晶硅形成。在一个示例中，第二导电元件302形成为相对于衬底25凸出。触点302a可以被形成为向第二导电元件302施加电位V_CAPA。

电容元件30还包括电极303。在一个示例中，该电极根据第一P掺杂类型在衬底25中形成。在一个示例中，该电极303的掺杂剂浓度大于沟道103的掺杂剂浓度。例如，该电极303的掺杂剂浓度在从1x10¹⁹到7x10¹⁹ at.cm^-3的范围内。在一个示例中，电极303形成在第二导电元件302的至少一部分之前。

在一个示例中，第二绝缘体层301(例如，氧化物层)至少部分地布置在电极303和第二导电元件302之间。在图2的示例中，在俯视图中，第二绝缘体层301沿着衬底25的第一表面延伸，超出第二导电元件302距离E，距离E在从0.4到1微米的范围内，并且超出电极303朝向晶体管10。这使得能够复制用于从存储器单元读取的触点。在另一示例中，第二绝缘体层301被限制到第二导电元件302沿着衬底25的第一表面的物理延伸部。

触点303a可以穿过衬底25和第二绝缘体层301形成，以在第二导电元件303上检测电位V_OTP-OUT。

在图2的示例中，电容元件30可选地包括形成于衬底25中的第二部分304。在一个示例中，第二部分304与第二绝缘体301以及例如与电极303接触。例如，第二部分304被布置在电容元件30的电极303与晶体管10的第一沟道部分103之间。在图2的示例中，第二部分304的延伸部沿着衬底25的第一表面被限制为宽度Le，宽度Le小于第二导电元件302的宽度Lec。这有利于在第二部分304的水平处、和/或第二部分304与导电元件302之间的界面水平处集中源自第一沟道部分103的电荷，从而能够准确且可再现地获得第二绝缘体层301在击穿之后的电阻。第二部分304和导电元件302因此可以被视为同一电极。

为了改进第二部分304的水平处的电荷浓度，第二部分例如根据第二N掺杂类型形成，其中掺杂剂浓度大于衬底25的掺杂剂浓度。在一个示例中，第二部分304的掺杂剂浓度在从1x10¹⁹到7x10¹⁹ at.cm^-3的范围内。本领域技术人员可以根据例如衬底掺杂、或者根据电极303的掺杂、或第一沟道部分103的掺杂，来修改掺杂类型或浓度。

在图2的示例中，第二部分304在衬底25中与第一沟道部分103间隔开大约0.5微米的距离S。在该示例中，第二部分304可以被布置在第一沟道部分103的至少一部分之前和/或关于第一沟道部分103的至少一部分处于相似的深度。这使得能够在击穿氧化物301时进一步改进朝向第二部分304的电荷浓度。因此可以精确地控制氧化物的哪个部分被击穿。

图3是OTP存储器单元在图2的区域A水平处的实施例的简化透视图，其中使衬底透明，以更好地理解。

除其他外，图3还能够查看栅极101与该导电元件400之间在沟槽102的水平处的布置。

第一导电栅极元件101被布置在第一沟槽102的上部中。第一沟槽102的边缘被第一绝缘体层104覆盖。第一绝缘体层104也被布置在沟槽的上部中，位于图3中栅极101的右侧。这使得栅极101能够与沟道偏置部分106和/或源极108绝缘。

在图3中，可见第一沟道部分103沿着与第一导电栅极元件101大致相同的深度布置。

在一个示例中，第一沟道部分103相对于衬底的第一表面延伸0.5至1.5微米的深度Dc。

在图3中，可见第三导电元件400被布置在第一沟槽102的下部中，即，更深的部分。第三导电元件400的深度Dpf例如在从1.5至2.5微米的范围内。第三导电元件400通过第一绝缘体层104与第一导电栅极元件101电绝缘，第一绝缘体层104在第一导电栅极元件101与第三导电元件400之间大致平行于衬底25的第一表面延伸。该导电元件400也通过第一绝缘体层104与衬底25绝缘。

在一个示例中，第一导电栅极元件101的高度(换言之，相对于衬底25的第一表面的深度Dg)在从0.5到1.5微米的范围内。

图4是OTP存储器单元的实施例在图2的区域B的水平处并且在图2的取向上从右侧看到的简化截面图。

图4能够具有第二绝缘体层301相对于衬底25的第一表面的布置的示例。

第一导电栅极元件101和第三导电元件400以虚线图示，因为它们被回缩。第二部分304部分地与第二导电元件302竖直布置。第二绝缘体层301延伸超出第二部分304和第二导电元件302。在图4的示例中，第二部分304比电极303薄并且与第二绝缘体层301接触。第二部分304的厚度Ec例如在从100到500纳米的范围内。

在图4的示例中，第二绝缘体层301位于图中的最右侧的一部分可以例如相对于其在第二部分304的水平处的厚度，在衬底25中更厚且更深。这使得能够将存储器单元电绝缘。

在图4的示例中，第一沟道部分103通过衬底25的一部分与第二部分304分离。

当施加到栅极101的电压V_G例如大于5伏、并且电压V_S和V_B例如保持等于0、并且外部电极302的电压V_CAPA例如大于5伏时，明显大量的电荷均沿着第一沟道部分103的高度在第一沟道部分103中生成，第一沟道部分在第一导电栅极元件101之前延伸。这些电荷然后如图4中的箭头所示被集中在第二部分304上，第二部分具有的维度相对于第二绝缘层301、并且相对于形成电容元件30的外部电极的第二导电元件302减小。这些减小的维度和/或在第二部分304的水平处相对于衬底25的掺杂剂浓度更高的掺杂剂浓度使得能够准确定位电荷并控制氧化物301被击穿的区域。所产生的电阻离差因此是有限的。

电荷的数量与由在第一导电栅极元件101之前的第一沟道部分103的所有竖直表面形成的表面成比例。该电荷生成表面是竖直的，与仅在表面处形成沟道的晶体管相反，这能够显著减小OTP存储器单元的体积。

在图4的示例中，电容元件还包括根据第一P掺杂类型掺杂的部分303b，部分303b被布置为与电极303接触并且形成在电极303下方的衬底25中。该部分303b使得能够由于阱而将单元电绝缘并且读取每个存储器单元的状态。

图5以俯视图图示了包括诸如在先前示例中描述的四个OTP存储器单元的电子器件500。未图示的电子器件500的其他示例可以包括诸如在先前示例中描述的从一个到数百个OTP存储器单元。

在图5的示例中，OTP存储器单元各自被第三导电元件400包围。这使得OTP存储器单元能够彼此绝缘，并且与可能的外部干扰绝缘。在两个相邻的存储器单元之间，存在单个第三导电元件400。换言之，单个第三导电元件400对于两个相邻的OTP存储器单元是公共的。这使得能够限制OTP存储器单元在衬底25上的尺寸。这样的电子器件500具有小尺寸和受控的氧化物电阻。

电子器件500例如还包括控制电路CTRL，控制电路CTRL被配置为在一个或多个OTP存储器单元的编程操作期间，根据待存储在每个单元中的数据位的值来施加对应的栅极电压。在图5的示例中，四个栅极电压V_G1、V_G2、V_G3和V_G4由电路CTRL生成来分别控制四个OTP单元。在某些情况下，电路CTRL还被配置为生成电压V_CAPA，电压V_CAPA是例如所有单元公共的电压，和/或接收一个或多个OTP存储器单元在读出阶段期间的输出电压V_{OTP_OUT1}、V_{OTP_OUT2}、V_{OTP_OUT3}和V_{OTP_OUT4}。

已描述了各种实施例和变型。本领域技术人员将理解，这些不同实施例和变型的某些特征可以被组合，并且本领域技术人员将想到其他变型。

最后，基于上文给出的功能指示，所描述的实施例和变型的实际实现方式在本领域技术人员的能力范围内。具体地，所示的掺杂类型可以由本领域技术人员互换和调整。

Claims (21)

1.一种一次性可编程存储器单元，包括：

晶体管，包括：

至少一个第一导电栅极元件，被布置在形成于半导体衬底中的至少第一沟槽中；以及

至少第一沟道部分，被掩埋在所述半导体衬底中并且与所述至少一个第一导电栅极元件的至少一个第一侧表面平行地延伸；以及

形成存储器元件的电容元件；

其中所述至少一个第一沟道部分被耦联到所述电容元件的电极。

2.根据权利要求1所述的存储器单元，其中所述至少一个第一沟道部分利用第一掺杂类型来掺杂。

3.根据权利要求2所述的存储器单元，其中所述至少一个第一沟道部分通过第一绝缘体层与所述至少一个第一导电栅极元件分离。

4.根据权利要求3所述的存储器单元，其中所述电容元件包括：

第二绝缘体层，被布置在所述半导体衬底的第一表面上；

至少一个第二导电元件，形成在所述第二绝缘体层上；以及

电极，根据所述第一掺杂类型而形成在所述半导体衬底中，

其中所述第二绝缘体层被至少部分地布置在所述电极与所述至少一个第二导电元件之间。

5.根据权利要求4所述的存储器单元，其中所述电容元件包括第二部分，所述第二部分形成在所述半导体衬底中、与所述第二绝缘体层接触，并且所述第二部分被布置在所述电容元件的所述电极与所述晶体管的所述至少一个第一沟道部分之间；

其中所述第二部分利用第二掺杂类型来掺杂，所述第二掺杂类型的掺杂剂浓度大于所述半导体衬底的掺杂剂浓度。

6.根据权利要求5所述的存储器单元，其中所述晶体管至少包括配布置与所述至少一个第一沟道部分接触的沟道偏置部分；

其中所述沟道偏置部分利用第一掺杂类型来掺杂，所述第一掺杂类型的掺杂剂浓度大于所述至少一个第一沟道部分的掺杂剂浓度，并且所述沟道偏置部分通过所述第一绝缘体层与所述至少一个第一导电栅极元件分离。

7.根据权利要求6所述的存储器单元，其中所述晶体管包括至少一个源极，所述至少一个源极形成在所述半导体衬底中并且被布置与所述至少一个第一沟道部分接触；

其中所述源极利用所述第二掺杂类型来掺杂，并且通过所述第一绝缘体层与所述至少一个第一导电栅极元件分离。

8.根据权利要求1所述的存储器单元，还包括第三导电元件，所述第三导电元件与所述至少一个第一导电栅极元件和所述半导体衬底电绝缘、并且至少部分地被布置在所述至少一个第一沟槽中。

9.根据权利要求8所述的存储器单元，其中所述第三导电元件还被布置在所述半导体衬底中并且包围由所述晶体管和所述电容元件形成的至少一个组件。

10.根据权利要求8所述的存储器单元，其中所述第三导电元件被耦联到电接地。

11.根据权利要求1所述的存储器单元，其中所述至少一个第一导电栅极元件还被布置在形成于所述半导体衬底中的至少一个第二沟槽中，并且

其中所述至少一个第一沟道部分至少在所述第一沟槽与所述第二沟槽之间延伸。

12.根据权利要求1所述的存储器单元，其中所述至少一个第一沟道部分还在所述至少一个第一导电栅极元件的至少一个第二侧表面的水平处延伸。

13.根据权利要求1所述的存储器单元，其中所述至少一个第一沟道部分与所述电容元件的所述电极的耦合是由所述半导体衬底的一部分构成的。

14.一种电子器件，包括：

至少一个OTP存储器单元，包括：

晶体管，包括：

至少一个第一导电栅极元件，被布置在形成于半导体衬底中的至少第一沟槽中；以及

至少第一沟道部分，被掩埋在所述半导体衬底中，并且与所述至少一个第一导电栅极元件的至少一个第一侧表面平行地延伸；以及

形成存储器元件的电容元件；

其中所述至少一个第一沟道部分被耦联到所述电容元件的电极；以及

控制电路，被配置为：向所述至少一个第一导电栅极元件施加5至15伏范围内的第一电压，并且在所述至少一个第一导电栅极元件与所述沟道偏置部分之间施加5至15伏范围内的第二电压。

15.根据权利要求14所述的器件，其中所述控制电路还被配置为在所述第二导电元件与所述电容元件的电极之间施加大于5伏的电压。

16.根据权利要求14所述的器件，其中所述电容元件包括：

绝缘体层，其被布置在所述半导体衬底的第一表面上；

至少一个第二导电元件，其形成在所述第二绝缘体层上；以及

电极，其根据第一掺杂类型而形成在所述半导体衬底中以及所述至少一个第二导电元件的至少一部分之前，

其中所述绝缘体层被至少部分地布置在所述电极与所述至少一个第二导电元件之间。

17.根据权利要求16所述的器件，其中所述电容元件包括第二部分，所述第二部分形成在所述半导体衬底中、与所述绝缘体层接触，并且所述第二部分被布置在所述电容元件的所述电极与所述晶体管的所述至少一个第一沟道部分之间；

其中所述第二部分被掺杂有比所述半导体衬底的掺杂剂浓度更大的掺杂剂浓度。

18.根据权利要求17所述的器件，其中所述晶体管包括与所述至少一个第一沟道部分接触布置的至少一个沟道偏置部分；

其中所述沟道偏置部分被掺杂有比所述至少一个第一沟道部分的掺杂剂浓度更大的掺杂剂浓度，并且所述沟道偏置部分与所述至少一个第一导电栅极元件分离。

19.根据权利要求18所述的器件，其中所述晶体管包括至少一个源极，所述至少一个源极形成在所述半导体衬底中并且被布置与所述至少一个第一沟道部分接触；

其中所述源极与所述至少一个第一导电栅极元件分离。

20.根据权利要求14所述的器件，还包括第三导电元件，所述第三导电元件被耦联到电接地，并且所述第三导电元件与所述至少一个第一导电栅极元件和所述半导体衬底电绝缘、并且被至少部分地布置在所述至少一个第一沟槽中。

21.根据权利要求20所述的器件，其中所述第三导电元件被进一步布置在所述半导体衬底中，并且所述第三导电元件包围由所述晶体管和所述电容元件形成的至少一个组件。

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