CN110349953A - 包括双极晶体管的集成电路 - Google Patents
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Abstract
本公开的实施例涉及包括双极晶体管的集成电路。本公开涉及包括一行或多行晶体管的集成电路和方法。在一个实施例中，集成电路包括双极晶体管行，该双极晶体管行包括多个第一导电区域、第二导电区域以及共用基极，共用基极位于第一导电区域和第二导电区域之间。绝缘沟槽与双极晶体管行中的每个双极晶体管接触。导电层位于绝缘沟槽和共用基极上，位于第一导电区域之间。间隔件层位于导电层和第一导电区域之间。
Description
技术领域
本公开涉及集成电路，并且更特别地涉及双极晶体管的连接。本公开更特别地适用于形成存储器单元的阵列。
背景技术
存储器通常采用阵列的形式，阵列包括字线和列(或者位线)。包含二进制信息的存储器单元位于字线和位线的每个交叉点处。
在相变存储器中，每个存储器单元包括相变材料层，其下部与电阻性元件接触。相变材料是可以从结晶相转变为无定型相(反之亦然)的材料。这种转变是由电流传导所通过的电阻性元件的温度的升高导致的。材料的无定型相与其晶相之间的电阻差用于定义两种存储器状态，例如0和1。
在相变存储器的示例中，存储器单元例如由双极晶体管控制，双极晶体管传导或者不传导用于加热电阻性元件的电流。属于同一位线的存储器单元通过覆盖相变材料的导体连接，并且属于同一字线的存储器单元通过双极晶体管的基极(例如，通过同一字线的所有晶体管共用的基极)连接在一起。
例如，通过测量存储器单元的位线和字线之间的电阻来访问相变存储器的存储器单元的二进制信息。
发明内容
在一个实施例中，本公开提供了一种包括双极晶体管行的集成电路。双极晶体管行包括多个第一导电区域、第二导电区域以及共用基极，共用基极位于第一导电区域和第二区域之间。绝缘沟槽与晶体管行中的双极晶体管中的每个双极晶体管接触。导电层位于绝缘沟槽和共用基极上，并且位于第一导电区域之间。间隔件层位于导电层和第一导电区域之间。
根据一个实施例，导电层包括多晶硅。
根据一个实施例，导电层通过金属层与共用基极分离。
根据一个实施例，导电材料包括金属。
根据一个实施例，每个晶体管控制相变存储器的存储器单元。
根据一个实施例，导电层通过单个过孔连接到互连网络。
根据一个实施例，多个第一导电区域接触基极，并且基极接触第二导电区域。
根据一个实施例，行中的晶体管中的每个晶体管包括第二导电区域。
根据一个实施例，导电层的至少部分覆盖有绝缘条带和多晶硅条带。
在另一实施例中，本公开提供一种方法，该方法包括：形成具有共用基极的双极晶体管行，共用基极位于多个第一导电区域和第二导电区域之间，第一导电区域通过绝缘体壁彼此分离，绝缘沟槽与晶体管行接触；在绝缘沟槽和绝缘体壁中形成腔，第一导电区域的侧表面在腔中暴露；在腔中形成间隔件层，间隔件层覆盖第一导电区域的所暴露的侧表面以及绝缘沟槽的在腔中的侧表面；以及用导电材料填充腔。
根据一个实施例，形成腔包括形成刻蚀掩模，刻蚀掩模包括条带，该条带在晶体管行的方向上延伸并且部分地在第一导电区域之上、部分地在绝缘体的壁之上以及部分地在绝缘沟槽之上延伸。
根据一个实施例，导电材料是多晶硅。
根据一个实施例，在用导电材料填充腔之前，在腔中和间隔件层上沉积金属层。
根据一个实施例，导电材料包括金属。
根据一个实施例，金属层是钛。
在结合附图对特定实施例的以下非限制性描述中将详细讨论前述和其他特征及优点。
附图说明
图1是具有共用基极的双极晶体管的简化的截面图；
图2是双极晶体管的一个实施例的简化的透视图；
图3是图2的实施例的简化的俯视图；
图4是示出图2和图3的实施例的制造步骤的透视图；
图5A和图5B分别是示出了图2和图3的实施例的另一制造步骤的透视图和俯视图；
图6A是示出了图2和图3的实施例的另一制造步骤的俯视图；
图6B和图6C分别是示出了图2和图3的实施例的另一制造步骤的图6A的沿B-B’平面和C-C’平面的截面图；
图7A是示出了图2和图3的实施例的另一制造步骤的俯视图；以及
图7B和图7C分别是示出了图2和图3的实施例的另一制造步骤的图7A的沿B-B’平面和C-C’平面的截面图。
具体实施方式
在各个附图中，相同的元件用相同的附图标记指定，并且各个附图未按比例绘制。为清楚起见，仅示出了并且详细描述了对理解所描述的实施例有用的那些步骤和元件。特别地，仅示出了晶体管。存储器单元以及它们可以连接到的互连网络没有进行详细说明。
在以下描述中，当提及限定相对位置的术语(诸如术语“顶”、“底”、“上”或者“下”等)时，参考的是附图中的相关元件的定向。除非另有指明，否则术语“大约”和“基本上”在本文中用于指定所讨论的值的正或负10％，优选地正或负5％的公差。
图1是包括四个双极晶体管2(例如PNP型)的集成电路部分的简化的截面图。所考虑的双极晶体管是垂直双极晶体管，即，使其不同部分(基极和形成两个导电端子(即发射极和集电极)的区域)彼此叠置的双极晶体管。还示出了等效电路图的一部分。
晶体管2(或者等效电路图中的T1和T2)包括由P型半导体材料的层形成的共用集电极4(或者C)。晶体管2还包括共用基极6(或者B)。基极6由覆盖集电极4的N型半导体材料(例如硅)的层形成。基极6覆盖有包含发射极8(或者E1和E2)的层7。
发射极8(或者E1和E2)位于基极6之上并且与基极6接触。每个发射极8由P型半导体材料(例如硅)制成的区域形成。发射极8通过绝缘体壁12彼此分开。在图1中，示出了四个发射极8。
绝缘体层14覆盖发射极8和壁12。过孔16穿过绝缘体层14一直到发射极8，以将它们耦合到元件(未示出)。例如，过孔16将发射极8耦合到互连网络的金属化层级。过孔16还可以经由电阻性元件将发射极8耦合到相变材料，以形成由双极晶体管2控制的相变存储器的存储器单元。然后，四个晶体管2属于存储器的同一字线。
基极6的接触区域17规则地分布。这些区域由在基极6之上并且与基极6接触的N型半导体材料制成，并且通过绝缘壁12与发射极8分离。区域17比基极6更重掺杂。区域17通过过孔18(与过孔16类似)并且通过互连网络(未示出)耦合到外部连接端子(未示出)。
在图1的示例中，每四个发射极8形成区域17。在一些实施例中，因为存在发射极8，因此可以存在更少的区域17。由于每个区域17的表面面积至少对应于发射极8的表面面积，因此减少区域17的数目使得能够增加在相同长度的行中的晶体管的数目。
然而，基极6的半导体材料(例如硅)具有相对高的电阻。因此存在寄生电阻器，在等效电路图中示出了其中的两个寄生电阻器并且用附图标记R1和R2进行指定，其中两个晶体管之间或者在晶体管和区域17之间的电阻例如可以大于1kΩ。当发射极和/或区域较远时，这种寄生电阻更高。
一方面，可以期望所有晶体管2具有相同的寄生电阻，这可以通过针对每个晶体管形成一个区域17来获得，另一方面，可以期望减小每个晶体管行的表面面积，这可以通过每个晶体管行形成单个区域17来获得。一种解决方案是通过在每行中规律地形成区域17来进行折衷。
然而，发射极8和最近的区域17之间的电阻对所有的发射极8是不同的。另外，区域17的存在限制了发射极8的数目，因此限制了可以在给定长度的行上形成的存储器单元的数目。
另外，在某些部件(诸如某些存储器)的制造期间，优选具有在由图1的双极晶体管控制的存储器的情况下不能达到的多晶硅密度。
图2是双极晶体管19的一个实施例的简化的透视图。示出了晶体管T及其连接的等效电路图的一部分还被示出。
图3是图2的实施例的俯视图。
图2和图3示出了八个双极晶体管的阵列，被分成两行20和22，每行包括四个晶体管。每个双极晶体管19控制例如相变存储器的存储器单元。然后，行20和行22控制相变存储器的字线，并且阵列的列控制存储器的位线。每个晶体管包括基极(B)和两个半导体区域，该两个半导体区域形成导电端子(发射极(E)和集电极(C))。
如在图2中图示的，晶体管19的每行20或者22包括形成集电极的区域24，该集电极在本示例中整个行共用。区域24由(例如，P型的)半导体材料的层形成。行20或者行22的每个区域24覆盖有该行中的晶体管共用的基极26，基极26由(例如，N型的)半导体材料层形成。
区域28由半导体材料制成、形成发射极并且在图2和图3示出，区域28在基极26之上形成并且与基极26接触。每个晶体管19还包括过孔38，过孔38穿过覆盖发射极28的绝缘体层(未示出)。例如，过孔38使得能够将晶体管连接到相变存储器的电阻性元件(未示出)或者连接到互连网络。
双极晶体管19的行通过绝缘沟槽32和绝缘沟槽33彼此分离，绝缘沟槽32和绝缘沟槽33例如由用于绝缘的通常氧化制成或者是例如由氧化硅制成的STI(“浅沟槽隔离”)沟槽，绝缘沟槽32和绝缘沟槽33在第一方向上延伸并且足够深(而没有完全穿过衬底)以使不同行的晶体管19彼此绝缘。图2和图3示出了两个绝缘沟槽32和33，沟槽32将行20和行22分离，并且沟槽33将行22与未示出的行分离。这里认为每个绝缘沟槽与平行于沟槽并与沟槽接触的双极晶体管的行相关联。沟槽32在这里与行20相关联，并且沟槽33在这里与行22相关联。
主导电条34与绝缘沟槽32和绝缘沟槽33中的每个绝缘沟槽相对地延伸。每个主导电条34例如足够长以面对与对应的沟槽相关联的晶体管行的所有发射极。辅助导电条36在同一晶体管行的发射极28之间从每个主导电条34延伸。更具体地，辅助条36沿着发射极28的长度的一部分延伸。导电条36在与第一方向正交的第二方向上延伸。因此，给定行的每个发射极28通过辅助导电条36与每个相邻的发射极分离。辅助导电条36与共用基极26接触并且通过主导电条34互连以形成梳状件。根据一个实施例，主导电条34和辅助导电条36由多晶硅制成。根据一个实施例，金属层(未示出)被***在每个导电条和基极26之间，以改进电接触。金属层例如由钛制成。金属层例如具有在从1nm至20nm的范围中的厚度。根据另一实施例，导电条完全由金属制成。
导电条34和36通过绝缘壁30(例如，由氧化硅制成)与区域28以及与其他行的导电条34和36分离。绝缘壁特别地包括绝缘间隔件。
每个主导电条34可以通过一个或多个连接(优选地对于每个主导电条34通过单个连接)耦合到外部连接端子(未示出)。每个连接通过使晶体管位置失效(neutralize)来形成，即，尽管在该位置处形成晶体管，但它什么都不连接。然后在这些位置中的每个位置处形成过孔，以经由互连网络将导电条耦合到外部连接端子。
每个发射极28通过绝缘壁30的一部分与来自与基极的接触区的辅助导电条36分离，绝缘壁30的该部分具有的尺寸基本上等于位于其他发射极和辅助导电条之间的绝缘壁的部分的尺寸。因此，在等效电路图中用附图标记R指定并且在基极中形成的寄生电阻器所具有的电阻对于所有的双极晶体管19相同，并且小于图1的示例中寄生电阻器所具有的电阻。主导电条34和辅助导电条36由多晶硅制成，它们形成寄生电阻器，该寄生电阻器的电阻小于图1的发射极8之间的基极中形成的寄生电阻器的电阻，例如，小10倍至100倍。
将发射极分离的距离取决于双极晶体管的制造方法。利用现有技术，可以制造的最小距离大约为100nm。
对于在存储器中使用的电压值(例如，最大4V)，认为对于在两个导电元件(即，例如，发射极28与导电条34和36)之间的合适绝缘的最小氧化硅厚度大约为10nm。
因此，可以在具有大于10nm的厚度的绝缘壁30的部分之间形成具有例如在25nm至40nm的范围内的宽度的导电条34和36。绝缘壁的部分在发射极28与导电条34和36之间提供了被认为合适的绝缘。
更一般地，根据绝缘体壁30的宽度和它们必须能够绝缘的电压来选择导电条34和36的宽度。
图4、图5A、图5B、图6A至图6C以及图7A至图7C图示了制造在图2中所示的结构的方法。
图4图示了首先在衬底中形成晶体管19(即，集电极、基极和发射极)的步骤。该步骤包括：形成和掺杂形成集电极24、基极26和发射极28的层；形成分离晶体管行的沟槽32；以及形成分离发射极28的绝缘体壁35。这些步骤例如通过常规的制造过程来执行。例如，晶体管被形成为尽可能接近现有技术。两个发射极之间的距离例如在从80nm至150nm的范围内。
图5A和图5B是示出了图2和图3的实施例的另一制造步骤的透视图和俯视图。
在该步骤期间，形成刻蚀掩模(未示出)。刻蚀掩模包括用于每个晶体管行的一个条带，每个条带部分地覆盖发射极28、部分地覆盖相邻的沟槽32并且部分地覆盖相邻的壁35。然后执行选择性刻蚀，以从未被保护的区中去除沟槽32的绝缘体和壁35的绝缘体。执行刻蚀直到暴露出层26。然后去除掩模。
因此，剩余有绝缘材料的条带37，其部分地在同一行的发射极之间延伸并且部分地沿着这些发射极延伸。
由此形成腔38。腔38基本上是梳状的，即，它们包括主腔40和辅助腔42，主腔40沿同一行的发射极28延伸，每个辅助腔42均在同一行的两个相邻的发射极28之间延伸。
图6A至图6C是示出了实施例的另一制造步骤的俯视图以及图6A的沿B-B’平面和C-C’平面的截面图。
在该步骤期间，在腔38的壁上形成间隔件44。间隔件44例如由氧化硅制成。
间隔件44的尺寸足够小，以使辅助腔42的基极26的暴露的部分46未被间隔件完全覆盖。因此，基极26的部分46总是至少部分地暴露在同一晶体管行的发射极之间。另外，主腔40未被完全填充。因此，同一晶体管行的腔42被连接到对应的腔40。
图7A至图7C是示出了实施例的另一制造步骤的俯视图以及图7A的沿B-B’平面和C-C’平面的截面图。
在该步骤期间，在腔38的底部和间隔件44上沉积例如钛的金属层46。然后用多晶硅48填充腔38，以在区域40中形成主条34并且在区域42中形成辅助条36。
作为一个变型，可以省略金属层46。
作为一个变型，可以用金属代替多晶硅。
本可以设计成在壁35和沟槽32中直接刻蚀具有半导体材料的梳状的沟槽，然而，利用当前方法的这种刻蚀是不精确的，特别是在角度处。因此，刻蚀可能会到达发射极28并且产生接触，并且因此导致发射极和导电条34和36(基极)之间的直接电连接。
在刻蚀步骤之后形成间隔件44具有确保在发射极和导电条34和36之间存在绝缘材料的优点。
根据一个实施例，为了增加多晶硅密度，可以在包括发射极的层上形成覆盖绝缘体条带的多晶硅条带。这种条带可以例如在至少一些辅助条36上在与晶体管行的方向正交的方向(第二方向)上延伸。可以在形成绝缘体和MOS晶体管的栅极导体期间形成这些条带。
作为一个变型，对于其中某些晶体管整体并联的其他应用，位于将晶体管行分离的绝缘沟槽中的主导电条34可以将位于两个晶体管行的发射极之间的辅助导电条36互连。
所描述的实施例的优点是：基极接触区和不同发射极之间的寄生电阻器具有的电阻比常规的实施方式小，并且对所有晶体管基本相同。
所描述的实施例的另一优点是：接触区与基极(即辅助导电条36)的互连不是通过互连网络进行的。因此，没有必要提供足以用于在被耦合到两个相邻的发射极的互连网络的下层级金属化之间进行金属化的空间。因此，两个发射极之间的距离仅取决于：在制造中使用的掩模的分辨率、使得能够将所提供的电压正确地绝缘的绝缘体的厚度以及导电条的厚度。
所描述的实施例的另一优点是晶体管密度的增加以及因此的存储器单元的密度的增加。在每个字线包括到互连网络的单个连接的情况下，与具有相同数目的晶体管的图1中的类型的结构相比，诸如关于图2和图3描述的行的长度减少大约35％。
已经描述了特定实施例。本领域技术人员将想到各种变更、修改和改进。特别地，关于附图描述的双极晶体管是PNP双极晶体管。然而，它们可以是NPN双极晶体管。
另外，已经在控制存储器单元(并且更特别地，相变存储器单元)的晶体管的上下文中描述了本公开中描述的晶体管。然而，所描述的实施例还可以针对在其他领域中使用的具有共用基极的晶体管的行来实现。
上文已经描述了具有不同变型的各种实施例。应当注意，本领域技术人员可以在没有示出任何创造性步骤的情况下，组合这些各种实施例和变型的各种元件。
这种变更、修改和改进旨在成为本公开的一部分，并且旨在处于本公开的精神和范围内。因此，前面的描述仅是示例性的，而不旨在进行限制。可以组合上述各种实施例以提供另外的实施例。根据以上详细描述，可以对实施例进行这些和其他改变。通常，在以下权利要求中，所使用的术语不应当被解释为将权利要求限制于在说明书和权利要求中所公开的特定实施例，而是应当被解释为包括所有可能的实施例以及与这种权利要求被赋予的等同方案的全部范围。因此，权利要求不受本公开的限制。
Claims (20)
1.一种集成电路，包括：
双极晶体管行，包括：
多个第一导电区域；
第二导电区域；
共用基极，位于所述第一导电区域和所述第二导电区域之间；
绝缘沟槽，与所述双极晶体管行中的每个双极晶体管接触；
导电层，位于所述绝缘沟槽上，并且位于所述共用基极上，位于所述第一导电区域之间；以及
间隔件层，位于所述导电层和所述第一导电区域之间。
2.根据权利要求1所述的集成电路，其中所述导电层包括多晶硅。
3.根据权利要求2所述的集成电路，还包括金属层，所述金属层位于所述导电层和所述共用基极之间。
4.根据权利要求1所述的集成电路，其中所述导电层包括金属。
5.根据权利要求4所述的集成电路，其中所述金属是钛。
6.根据权利要求1所述的集成电路，其中所述双极晶体管行中的每个双极晶体管在使用中控制相变存储器中的相应的存储器单元。
7.根据权利要求1所述的集成电路，其中所述导电层通过单个过孔连接到互连网络。
8.根据权利要求1所述的集成电路，其中所述多个第一导电区域接触所述基极，并且所述基极接触所述第二导电区域。
9.根据权利要求1所述的集成电路，其中所述双极晶体管行中的每个所述双极晶体管均包括所述第二导电区域。
10.根据权利要求1所述的集成电路，其中所述导电层的至少多个部分覆盖有绝缘条带和多晶硅条带。
11.一种方法，包括：
形成双极晶体管行，所述双极晶体管行具有共用基极，所述共用基极位于多个第一导电区域和第二导电区域之间，所述第一导电区域通过绝缘体壁彼此分离，绝缘沟槽与所述双极晶体管行接触；
在所述绝缘沟槽和所述绝缘体壁中形成腔，所述第一导电区域的侧表面在所述腔中暴露；
在所述腔中形成间隔件层，所述间隔件层覆盖所述第一导电区域的所暴露的侧表面、以及所述绝缘沟槽在所述腔中的侧表面；以及
用导电材料填充所述腔。
12.根据权利要求11所述的方法，其中形成所述腔包括形成刻蚀掩模，所述刻蚀掩模包括条带，所述条带在所述双极晶体管行的方向上延伸，并且部分地在所述第一导电区域上、部分地在所述绝缘体壁上以及部分地在所述绝缘沟槽上延伸。
13.根据权利要求11所述的方法，其中所述导电材料是多晶硅。
14.根据权利要求11所述的方法，还包括：
在用所述导电材料填充所述腔之前，在所述腔中和在所述间隔件层上沉积金属层。
15.根据权利要求14所述的方法，其中所述金属层包括钛。
16.根据权利要求11所述的方法，其中所述导电材料包括金属。
17.一种器件，包括：
第一行的晶体管，沿第一方向布置，所述第一行的晶体管包括：
第一导电区域，具有第一掺杂剂类型；
共用基极，位于所述第一导电区域上，所述共用基极具有第二掺杂剂类型，所述第二掺杂剂类型与所述第一掺杂剂类型相反；
多个第二导电区域，位于所述共用基极上，所述多个第二导电区域具有所述第一掺杂剂类型，所述第一行中的每个所述晶体管均包括相应的第二导电区域；和
第一绝缘沟槽，沿所述第一方向延伸、并且与所述第一行的晶体管中的每个晶体管接触；
导电层，位于所述第一绝缘沟槽和所述共用基极上，所述导电层具有第一部分和多个第二部分，所述第一部分沿所述第一方向延伸，所述多个第二部分沿第二方向从所述第一部分延伸，所述第二方向横向于所述第一方向，所述导电层的所述多个第二部分中的每个第二部分在所述第二导电区域的邻近的第二导电区域之间延伸；以及
间隔件层，位于所述导电层和所述第二导电区域之间。
18.根据权利要求17所述的器件，还包括金属层，所述金属层位于所述导电层和所述共用基极之间，其中所述导电层包括多晶硅。
19.根据权利要求17所述的器件，还包括：
第二行的晶体管，沿所述第一方向布置，所述第二行的晶体管通过所述绝缘沟槽与所述第一行的晶体管间隔开。
20.根据权利要求19所述的器件，还包括：
第二绝缘沟槽，沿所述第一方向延伸、并且与所述第二行的晶体管中的每个晶体管接触，所述第二行的晶体管在所述第一绝缘沟槽和所述第二绝缘沟槽之间。
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