CN115360193B - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制造方法，所述半导体结构至少包括：衬底；浅槽隔离结构，设置在衬底上，且浅槽隔离结构包括凸部，且凸部超出衬底的表面；堆叠结构，设置在衬底上和浅槽隔离结构上；沉积通道，穿过堆叠结构与衬底和/或凸部的表面接触，沉积通道设置在衬底的高压器件区上；台阶结构，设置在凸部上，且台阶结构位于沉积通道内，台阶结构的表面高于衬底的表面，且台阶结构的高度小于凸部的高度；栅氧化层，设置在衬底上，栅氧化层位于沉积通道内，且栅氧化层和台阶结构之间具有间隙；以及多晶硅层，覆盖在栅氧化层和台阶结构上。本发明提供了一种半导体结构及其制造方法，能够提升半导体器件的电学性能。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其制造方法。
背景技术
栅氧的完整性（Gate Oxide Integrity，GOI）是CMOS集成电路工艺中最重要的特性之一。芯片上有高压（HV）和低压（LV）的工作器件，不同工作器件所需的栅氧的厚度是不同的。高压器件氧化物会更厚，低压器件的氧化物更薄。同时包含HV和LV器件的栅极工艺被称为分立栅极工艺。
而在高压器件的栅极制造工艺中，在形成栅极氧化层前，对高压器件的过蚀刻往往会损伤衬底，并且也无法完全解决浅槽隔离结构附近和工作区（Active Area，AA）边角的氮化硅残留问题，影响了高压器件的电学性能。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，以提升半导体器件的电学性能。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供了一种半导体结构，至少包括：
衬底；
浅槽隔离结构，设置在所述衬底中，且所述浅槽隔离结构包括凸部，且所述凸部超出所述衬底的表面；
堆叠结构，设置在所述衬底上和所述浅槽隔离结构上；
沉积通道，穿过所述堆叠结构与所述衬底和/或所述凸部的表面接触，所述沉积通道设置在所述衬底的高压器件区；
台阶结构，设置在所述凸部上，且所述台阶结构位于所述沉积通道内，所述台阶结构的表面高于所述衬底的表面，且所述台阶结构的高度小于所述凸部的高度；
栅氧化层，设置在所述衬底上，所述栅氧化层位于所述沉积通道内，且所述栅氧化层和所述台阶结构之间具有间隙；以及
多晶硅层，覆盖在所述栅氧化层和所述台阶结构上。
在本发明一实施例中，所述沉积通道的一侧壁设置在所述凸部上。
在本发明一实施例中，所述堆叠结构包括衬底氧化层，所述衬底氧化层设置在所述衬底上，且所述衬底氧化层的厚度小于所述台阶结构的表面与所述衬底表面的高度差。
在本发明一实施例中，所述堆叠结构包括保护层，所述保护层设置在所述衬底氧化层上，且所述衬底氧化层和所述保护层的厚度之和小于所述栅氧化层的厚度。
在本发明一实施例中，所述堆叠结构包括硬掩膜层，所述硬掩膜层设置在所述保护层上。
在本发明一实施例中，所述凸部的高度是所述浅槽隔离结构深度的1/10~1/5。
本发明提供了一种半导体结构的制造方法，包括：
提供一衬底；
在所述衬底上形成衬底氧化层；
在所述衬底上形成浅槽隔离结构，且所述浅槽隔离结构包括凸部，所述凸部超出所述衬底的表面；
于所述衬底氧化层上和所述浅槽隔离结构上形成保护层，并于所述保护层上形成硬掩膜层；
多次蚀刻所述硬掩膜层、所述保护层和所述衬底氧化层，形成沉积通道，并于所述凸部上形成台阶结构，其中，所述沉积通道与所述衬底和/或所述凸部的表面接触，所述台阶结构的表面高于所述衬底的表面；以及
于所述衬底上形成栅氧化层，并于所述栅氧化层上和所述台阶结构上形成多晶硅层。
在本发明一实施例中，形成所述沉积通道的步骤包括：通过第一等离子气体减薄所述硬掩膜层，且减薄所述硬掩膜层的蚀刻量为所述硬掩膜层厚度的3/5~4/5。
在本发明一实施例中，在减薄所述硬掩膜层后，通过第二等离子气体蚀刻所述硬掩膜层和所述保护层，直到位于所述衬底和所述凸部接缝处的所述硬掩膜层被移除。
在本发明一实施例中，在移除位于所述衬底和所述凸部接缝处的所述硬掩膜层前，通过所述第二等离子气体蚀刻所述硬掩膜层，直到位置对应所述衬底表面的所述硬掩膜层被移除。
在本发明一实施例中，在移除所述硬掩膜层后，蚀刻所述衬底氧化层和所述保护层，并同时蚀刻所述凸部，直到移除所述衬底氧化层。
如上所述，本发明提供了一种半导体结构的制造方法，能够在不损伤工作区的同时，避免掩膜材料残留，有利于提升半导体结构的电学性能，并减少漏电流等情况发生。并且本发明提供的半导体结构的制造方法，能够提升栅氧化层铺设的平整度，形成的高压器件稳定性好。根据本发明提供的半导体结构，能够高效地在衬底上制作高压器件，避免返工和材料浪费，半导体结构的制作良率高，电学性能好。本发明提供的半导体结构适用于多种电路布局。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为在衬底上形成第一硬掩膜层的结构示意图。
图2为在衬底中形成隔离沟槽的结构示意图。
图3为在衬底中形成浅槽隔离结构的结构示意图。
图4为去除第一硬掩膜层后浅槽隔离结构的示意图。
图5为在衬底内形成阱区的结构示意图。
图6为在衬底上形成第二硬掩膜层的结构示意图。
图7为形成第一图案光阻的结构示意图。
图8为蚀刻第二硬掩膜层和保护层的半导体结构示意图。
图9为蚀刻完第二硬掩膜层平坦段后的半导体结构示意图。
图10为不使用本发明所述半导体结构的制造方法获得的半导体结构。
图11为移除第二硬掩膜层后的半导体结构示意图。
图12为形成沉积通道的结构示意图。
图13为衬底氧化层和浅槽隔离结构的电镜图。
图14为形成栅氧化层的结构示意图。
图15为形成多晶硅层和第二图案光阻的结构示意图。
图16为本发明一实施例中形成高压栅极的半导体结构示意图。
图17为形成栅氧化层和多晶硅层的电镜图。
图中：10、衬底；101、衬底氧化层；102、第一硬掩膜层；103、第一蚀刻窗口；104、隔离沟槽；105、阱区；11、高压器件区；12、低压器件区；20、浅槽隔离结构；201、凸部；202、台阶结构；30、保护层；301、工作段；302、隔离段；40、第二硬掩膜层；50、第一图案光阻；501、第二蚀刻窗口；502、第二图案光阻；60、沉积通道；70、栅氧化层；701、间隙；80、多晶硅层；801、第一沉积部；802、第二沉积部；803、第三沉积部；90、高压栅极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
场效应晶体管（Field Effect Transistor，FET）是利用控制输入回路的电场效应来控制输出回路电流的一种半导体器件。所有的场效应晶体管都有栅极、漏极、源极三个端，对应双极性晶体管的基极、集电极和发射极。其中，栅极可以被认为是控制物理栅的开关。栅极可以通过制造或者消除源极和漏极之间的沟道，从而允许或者阻碍电子从源极流向漏极。当栅极电压足够高时，导电沟道导通。其中，场效应晶体管通过影响导电沟道的尺寸和形状，控制从源到漏的电子流或空穴流。
请参阅图1和图2所示，半导体结构的制造的精度极大程度影响了栅极电压的稳定性以及器件的电学性能。因此，本发明提供了一种半导体结构的制造方法，所述半导体结构的制造方法包括提供一衬底10，在衬底10上设置衬底氧化层101。其中，衬底10例如为形成半导体结构的硅基材。衬底10可以包括基材以及设置在基材上方的硅层。其中，基材例如为硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等半导体基板材料，而硅层为生长在基材上的外延材料，并形成于基材上方。在本实施例中，可以在硅层中植入磷离子或砷离子，形成N型半导体。本申请并不限制衬底10的材料以及厚度。在本发明的其他实施例中，也可以在衬底10中植入微量3价元素，如铟或铝，从而形成P型半导体。在本实施例中，可以通过化学气相沉积（Chemical Vapor Deposition，CVD）或等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD）等方式在衬底10上沉积氧化材料，从而形成衬底氧化层101，以在形成浅槽隔离结构20时，保护衬底10的表面不受污染。其中，衬底氧化层101的材料可以是例如氧化硅。其中，衬底氧化层101的厚度为例如60埃~80埃，具体的，衬底氧化层101的厚度为例如73埃。
请参阅图1和图2所示，在本发明一实施例中，所述半导体结构的制造方法包括在衬底氧化层101上形成第一硬掩膜层102，并以第一硬掩膜层102为掩膜，蚀刻衬底氧化层101和衬底10，在衬底10上形成隔离沟槽104。具体的，通过等离子体增强化学气相沉积在衬底氧化层101的表面沉积掩膜材料，例如沉积氮化硅（SiN）或四氮化三硅（Si3N4）等等，从而在衬底氧化层101上形成第一硬掩膜层102。其中，第一硬掩膜层102的厚度为例如200埃~240埃，具体的，第一硬掩膜层102的厚度为例如225埃。其中，第一硬掩膜层102为光刻后的图形。例如，在第一硬掩膜层102上形成光阻层，以光阻层为掩膜对第一硬掩膜层102进行蚀刻，从而形成第一蚀刻窗口103。再以第一硬掩膜层102为掩膜，对衬底氧化层101和衬底10进行蚀刻，形成隔离沟槽104。其中，根据半导体器件的集成电路设计方案，在衬底10上设置有高压器件区11和低压器件区12，且不同器件区由隔离沟槽104分隔开。
请参阅图3和图4所示，在本发明一实施例中，所述半导体结构的制造方法包括填充隔离沟槽104，形成浅槽隔离结构20。其中浅槽隔离结构包括凸部201，凸部201凸出于衬底10表面。具体地，通过化学气相沉积或等离子体增强化学气相沉积向隔离沟槽104内沉积氧化物，例如沉积氧化硅或二氧化硅，至氧化物材料溢出隔离沟槽104。以第一硬掩膜层102为阻挡层，通过化学机械抛光（chemico-mechanical polishing，CMP）打磨去除溢出隔离沟槽104的部分氧化物材料，从而形成浅槽隔离结构20。再通过蚀刻液去除第一硬掩膜层102。其中，蚀刻液可以是磷酸和氢氟酸的混合溶液，在高温条件下蚀刻去除第一硬掩膜层102。蚀刻后检查第一硬掩膜层102是否去除干净，若是未去除干净，可再利用蚀刻液再处理第一硬掩膜层102，直到第一硬掩膜层102完全去除。在去除第一硬掩膜层102之前，第一硬掩膜层102的表面因为空气氧化等原因会覆盖表面氧化层。因此在本实施例中，通过氢氟酸溶液将表面氧化层去除，使磷酸能快速蚀刻并去除第一硬掩膜层102。其中，去除表面氧化层的同时，也通过氢氟酸溶液蚀刻凸部201。凸部201的边角处由于角度小，在蚀刻液的处理过程中，形状变化更加明显。因此凸部201被蚀刻后边角处形成圆角形状。在本发明中，不限定凸部201的截面形状。
请参阅图5和图6所示，在本发明一实施例中，所述半导体结构的制造方法包括在衬底氧化层101上和浅槽隔离结构20上形成保护层30，在保护层30上形成第二硬掩膜层40。具体的，通过化学气相沉积在衬底氧化层101上和浅槽隔离结构20上沉积硅酸四乙酯，形成保护层30。其中，保护层30的厚度为例如200埃~250埃，具体的，保护层30例如为225埃。再通过化学气相沉积在保护层30上沉积氮化硅，形成第二硬掩膜层40。其中，第二硬掩膜层40的厚度为例如400埃~600埃。具体的，第二硬掩膜层40为例如500埃。在本实施例中，在形成保护层30之前，向衬底10内注入离子，在衬底10内形成阱区105。其中，衬底10可以是本征半导体，阱区105包含的离子可以是施主杂质，也可以是受主杂质。其中，衬底10也可以是N型半导体，再注入受主杂质，形成阱区105。其中，衬底10也可以是P型半导体，再注入施主杂质，形成阱区105。其中，在衬底10内设置有浅槽隔离结构20和工作区，且浅槽隔离结构20和工作区间隔分布。
请参阅图7和图8所示，在本发明一实施例中，所述半导体结构的制造方法包括在第二硬掩膜层40上形成第一图案光阻50，并以第一图案光阻50为掩膜，蚀刻部分第二硬掩膜层40。具体的，在第二硬掩膜层40上旋涂光刻胶形成光阻层，并曝光光阻层，形成第一图案光阻50，并形成多个第二蚀刻窗口501。其中第二蚀刻窗口501位于高压器件区11。其中，蚀刻第二硬掩膜层40和保护层30的步骤包括通过第一等离子气体蚀刻部分第二硬掩膜层40。其中，第一等离子气体为四氟化碳（CF4）、三氟甲烷（CHF3）和氦气（He）的混合气体。第一等离子气体对第二硬掩膜层40的蚀刻量为第一蚀刻量，且第一蚀刻量为第二硬掩膜层40厚度的例如3/5~4/5。在本实施例中，第一蚀刻量例如为400埃。通过低选择比的第一等离子气体蚀刻第二硬掩膜层40，能够快速且均匀地去除部分第二硬掩膜层40，从而减薄第二硬掩膜层40。在第二蚀刻窗口501内，覆盖在凸部201上的第二硬掩膜层40和覆盖在衬底氧化层101上的第二硬掩膜层40的蚀刻量保持一致。如图8所示，第一蚀刻量为L1。
请参阅图7至图9所示，在本发明一实施例中，蚀刻第二硬掩膜层40和保护层30的步骤包括通过第二等离子气体蚀刻第二硬掩膜层40，直到位置对应衬底10表面的第二硬掩膜层40被移除。由于衬底10和凸部201的接缝处较难生长氧化层，因此在沉积衬底氧化层101时，衬底氧化层101在凸部201和衬底10的接缝处极容易出现凹陷结构。并且，在蚀刻过程中，凹陷结构由于接近凸部201，在干法各向异性的蚀刻中，凹陷结构处填充的材料更难被蚀刻干净。同样地，在沉积第二硬掩膜层40的工艺中，第二硬掩膜层40与衬底10和凸部201接缝处的对应位置也更容易出现凹陷结构。因此，第二硬掩膜层40包括平坦段和凹陷段，其中凹陷段的位置与衬底10和凸部201接缝处对应，平坦段的位置则对应衬底10的表面。在本实施例，蚀刻去除第二硬掩膜层40的平坦段后，第二硬掩膜层40的凹陷段如图9所示。其中，第二等离子气体为氟甲烷（CH3F）、氧气（O2）和氦气（He）的混合气体。如图8所示，第二等离子气体的第二蚀刻量为L2，第一蚀刻量和第二蚀刻量之和小于等于第二硬掩膜层40平坦段的厚度。在第一等离子气体减薄第二硬掩膜层40后，通过第二等离子气体蚀刻第二硬掩膜层40，尽可能将蚀刻停止面设置在在接近保护层30表面的位置。在本实施例中，第二蚀刻量例如为110埃。其中，凸部201的高度是浅槽隔离结构20深度的例如1/10~1/5。
请参阅图7至图10所示，在本发明一实施例中，图10为透射电子显微镜（Transmission Electron Microscope，TEM）观察半导体结构截面所获得的的电镜图。在本实施例中，图10为不使用本发明所述半导体结构的制造方法形成的半导体结构。如图10所示，能明显看到在凸部201和衬底10表面接缝处，在凸部已经受损的情况下，仍旧存在掩膜材料的残留。为保证掩膜材料被蚀刻干净，就必须进行过蚀刻操作。而在当前结构中，继续进行过蚀刻操作下，工作区难免受损，并且凸部201甚至浅槽隔离结构20都可能被蚀刻到衬底10的表面以下。使用这样的半导体结构，最后器件成品的电学性能会受到影响，例如出现漏电流。因此在本发明中，通过高选择比的第二等离子气体蚀刻第二硬掩膜层40，待第二蚀刻窗口501内的第二硬掩膜层40被蚀刻移除，尽可能使保护层30和凸部301不参与第二次蚀刻，从而在第二硬掩膜层40的掩膜材料氮化硅出现残留的情况下，使凸部201和保护层30都留有较好的蚀刻余量。
请参阅图7至图10所示，在本发明一实施例中，移除第二硬掩膜层40和保护层30的步骤通过第二等离子气体移除第二硬掩膜层40并蚀刻部分保护层30。在本实施例中，在高选择比的第二等离子气体的蚀刻作用下，第二硬掩膜层40的蚀刻量远大于蚀刻保护层30的蚀刻量。因此在第二等离子气体的蚀刻过程中，第二等离子气体首先蚀刻移除第二硬掩膜层40的平坦段，再蚀刻保护层30和第二硬掩膜层40的凹陷段。其中，由于第二等离子气体的高选择比，在蚀刻保护层30时，第二硬掩膜层40的凹陷段会被更多地蚀刻去除，而保护层30不会被过分蚀刻。需要注意的是，保护层30也具有凹陷结构，因此保护层30也具有平坦段和凹陷段。而在本实施例中，在第二硬掩膜层40蚀刻第二硬掩膜层40凹陷段的同时，保护层30的平坦段会被蚀刻去除，在移除第二硬掩膜层40的凹陷段后，保护层30的平坦段和凹陷段间的高度差也会被减小，从而使保护层30在经第二等离子气体蚀刻后表面变得更加平整。
请参阅图7至图10所示，在本发明一实施例中，通过蚀刻部分保护层30，来保证第二硬掩膜层40被完全移除，避免在凸部201与衬底10的连接处有第二硬掩膜层40的掩膜材料残留。并且在掩膜材料被完全去除的情况下，减少凸部201的损伤，保护工作区和浅槽隔离结构20。具体的，如图8所示，第三蚀刻量为L3。第三蚀刻量是蚀刻保护层30厚度的例如1/10~1/4。在本实施例中，蚀刻完成后，蚀刻保护层30的厚度为例如110埃~190埃。在蚀刻完成后，用电浆将氧气解离后与第一图案光阻50反应生成CO2和CO，从而去除第一图案光阻50。由于第二等离子气体对蚀刻保护层30和第二硬掩膜层40之间的蚀刻高选择比，可以大量蚀刻第二硬掩膜层40，以保证保护层30的表面仍旧具有较好的平整度的同时，将第二硬掩膜层40完全移除。不仅能够避免第二硬掩膜层40氮化硅残留对后续高压氧化的质量影响，还有利于后续再进行蚀刻时，保障衬底10的表面平整度，保护工作区不受到损伤。其中，如图11所示，蚀刻完成后，蚀刻保护层30具有工作段301和隔离段302。其中，工作段301和隔离段302都裸露在外，且工作段301位于衬底10上，且工作段301的表面为平面。隔离段302位于凸部201上，且隔离段302的表面包括弧面和平面。
请参阅图7至图10所示，在本发明一实施例中，通过第二等离子气体移除第二硬掩膜层40的步骤，可以分例如2次蚀刻，且具体为设置第二蚀刻量去除第二硬掩膜层40的平坦段，设置第三蚀刻量去除第二硬掩膜层40的凹陷段，从而完成对第二硬掩膜层40的移除。本实施例不仅能更好地控制蚀刻量，以避免过度蚀刻，也能提升蚀刻后保护层30的平整性，蚀刻良率高且蚀刻效果好。在本发明的其他实施例中，第二等离子气体移除第二硬掩膜层40的步骤也可以包括多次蚀刻。具体的，第二蚀刻量和第三蚀刻量可以分为多次完成，以更好地控制蚀刻量。在本发明的其他实施例中，通过第二等离子气体移除第二硬掩膜层40的步骤可以包括例如1次蚀刻，即第二蚀刻量和第三蚀刻量一次完成，以快速完成蚀刻。在此实施例中，在蚀刻完成后测量第二硬掩膜层40是否已完全去除，若是未完全去除，则通过第二等离子气体补充蚀刻量，直到第二硬掩膜层40被完全移除。
请参阅图7至图13所示，在本发明一实施例中，所述半导体结构的制造方法包括移除蚀刻保护层30和衬底氧化层101，并蚀刻凸部201，形成台阶结构202。具体地，可以用蚀刻液移除蚀刻部分保护层30和衬底氧化层101，直到衬底10表面露出，形成沉积通道60。其中，在形成沉积通道60同时形成台阶结构202，其中台阶结构202位于沉积通道60内。在本实施例中，蚀刻液例如为氢氟酸（HF）、浓硫酸（H2SO4）和过氧化氢（H2O2）的混合溶液。其中，在蚀刻液的作用下，部分凸部201被移除，从而在凸部201上形成台阶结构202。在本实施例中，台阶结构202的顶面与衬底10表面的高度差为衬底氧化层101厚度的例如2~3倍，以保证在移除衬底氧化层101后，本发明所述半导体结构仍然具有较好的隔离作用，避免衬底10出现表面不平等情况，影响形成的高压器件栅氧层的平整度。其中，对蚀刻保护层30和衬底氧化层101的移除可以是多次进行。本发明不限定蚀刻的次数，在本实施例通过3次来完成对蚀刻保护层30和衬底氧化层101的移除，以保证衬底氧化层101不会残留在衬底10的表面，并提升蚀刻的精准度。在最后一次蚀刻完成后，测试衬底10表面的氧化层厚度，以避免衬底氧化层101有残留，影响高压器件中栅氧结构的成型质量。若衬底氧化层101未完全移除，则利用蚀刻液再次处理衬底氧化层101，直到衬底氧化层101被完全移除，以利于提升高压器件的栅氧质量。其中，台阶结构202的顶面与衬底10的表面平行。在沉积通道60内，第二硬掩膜层40的材料被完全蚀刻去除，尤其在衬底10的表面，凸部201的边缘处，氮化硅等材料没有残留。本发明提供半导体结构适用于多种电路结构布局。在本实施例中，沉积通道60的一侧壁设置于凸部201上，沉积通道60的另一侧壁设置在裸露的衬底10上。在本发明其他的实施例中，沉积通道60的两侧壁可分别设置在不同的凸部201上，其中沉积通道60跨越至少1个工作区。在本发明的其他实施例中，沉积通道60的两侧壁也可以都设置在裸露的衬底10上，且沉积通道60的两侧壁设置在同一工作区上。图13为本发明一实施例中衬底氧化层和浅槽隔离结构的电镜图。如图13所示，在蚀刻结束后，衬底氧化层101的表面的平整度较好，有利于后续蚀刻过程中保护工作区不被蚀刻损伤。
请参阅图12至图15所示，在本发明一实施例中，所述半导体结构的制造方法包括在第二蚀刻窗口501区的衬底10上形成栅氧化层70，在栅氧化层70上形成多晶硅层80。具体的，在湿氧条件和高温条件下，使水汽与衬底10接触并反应，氧化衬底10的表层，从而在衬底10的表面形成栅氧化层70。其中，生长的栅氧化层70的厚度可以是例如1350埃~1500埃，例如为1400埃。生长栅氧化层70的温度条件具体可以是例如900℃~950℃，具体可以是例如920℃。其中，反应的时间例如为50min~55min，且具体可以是例如52min。在衬底10上生长栅氧化层70时，消耗衬底10的部分硅基底以形成栅氧化层70，因此在本实施例中，使得实际上部分栅氧化层70位于衬底氧化层101的底面上方，部分栅氧化层70位于衬底氧化层101的底面下方，如图13所示。其中，位于衬底氧化层101底面下方的栅氧化层70与位于衬底氧化层101底面上方的栅氧化层70的厚度比可以是例如8:11~10:11，具体可以是9:11。生长的多晶硅层80覆盖在栅氧化层70的表面。其中，栅氧化层70的厚度大于衬底氧化层101和蚀刻保护层30的厚度之和，且栅氧化层70的高度大于台阶结构202的高度。其中，栅氧化层70和台阶结构202的侧壁之间具有间隙701。在本实施例中，间隙701为椎状，在其他实施例中，间隙701的截面也可以为弧形槽结构。其中，通过化学气相沉积在栅氧化层70、间隙701和台阶结构202上沉积多晶硅，形成多晶硅层80。在本实施例中，多晶硅层80包括设置于栅氧化层70上的第一沉积部801、沉积于间隙701内的第二沉积部802，设置于台阶结构202上的第三沉积部803。其中，第一沉积部801的厚度小于第三沉积部803的厚度，第三沉积部803的厚度小于第二沉积部802的厚度。为保证多晶硅层80表面平整，在形成高压器件后，可以对多晶硅层80的表面进行打磨抛光。
请参阅图7、图15和图16所示，在本发明一实施例中，所述半导体结构的制造方法包括蚀刻多晶硅层80和栅氧化层70，形成高压栅极90。具体的，可以在多晶硅层80上旋涂光刻胶，形成光阻层，再对光阻层曝光显影，形成第二图案光阻502。以第二图案光阻502为掩膜，通过等离子气体或蚀刻液蚀刻多晶硅层80和栅氧化层70，在高压器件区11上形成高压栅极90。形成的高压栅极90中，衬底10的表面平整度好，工作区的损伤小，形成的高压栅极90不仅栅极质量更好，且根据本发明所述半导体结构形成的半导体器件，不易发生漏电现象，电学性能好。
请参阅图14至图17所示，在本发明一实施例中，图17为透射电子显微镜（Transmission Electron Microscope，TEM）观察半导体结构截面所获得的的电镜图。在本实施例中，台阶结构202的表面高度例如为1290埃，栅氧化层70为例如1409埃。其中，间隙701和凹陷结构的实际形状也可以参考图17。在图15中，可以明显看到栅氧化层70和衬底10之间的接触良好，栅氧化层70的生长平整。结合图15和图16，可以明显看到衬底10几乎没有受到任何损伤，在凸部201和衬底10接缝处没有氮化硅等研磨材料的残留。
本发明提供了一种半导体结构及其制造方法，在衬底形成浅槽隔离结构，且浅槽隔离结构包括凸部。再于衬底上形成衬底氧化层，于衬底氧化层上形成保护层，于保护层上形成第二硬掩膜层，于第二硬掩膜层上形成图案光阻。以图案光阻为掩膜，通过第一等离子气体进行第一次蚀刻，蚀刻去除部分第二硬掩膜层。再通过第二等离子气体进行第二次蚀刻，移除部分第二硬掩膜层和部分保护层。再通过第二等离子气体进行第三次蚀刻，移除全部的第二硬掩膜层并蚀刻部分蚀刻保护层。最后以第二硬掩膜层为掩膜，通过多步湿法蚀刻移除蚀刻保护层和衬底氧化层，获得表面平整且无掩膜材料残留的衬底表面。在衬底表面形成栅氧化层，再于栅氧化层上形成多晶硅层，从而形成本发明所述半导体结构。本发明提供的半导体结构有利于提升高压器件的电学性能。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (9)

1.一种半导体结构，其特征在于，至少包括：
衬底；
浅槽隔离结构，设置在所述衬底中，且所述浅槽隔离结构包括凸部，且所述凸部超出所述衬底的表面；
堆叠结构，设置在所述衬底上和所述浅槽隔离结构上，其中，所述堆叠结构包括衬底氧化层、保护层和硬掩膜层；
沉积通道，穿过所述堆叠结构与所述衬底和/或所述凸部的表面接触，所述沉积通道设置在所述衬底的高压器件区，其中，形成所述沉积通道的步骤包括：通过第一等离子气体减薄所述硬掩膜层，通过第二等离子气体蚀刻所述硬掩膜层，直到位置对应所述衬底表面的所述硬掩膜层被移除，通过所述第二等离子气体蚀刻所述硬掩膜层和所述保护层，直到位于所述衬底和所述凸部接缝处的所述硬掩膜层被移除；
台阶结构，设置在所述凸部上，且所述台阶结构位于所述沉积通道内，所述台阶结构的表面高于所述衬底的表面，且所述台阶结构的高度小于所述凸部的高度；
栅氧化层，设置在所述衬底上，所述栅氧化层位于所述沉积通道内，且所述栅氧化层和所述台阶结构之间具有间隙；以及
多晶硅层，覆盖在所述栅氧化层和所述台阶结构上。
2.根据权利要求1所述的一种半导体结构，其特征在于，所述沉积通道的一侧壁设置在所述凸部上。
3.根据权利要求1所述的一种半导体结构，其特征在于，所述堆叠结构包括衬底氧化层，所述衬底氧化层设置在所述衬底上，且所述衬底氧化层的厚度小于所述台阶结构的表面与所述衬底表面的高度差。
4.根据权利要求3所述的一种半导体结构，其特征在于，所述堆叠结构包括保护层，所述保护层设置在所述衬底氧化层上，且所述衬底氧化层和所述保护层的厚度之和小于所述栅氧化层的厚度。
5.根据权利要求4所述的一种半导体结构，其特征在于，所述堆叠结构包括硬掩膜层，所述硬掩膜层设置在所述保护层上。
6.根据权利要求1所述的一种半导体结构，其特征在于，所述凸部的高度是所述浅槽隔离结构深度的1/10~1/5。
7.一种半导体结构的制造方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成衬底氧化层；
在所述衬底上形成浅槽隔离结构，且所述浅槽隔离结构包括凸部，所述凸部超出所述衬底的表面；
于所述衬底氧化层上和所述浅槽隔离结构上形成保护层，并于所述保护层上形成硬掩膜层；
多次蚀刻所述硬掩膜层、所述保护层和所述衬底氧化层，形成沉积通道，并于所述凸部上形成台阶结构，其中，所述沉积通道与所述衬底和/或所述凸部的表面接触，所述台阶结构的表面高于所述衬底的表面；以及
于所述衬底上形成栅氧化层，并于所述栅氧化层上和所述台阶结构上形成多晶硅层；
其中，形成所述沉积通道的步骤包括：
通过第一等离子气体减薄所述硬掩膜层；
通过第二等离子气体蚀刻所述硬掩膜层，直到位置对应所述衬底表面的所述硬掩膜层被移除；以及
通过所述第二等离子气体蚀刻所述硬掩膜层和所述保护层，直到位于所述衬底和所述凸部接缝处的所述硬掩膜层被移除。
8.根据权利要求7所述的一种半导体结构的制造方法，其特征在于，形成所述沉积通道的步骤包括：通过第一等离子气体减薄所述硬掩膜层，且减薄所述硬掩膜层的蚀刻量为所述硬掩膜层厚度的3/5~4/5。
9.根据权利要求7所述的一种半导体结构的制造方法，其特征在于，在移除所述硬掩膜层后，蚀刻所述衬底氧化层和所述保护层，并同时蚀刻所述凸部，直到移除所述衬底氧化层。
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