CN112117192A - 半导体结构的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 118
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 113
- 238000002955 isolation Methods 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 239000010410 layer Substances 0.000 claims description 193
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 29
- 239000010703 silicon Substances 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 239000011241 protective layer Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 238000005240 physical vapour deposition Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000002243 precursor Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
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Abstract
一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有分立排列的第一鳍部以及第二鳍部；在所述衬底上形成隔离层，所述隔离层填充满所述第一鳍部及所述第二鳍部间的间隙，且所述隔离层的顶部与所述第一鳍部和第二鳍部的顶部齐平；在所述第一鳍部上形成掩膜层，且所述掩膜层覆盖所述隔离层顶部的部分表面；以所述掩膜层为掩膜，采用原子层刻蚀工艺刻蚀所述隔离层，使得刻蚀所述隔离层时不会偏移，不会损害所述第一鳍部。进一步，也可以将所述第二鳍部完全去除干净，使得最终形成鳍部均匀，半导体器件性能得到提升。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度以及更高集成度的方向发展，平面晶体管的栅极尺寸越来越小，从而栅极对沟道电流的控制能力变弱，容易产生短沟道效应，造成漏电流问题，进而影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效晶体管(Fin FET)，鳍式场效应晶体管时一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，随着半导体器件的密度提高，尺寸缩小，鳍式场效应晶体管构成的半导体器件的电学性能和良率仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，能够使得半导体器件的性能提高良率改善。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有分立排列的第一鳍部以及第二鳍部；在所述衬底上形成隔离层，所述隔离层填充满所述第一鳍部及所述第二鳍部间的间隙，且所述隔离层的顶部与所述第一鳍部和第二鳍部的顶部齐平；在所述第一鳍部上形成掩膜层，且所述掩膜层覆盖所述隔离层顶部的部分表面；以所述掩膜层为掩膜，采用原子层刻蚀工艺刻蚀所述隔离层至露出所述衬底；去除所述第二鳍部。
可选的，所述原子层刻蚀工艺的参数为：刻蚀气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
可选的，所述隔离层的材料为氧化硅、碳氧化硅、碳氮氧化硅或氮氧化硅。
可选的，在所述衬底上形成隔离层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
可选的，所述掩膜层的材料为氮化硅或碳氧化硅、碳氮氧化硅或氮氧化硅。
可选的，在形成所述隔离层之前，还包括：在所述第一鳍部和所述第二鳍部顶部表面形成保护层。
可选的，所述保护层的材料为氮化硅。
可选的，去除所述第二鳍部与刻蚀所述隔离层同步进行。
可选的，采用原子层刻蚀工艺去除所述第二鳍部。
可选的，去除所述第二鳍部工艺在刻蚀所述隔离层之后进行。
可选的，去除所述第二鳍部的工艺为鳍部切割工艺。
可选的，去除所述第二鳍部之后，还包括：去除所述掩膜层，以所述第一鳍部及剩余的所述隔离层为掩膜，刻蚀所述衬底，形成凹槽；继续以所述第一鳍部及剩余的所述隔离层为掩膜，沿所述凹槽刻蚀所述衬底，加宽所述凹槽。
可选的，形成所述凹槽的工艺为干法刻蚀，工艺参数为：刻蚀气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
可选的，采用回刻蚀的方法横向加宽所述凹槽，工艺参数为：气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
与现有技术相比，本发明的技术方案具有以下优点：
所述隔离层的顶部与所述第一鳍部和第二鳍部的顶部齐平，避免形成所述掩膜层偏移。掩膜层覆盖所述隔离层顶部的部分表面；以所述掩膜层为掩膜，采用原子层刻蚀工艺刻蚀所述隔离层，所述原子层刻蚀工艺刻蚀的定向性良好，使得刻蚀所述隔离层时不会偏移，不会损害所述第一鳍部，利于将所述第二鳍部完全去除干净；进而使得最终形成鳍部均匀，半导体器件性能得到提升。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图11是本发明一实施例的半导体结构的形成过程的结构示意图；
图12至图15是本发明另一实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所述，随着半导体器件的密度提高，尺寸缩小，所形成的鳍式场效应晶体管的性能差，可靠性低。以下将结合附图进行说明。
图1至图3是一种半导体结构的形成过程的剖面结构示意图。
参考图1，提供衬底100，所述衬底100上具有分立排列的第一鳍部101以及第二鳍部102。所述第一鳍部101位于第二鳍部102周围。
参考图2，在所述衬底100上形成一层介质层103，所述介质层103的材料为旋涂碳(SoC)，所述介质层103覆盖所述第一鳍部101与所述第二鳍部102，且所述介质层103填充满所述第一鳍部101和第二鳍部102的间隙。
在所述介质层103上表面形成抗反射层(Si-ARC)104，且所述抗反射层104覆盖所述介质层103顶部的部分表面；在所述抗反射层104上表面形成光刻胶层105。
参考图3，以所述光刻胶层105以及所述抗反射层104为掩膜，刻蚀所述介质层103，并去除所述第二鳍部102。
需要说明的是，所述第一鳍部101是用于形成器件所需的有效鳍部，所述第二鳍部102是为了克服负载效应而额外形成的伪鳍部。需要去除伪鳍部，即需要去除所述第二鳍部102。
经研究发现，在去除所述第二鳍部102的过程中，是以所述光刻胶层105以及所述抗反射层104为掩膜，刻蚀所述介质层103，由于在形成所述光刻胶层105以及所述抗反射层104之前，所述介质层103完全覆盖所述第一鳍部101以及所述第二鳍部102的顶部，在形成所述光刻胶层105以及所述抗反射层104时，有可能会出现光感偏差，发生偏移；同时，传统的刻蚀工艺在向下更深处刻蚀时，蚀刻设备中电极在高温高压下激发等离子体定向轰击以刻蚀所述介质层103，可是过程中难以避免的会发生偏移，最终导致刻蚀后所述第一鳍部101的部分材料被刻蚀，所述第一鳍部101的形貌受损，并且需要被刻蚀掉的所述第二鳍部102的部分材料剩余，造成最终的鳍部宽度不一，进而影响鳍式场效应晶体管的性能。
为了解决上述技术问题，本发明通过在所述衬底上形成隔离层，所述隔离层填充满所述第一鳍部及所述第二鳍部间的间隙，且所述隔离层的顶部与所述第一鳍部和第二鳍部的顶部齐平；在所述第一鳍部上形成掩膜层，且所述掩膜层覆盖所述隔离层顶部的部分表面；所述隔离层的顶部与所述第一鳍部和第二鳍部的顶部齐平，避免形成所述掩膜层偏移。以所述掩膜层为掩膜，采用原子层刻蚀工艺刻蚀所述隔离层至露出所述衬底；所述原子层刻蚀工艺垂直方向的蚀刻速率远大于横向的蚀刻速率，使得刻蚀所述隔离层时不会偏移，不会损害所述第一鳍部，进一步，也可以将所述第二鳍部完全去除干净。使得最终形成鳍部均匀，器件性能得到提升。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
图4至图11是本发明一实施例的半导体结构的形成过程的结构示意图。
参考图4，提供衬底200，所述衬底200上具有分立排列的第一鳍部201以及第二鳍部202；在所述第一鳍部201和所述第二鳍部202顶部表面形成保护层300。
所述衬底200、第一鳍部201、第二鳍部202以及所述保护层300的形成步骤包括：提供半导体基底(图未示)；在所述半导体基底上形成第一图形化掩膜层(图未示)。所述第一图形化掩膜层定义第一鳍部201和第二鳍部202的位置和形状；以所述第一图形化掩膜层为掩膜，刻蚀所述半导体基底，形成所述衬底200、第一鳍部201、第二鳍部202以及位于第一鳍部201和第二鳍部202顶部的所述保护层300。
所述半导体基底的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料，其中硅材料包括单晶硅、多晶硅或非晶硅。所述半导体基底还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料。
在本实施例中，所述半导体基底的材料为单晶硅。即所述衬底200、第一鳍部201、以及第二鳍部202的材料为单晶硅。
本实施例中，所述保护层300用于后续对隔离层进行平坦化时，保护所述第一鳍部201和第二鳍部202的顶部不受损伤，同时也作为后续隔离层平坦化时的终止层。
本实施例中，所述第一图形化掩膜层的形成工艺为化学气相沉积工艺。其他实施例中，所述第一图像化掩膜层的形成工艺还可以是物理气相沉积工艺或原子层沉积工艺。
本实施例中，所述保护层300的材料为氮化硅。其他实施例中，所述保护层300的材料包括氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在其他实施例中，所述衬底200、第一鳍部201、以及第二鳍部211的形成步骤还包括：提供半导体基底(未图示)，在所述半导体基底上先形成初始保护层，在所述初始保护层上形成图形化层，以所述图形化层为掩膜，刻蚀所述初始保护层和所述半导体基底，以形成所述第一鳍部201、第二鳍部211以及位于第一鳍部201和第二鳍部211顶部的保护层300。
参考图5，在所述衬底200上形成隔离层400。所述隔离层400填充满所述第一鳍部201及所述第二鳍部202间的间隙。具体的，所述隔离层400覆盖所述第一鳍部201和第二鳍部202的侧壁，且暴露出所述第一鳍部201和第二鳍部202的顶部表面。
所述隔离层400的形成步骤包括：在所述衬底200上形成隔离层400，所述隔离层400覆盖所述第一鳍部201和第二鳍部211的顶部表面；平坦化所述隔离层400。
本实施例中，所述隔离层400的材料为氧化硅；其他实施例中，所述隔离层400的材料还可以是碳氧化硅、碳氮氧化硅或氮氧化硅。
所述隔离层400的形成工艺为流体化学气相沉积工艺(Flowable Chemical VaporDeposition，简称FCVD)。所述流体化学气相沉积的工艺步骤包括：在所述衬底200上形成含硅的前驱体，所述含硅的前驱体覆盖所述第一鳍部201和第二鳍部202；对所述含硅的前驱体进行氧化处理形成初始隔离层(图未示)；对所述初始隔离层进行退火处理形成隔离层400。
在其他实施例中，所述隔离层400还能够采用等离子体增强化学气相沉积工艺(PECVD)或者高深宽比化学气相沉积工艺(HARP)。
所述平坦化工艺为化学机械抛光工艺(CMP)；在本实施例中，所述化学机械抛光工艺直至暴露出所述第一鳍部201和第二鳍部202的顶部的保护层300。
参考图6，在所述第一鳍部201上形成掩膜层500，且所述掩膜层500覆盖所述隔离层400顶部的部分表面。
所述掩膜层500的形成步骤包括：在所述保护层300以及所述隔离层400顶部表面形成初始掩膜层(未图示)，在所述初始掩膜层上表面形成图形化光刻胶，所述图形化光刻胶定义第二鳍部202的位置和形状，以所述图形化光刻胶为掩膜刻蚀所述初始掩膜层，形成所述掩膜层500。
本实施例中，所述掩膜层500的形成工艺为化学气相沉积工艺；其他实施例中，所述掩膜层500的形成工艺还可以是物理气相沉积工艺或原子层沉积工艺。
本实施例中，所述掩膜层500的材料为氮化硅或碳氧化硅、碳氮氧化硅或氮氧化硅。
本实施例中，所述掩膜层500的材料为氮化硅，所述掩膜层500的厚度为3nm～5nm。
参考图7，以所述掩膜层500为掩膜，采用原子层刻蚀(ALE)工艺刻蚀所述隔离层400至露出所述衬底200以及所述第二鳍部202的侧壁表面。
采用原子层刻蚀工艺对所述隔离层400进行刻蚀时，以一种有序的方式在原子尺度逐层去除材料，能够实现定向刻蚀和高选择比，即使深宽比不同的情况下，也能实现等量刻蚀，能够实现精准控制。
本实施例中，控制所述原子层刻蚀工艺参数，使得以所述掩膜层500为掩膜刻蚀所述隔离层400时，垂直的将待刻蚀掉的部分所述隔离层去除。
本实施例中，所述原子层刻蚀工艺参数包括：刻蚀气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
参考图8，去除所述掩膜层500(参考图7)。
本实施例中，去除所述掩膜层500的工艺为湿法刻蚀的方法。所述湿法刻蚀工艺的刻蚀溶液为稀释的氢氟酸溶液；其中，HF与H2O的体积比为1/1000～1/100。
参考图9，去除所述第二鳍部202(参考图8)，形成开口401。
本实施例中，去除所述第二鳍部202并形成开口401的工艺为鳍部切割工艺，包括：干法刻蚀工艺或湿法刻蚀工艺的一种或多种组合。
本实施例中，所述鳍部切割工艺为干法刻蚀工艺，所述干法刻蚀的工艺参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
在其他实施例中，刻蚀去除的工艺参数包括：刻蚀气体为HBr、O2和Cl2，还向刻蚀腔室内通入He，刻蚀腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
其他实施例中，也可以采用湿法刻蚀工艺去除所述第二鳍部202。所述湿法刻蚀的工艺采用的刻蚀溶液可以是四甲基氢氧化氨(TMAH)溶液或KOH溶液。
湿法刻蚀溶液为四甲基氢氧化铵溶液，四甲基氢氧化铵溶液对硅和氧化硅具有很好的刻蚀选择比，在去除所述第二鳍部202的条件下对侧壁的氧化硅没有影响，能够保证形成所述开口401的形貌完整。
需要说明的是，在其他实施例中，可以在去除所述第二鳍部202之后，再去除所述掩膜层500。
参考图10，以所述开口401为掩膜，刻蚀所述衬底200，形成凹槽402。
所述开口401是由所述第一鳍部201及剩余的所述隔离层400围成的。沿所述401向所述衬底200进行刻蚀目的是增大所述第一鳍部201之间的绝缘性，提高半导体的器件性能。
形成所述凹槽402的工艺为干法刻蚀，工艺参数为：刻蚀气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
参考图11，继续以所述开口401为掩膜，沿所述凹槽402刻蚀所述衬底，加宽所述凹槽402。
采用回刻蚀的方法横向加宽所述凹槽，工艺参数为：刻蚀气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
加宽所述凹槽402的目的是进一步隔离所述第一鳍部201，提高所述第一鳍部201之间的绝缘性，进一步提高所述半导体器件的性能。
第二实施例
本实施例与第一实施例的区别在于形成所述开口401的过程不同，如下将对区别部分进行详细叙述。
图12至图15是本发明另一实施例的半导体结构的形成过程的结构示意图。
参考图12，提供所述衬底200，所述衬底200上具有分立排列的第一鳍部201以及第二鳍部202；在所述第一鳍部201和所述第二鳍部202顶部表面形成保护层300；在所述衬底200上形成隔离层400，所述隔离层400填充满所述第一鳍部201及所述第二鳍部202间的间隙，所述隔离层400顶部表面与所述第一鳍部201及所述第二鳍部202顶部表面齐平；在所述第一鳍部201上形成掩膜层500，且所述掩膜层500覆盖所述隔离层400顶部的部分表面。
本实施例中，所述掩膜层500的厚度为3nm～5nm。
本实施例中上述各步骤的形成过程与第一实施例相同，在此不在赘述。
参考图13，以所述掩膜层500为掩膜，刻蚀部分高度所述隔离层400，至露出部分所述第二鳍部202的侧壁表面。
本实施例中，刻蚀工艺为原子层刻蚀(ALE)工艺。所述原子层刻蚀工艺的参数为：刻蚀气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
采用所述原子层刻蚀工艺在刻蚀所述隔离层400时，由于所述原子层刻蚀工艺高选择性、良好的定向刻蚀性以及等量刻蚀的性质，使得暴露出的所述第二鳍部202的高度相同，并且在垂直向下刻蚀的过程中，不会发生偏移。
参考图14，去除所述掩膜层500(参考图13)以及所述第二鳍部202顶部表面的保护层300，并进一步刻蚀部分厚度所述第二鳍部202。
本实施例中，去除所述掩膜层500(参考图13)以及部分厚度的所述第二鳍部202顶部表面的保护层300的工艺为原子层刻蚀工艺。
在其他实施例中，先使用湿法或干法刻蚀工艺将所述第二鳍部202顶部表面的所述保护层300去除，由于在本实施例中，所述第二鳍部202顶部表面的保护层300的材料以及所述掩膜层500的材料为氮化硅，在刻蚀掉所述第二鳍部202顶部表面的保护层300时，所述掩膜层500的厚度会变薄。然后使用原子层刻蚀工艺的高选择刻蚀性，对所述第二鳍部202进行刻蚀。
需要说明的是，所述掩膜层500最终要全部被去除掉，可以选择在形成所述开口401之前，也可以选择在形成所述开口401之后。
参考图15，重复上述步骤，使用所述原子层刻蚀工艺对氧化硅的选择刻蚀性对所述隔离层400进行部分厚度刻蚀，同时采用所述原子层刻蚀工艺对硅的选择刻蚀性对所述第二鳍部202进行部分厚度的刻蚀；如此循环，即采用所述原子层刻蚀工艺去除所述第二鳍部202与刻蚀所述隔离层400同步进行，去除掉所述第二鳍部202，以形成所述开口401。
本实施例中，刻蚀部分厚度的所述隔离层400使得刻蚀的定向效果更好，进一步避免对高深宽比的刻蚀情况下发生偏移的情况，更好的保障刻蚀方向；同理，在刻蚀掉部分厚度所述隔离层400后，再刻蚀部分厚度的所述第二鳍部202，同样能够保障对所述第二鳍部202刻蚀时的方向；如此反复，每一次都避免高深宽比刻蚀会出现偏移的情况，使得最终完全去除所述第二鳍部202，不会而对所述第一鳍部201造成损伤；并且所形成的所述开口401的形状也更加完美，利于后续工艺进行。
本实施例中，所述原子层刻蚀工艺刻蚀所述隔离层400的工艺参数为：刻蚀气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
本实施例中，所述原子层刻蚀工艺刻蚀所述第二鳍部202的工艺参数为：刻蚀气体为HBr、O2和Cl2，还向刻蚀腔室内通入He，刻蚀腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
请继续参考图10，以所述开口401为掩膜，刻蚀所述衬底200，形成凹槽402。
所述开口401是由所述第一鳍部201及剩余的所述隔离层400围成的。沿所述401向所述衬底200进行刻蚀目的是增大所述第一鳍部201之间的绝缘性，提高半导体的器件性能。
形成所述凹槽402的工艺为干法刻蚀，工艺参数为：刻蚀气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
请继续参考图11，继续以所述开口401为掩膜，沿所述凹槽402刻蚀所述衬底，加宽所述凹槽402。
采用回刻蚀的方法横向加宽所述凹槽，工艺参数为：刻蚀气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
加宽所述凹槽402的目的是进一步隔离所述第一鳍部201，提高所述第一鳍部201之间的绝缘性，进一步提高所述半导体器件的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有分立排列的第一鳍部以及第二鳍部；
在所述衬底上形成隔离层，所述隔离层填充满所述第一鳍部及所述第二鳍部间的间隙，且所述隔离层的顶部与所述第一鳍部和第二鳍部的顶部齐平；
在所述第一鳍部上形成掩膜层，且所述掩膜层覆盖所述隔离层顶部的部分表面；
以所述掩膜层为掩膜，采用原子层刻蚀工艺刻蚀所述隔离层至露出所述衬底；
去除所述第二鳍部。
2.如权利要求1所述形成方法，其特征在于，所述原子层刻蚀工艺的参数为：刻蚀气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
3.如权利要求1所述形成方法，其特征在于，所述隔离层的材料为氧化硅、碳氧化硅、碳氮氧化硅或氮氧化硅。
4.如权利要求3所述形成方法，其特征在于，在所述衬底上形成隔离层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
5.如权利要求1所述形成方法，其特征在于，所述掩膜层的材料为氮化硅或碳氧化硅、碳氮氧化硅或氮氧化硅。
6.如权利要求1所述形成方法，其特征在于，在形成所述隔离层之前，还包括：在所述第一鳍部和所述第二鳍部顶部表面形成保护层。
7.如权利要求6所述形成方法，其特征在于，所述保护层的材料为氮化硅。
8.如权利要求1所述形成方法，其特征在于，去除所述第二鳍部与刻蚀所述隔离层同步进行。
9.如权利要求8所述形成方法，其特征在于，采用原子层刻蚀工艺去除所述第二鳍部。
10.如权利要求1所述形成方法，其特征在于，去除所述第二鳍部工艺在刻蚀所述隔离层之后进行。
11.如权利要求10所述形成方法，其特征在于，去除所述第二鳍部的工艺为鳍部切割工艺。
12.如权利要求1所述形成方法，其特征在于，去除所述第二鳍部之后，还包括：去除所述掩膜层，以所述第一鳍部及剩余的所述隔离层为掩膜，刻蚀所述衬底，形成凹槽；
继续以所述第一鳍部及剩余的所述隔离层为掩膜，沿所述凹槽刻蚀所述衬底，加宽所述凹槽。
13.如权利要求12所述形成方法，其特征在于，形成所述凹槽的工艺为干法刻蚀，工艺参数为：刻蚀气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
14.如权利要求12所述形成方法，其特征在于，采用回刻蚀的方法横向加宽所述凹槽，工艺参数为：气体包括He、NH3和NF3，刻蚀腔室压强为2torr至10torr，NH3流量为200sccm至500sccm，NF3流量为20sccm至200sccm，He流量为600sccm至2000sccm，刻蚀时间为20秒至100秒。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910545011.0A CN112117192A (zh) | 2019-06-21 | 2019-06-21 | 半导体结构的形成方法 |
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