KR100995827B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
반도체 소자의 소자 분리막 형성 방법 Download PDFInfo
- Publication number
- KR100995827B1 KR100995827B1 KR1020080051528A KR20080051528A KR100995827B1 KR 100995827 B1 KR100995827 B1 KR 100995827B1 KR 1020080051528 A KR1020080051528 A KR 1020080051528A KR 20080051528 A KR20080051528 A KR 20080051528A KR 100995827 B1 KR100995827 B1 KR 100995827B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- forming
- buffer oxide
- pattern
- nitride
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000002955 isolation Methods 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims abstract description 38
- 150000004767 nitrides Chemical class 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 125000006850 spacer group Chemical group 0.000 claims abstract description 25
- 238000004140 cleaning Methods 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000001039 wet etching Methods 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 238000000206 photolithography Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
반도체 소자의 소자 분리막 형성 방법이 제공된다. 상기 반도체 소자의 소자 분리막 형성 방법은 활성 영역 및 소자 분리 영역이 정의되는 반도체 기판 상에 버퍼 산화막을 형성하는 단계, 상기 버퍼 산화막 상에 상기 소자 분리 영역에 대응하는 개구부를 갖는 질화막 패턴을 형성하는 단계, 상기 개구부를 갖는 질화막 패턴의 측벽에 스페이서를 형성하는 단계, 상기 스페이서 및 상기 질화막 패턴을 식각 마스크로 이용하여 버퍼 산화막 및 반도체 기판을 식각하여 트랜치를 형성하는 단계, 상기 트랜치에 소자 분리용 산화막을 매립하는 단계, 상기 질화막 패턴을 습식 식각을 이용하여 제거하는 단계, 및 상기 질화막 패턴이 제거됨으로써 노출되는 버퍼 산화막 부분을 HF 세정을 이용하여 제거하는 단계를 포함한다.
STI(shallow trench isolation).
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
현재 반도체 제조 기술은 고집적화와 고성능화를 요구한다. 따라서 트랜지스터의 게이트 선폭 축소 기술과 더불어 소자의 격리 기술이 반도체 소자의 고집적화에 가장 밀접하게 연관되어 있다. 반도체 소자의 고집적화를 향상시키기 위하여 각 분야에서 많은 노력을 기울이고 있다.
이에 부응하기 위해 소자 격리 기술에서는 주로 R-LOCOS(Recessed-Local Oxidation of Silicon) 기술로 어느 정도 효과를 나타내고 있으나, 0.25um이하의 선폭을 갖는 반도체 소자에서는 소자 분리막(Shallow Trench Isolation, STI) 형성을 위하여 트랜치(trench) 형성 기술을 이용하고 있다.
그런데 상기 STI의 상부 코너 영역은 산화막 성장시 발생하는 스트레스 영향(stress effect) 때문에 게이트 산화막(gate oxide layer)이 얇아지는 문제점이 발생한다. 게이트 산화막이 얇아지는 경우 반도체 소자의 신뢰성이 나빠진다.
도 1은 일반적인 반도체 소자의 소자 분리막 형성시 발생될 수 있는 게이트 산화막의 얇아짐을 설명하기 위한 단면도이다. 도 1은 반도체 소자의 소스/드레인(미도시)과 게이트(40)를 연결한 축 방향을 평면 좌표계의 X축 방향이라 할 때, 상기 반도체 소자의 Y축 방향의 단면도를 나타낸다. 즉 상기 반도체 소자의 소스/드레인(미도시)은 상기 게이트(40) 아래의 반도체 기판(10)의 활성 영역, 예컨대, 상기 게이트(40)의 전후 아래의 활성 영역에 형성될 수 있다.
도 1을 참조하면, 플래쉬 메모리 반도체 소자(Flash memory semiconductor device)의 경우 FN(Fowler-Nordheim) 터널링에 의해 소자 분리막(20)의 상부 코너(25) 부근에 얇아진 게이트 산화막(30)에 전자가 집중되어 플래쉬 메모리 셀 간의 불균일성(un-uniformity)문제를 야기할 수 있다.
또한 플래쉬 메모리 반도체 소자의 게이트 산화막(30) 성장 전에 이미 기판 상에 형성된 버퍼 산화막(미도시)을 제거하기 위하여 HF 세정을 하게 되는데, 상기 HF 세정 과정에서 상기 소자 분리막(20)의 상부 코너(25) 부근에 모트(moat, 35))가 발생될 수 있다. 이러한 모트(35)는 반도체 소자의 험프(hump)를 발생시켜 누설 전류를 일으키는 원인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 소자 분리막의 프로파일을 개선함으로써 반도체 소자의 신뢰성을 향상시키고, 소자 분리막의 상부 코너 부근에 모트 발생을 방지하여 누설 전류를 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은 활성 영역 및 소자 분리 영역이 정의되는 반도체 기판 상에 버퍼 산화막을 형성하는 단계, 상기 버퍼 산화막 상에 상기 소자 분리 영역에 대응하는 개구부를 갖는 질화막 패턴을 형성하는 단계, 상기 개구부를 갖는 질화막 패턴의 측벽에 스페이서를 형성하는 단계, 상기 스페이서 및 상기 질화막 패턴을 식각 마스크로 이용하여 버퍼 산화막 및 반도체 기판을 식각하여 트랜치를 형성하는 단계, 상기 트랜치에 소자 분리용 산화막을 매립하는 단계, 상기 질화막 패턴을 습식 식각을 이용하여 제거하는 단계, 및 상기 질화막 패턴이 제거됨으로써 노출되는 버퍼 산화막 부분을 HF 세정을 이용하여 제거하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은 트랜치의 모서리 부근을 감싸도록 소자 분리용 산화막을 형성함으로써 열산화 방식에 의한 게이트 산화막이 상기 트랜치의 모서리 부근에 양호하게 형성될 수 있으며, 이로 인하여 게이트 산화막 형성시, 트랜치의 모서리 부근에 게이트 산화막의 두께가 얇아지는 종래의 문제점이 해결될 수 있다.
또한 노출된 버퍼 산화막 부분을 HF 세정에 의해 제거할 때, 노출되지 않은 버퍼 산화막 부분의 상부에는 스페이서를 포함하는 소자 분리용 산화막이 존재하므로 상기 HF 세정에 의하여 상기 트랜치의 모서리 부근에 모트의 발생을 방지할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 나타내는 공정 단면도를 나타낸다. 도 2a 내지 도 2g는 반도체 소자의 소스/드레인(미도시)과 게이트(255)를 연결한 축 방향을 평면 좌표계의 X축 방향이라 할 때, 상기 반도체 소자의 Y축 방향의 단면도를 나타낸다. 즉 상기 반도체 소자의 소스/드레인(미도시)은 상기 게이트(255) 아래의 반도체 기판(210)의 활성 영역, 예컨대, 상기 게이트(255)의 전방 및 후방 아래의 반도체 기판(210)의 활성 영역에 형성될 수 있다.
먼저 도 2a에 도시된 바와 같이, 반도체 기판(210)을 준비한다. 상기 반도체 기판(210)은 소자들이 형성되는 활성 영역 및 상기 소자들을 전기적으로 격리하기 위한 소자 분리 영역이 정의된다.
상기 반도체 기판(210, 예컨대, 실리콘 기판) 상에 열산화 방식을 이용하여 버퍼 산화막(215)을 형성한다. 즉, 고순도 산소가 공급된 상태에서 상기 실리콘 기판(210)이 고온에 노출됨에 따라 산소(O2)와 실리콘(Si) 사이의 화학 반응에 의하여 산화막이 성장될 수 있다. 예컨대, 상기 버퍼 산화막(215)은 50Å~ 150Å의 두께로 형성될 수 있다. 이어서 상기 버퍼 산화막(215) 상에 CVD를 이용하여 질화막(220)을 형성한다. 예컨대, 상기 질화막(220)은 1000Å ~ 2000Å의 두께로 형성될 수 있다.
다음으로 도 2b에 도시된 바와 같이, 상기 질화막(220) 상에 포토리쏘그라피(photolithography) 공정을 수행하여 포토레지스트 패턴(225)을 형성한다. 상기 포토레지스트 패턴(225)은 소자 분리막 형성을 위한 트랜치를 형성하기 위하여 패터닝될 수 있다. 예컨대, 상기 포토레지스트 패턴(225)은 상기 반도체 기판(210)에 정의되는 소자 분리 영역에 대응하는 질화막(220)을 오픈하도록 패터닝될 수 있다.
다음으로 도 2c에 도시된 바와 같이, 상기 포토레지스트 패턴(225)을 식각 마스크로 이용하여 상기 질화막(220)을 식각하여 질화막 패턴(220-1)을 형성한다. 예컨대, 상기 질화막(220)은 상기 버퍼 산화막(215)이 노출될 때까지 식각되며, 이때 상기 버퍼 산화막(215)은 식각 정지막의 역할을 한다. 예컨대, 상기 질화막 패턴(220-1)의 두께는 상기 버퍼 산화막(215)의 두께의 10배 내지 20배 정도 두껍게 형성될 수 있다. 상기 질화막 패턴(220-1) 형성 후 상기 포토레지스터 패턴(225)을 에싱 공정(ashing)을 통하여 제거한다.
다음으로 도 2d에 도시된 바와 같이, 상기 질화막 패턴(220-1)이 형성된 반도체 기판(210) 상에 CVD를 이용하여 산화막(미도시)을 증착한 후 건식 식각 방식으로 상기 증착된 산화막(미도시)을 에치 백(etch back)하여 상기 질화막 패턴(220-1)의 양 측벽에 스페이서(230)를 형성한다. 예컨대, 상기 질화막 패턴(220-1)이 형성된 반도체 기판(210) 상에 CVD를 이용하여 산화막(미도시)을 300Å ~ 400Å의 두께로 증착한 후 건식 식각 방식으로 상기 증착된 산화막(미도시)을 에치 백(etch back)하여 상기 질화막 패턴(220-1)의 양 측벽에 상기 스페이서(230)를 형성할 수 있다.
다음으로 도 2e에 도시된 바와 같이, 상기 스페이서(230) 형성을 위한 에치 백을 수행한 후 상기 스페이서(230)가 형성된 질화막 패턴(220-1)을 식각 마스크로 이용하여 상기 버퍼 산화막(215) 및 상기 반도체 기판(210)을 식각하여 상기 반도체 기판(210) 내부에 트랜치(235)를 형성한다. 이때 상기 스페이서(230)는 상기 트랜치(235) 모서리로부터 상기 질화막 패턴(220-1)의 측벽까지의 버퍼 산화막(215) 상에 존재한다.
다음으로 도 2f에 도시된 바와 같이, 상기 트랜치(235)가 형성된 반도체 기판(210) 상에 소자 분리용 산화막(240)을 형성한다. 예컨대, 먼저 상기 트랜치(235) 형성을 위한 식각 공정에서 상기 트랜치(235)의 계면, 즉 상기 트랜치(235)의 양 측면 및 하부 면에 가해진 식각 데미지(etch damage)를 보충하기 위하여 열산화 방식에 의하여 상기 트랜치(235)의 계면을 따라 제1 산화막(미도시)을 100Å ~ 200Å의 두께로 성장시킨 후, 성장된 제1 산화막(미도시)이 형성된 반도체 기판(210) 전면에 고밀도 플라즈마 CVD(High-Density Plasma Chemical Vapor Deposition, HDP-CVD)를 이용하여 제2 산화막(미도시)을 증착할 수 있다. 상기 소자 분리용 산화막(240)은 도 2f에 도시된 바와 같이 상기 트랜치(235) 내부는 물론 상기 질화막 패턴(220-1)의 상부에도 형성될 수 있다. 여기서 상기 스페이서(230), 상기 제1 산화막(미도시), 상기 제2 산화막(미도시), 및 상기 버퍼 산화막(215)은 모두 산화막의 성질을 갖는다.
다음으로 도 2g에 도시된 바와 같이, 상기 소자 분리용 산화막(240)이 증착된 반도체 기판(210)에 평탄화(Chemical Mechanical Polishing, CMP) 공정을 수행하여 상기 소자 분리용 산화막(240)을 평탄화시킨다. 이때 상기 질화막 패턴(220-1)이 상기 CMP 공정의 정지막의 역할을 함으로써, 상기 질화막 패턴(220-1)이 노출될 때까지 상기 소자 분리용 산화막(240)을 평탄화시킬 수 있다. 따라서 상기 CMP 공정 수행 후 상기 질화막 패턴(220-1) 및 평탄화된 소자 분리용 산화막(240-1)은 동일한 두께로 형성될 수 있다.
다음으로 도 2h에 도시된 바와 같이, 상기 CMP 공정 후 잔류하는 질화막 패턴(220-1)만을 습식 식각 공정을 이용하여 제거하고, 상기 평탄화된 소자 분리용 산화막(240-1)은 상기 반도체 기판(210) 상에 잔류시킨다.
상기 소자 분리용 산화막(240-1)이 상기 질화막 패턴과 동일한 두께로 평탄화될 때, 습식 식각 공정 후에 잔류하는 소자 분리용 산화막(240-1)의 상기 버퍼 산화막(215)으로부터의 두께(이하 "제1 두께"라 한다.)는 상기 제거된 질화막 패턴(220-1)의 두께와 동일할 수 있다. 상기 질화막 패턴(220-1)은 상기 버퍼 산화 막(215)보다 훨씬 두껍게 형성되기 때문에 상기 잔류하는 소자 분리용 산화막(240-1)은 상기 버퍼 산화막(215)보다 훨씬 두껍게 형성될 수 있다.
다음으로 도 2i에 도시된 바와 같이 상기 잔류하는 소자 분리용 산화막(240-1)이 형성된 반도체 기판(210)을 불산(플루오르화 수소) 세정, 즉 HF 세정함으로써 상기 습식 식각 공정에 의해 노출된 버퍼 산화막 부분을 완전히 제거한다.
상기 노출된 버퍼 산화막 부분이 상기 HF 세정에 의해서 제거될 때, 상기 잔류하는 소자 분리용 산화막(240-1) 및 상기 스페이서(230)도 동일한 비율로 제거될 수 있다. 따라서 상기 HF 세정에 의하여 잔류하는 소자 분리용 산화막(240-1) 및 상기 스페이서(230)의 두께는 감소한다.
그러나 상기 HF 세정에 의해 상기 노출된 버퍼 산화막 부분이 완전히 제거됨과 동시에 상기 소자 분리용 산화막(240-1) 및 상기 스페이서(230)도 점차 세정되더라도 적어도 노출되지 않은 버퍼 산화막 부분(215-1)은 상기 반도체 기판(210) 상에 잔류할 수 있다.
도 2i에는 상기 HF 세정에 의해 상기 노출된 버퍼 산화막 부분과 스페이서(230)가 모두 제거되고, 상기 노출되지 않은 버퍼 산화막 부분(215-1) 및 이에 준하는 두께만큼 잔류하는 소자 분리용 산화막(240-2)이 상기 반도체 기판(210) 상에 잔류하는 것을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 상기 HF 세정 조건 및 상기 습식 식각에 의한 상기 질화막 패턴(220-1) 제거 후 잔류하는 소자 분리용 산화막(240-1) 및 스페이서(230)의 두께에 따라 상기 노출되지 않은 버퍼 산화막 부분(215-1) 상에 HF에 의해 두께가 감소된 스페이서(230)가 잔류할 수 있고, 또 이에 준하는 두께의 소자 분리용 산화막(240-2)이 잔류할 수 있다.
다음으로 도 2j에 도시된 바와 같이. HF 세정을 수행함으로써 상기 반도체 기판(210) 상에 잔류하는 스페이서, 소자 분리용 산화막(240-2), 또는 버퍼 산화막(215-1)이 형성된 반도체 기판(210) 전면에 열산화 방식을 이용하여 게이트 산화막(250)을 형성한다. 예컨대, 상기 HF 세정을 수행함으로써 적어도 잔류하는 상기 노출되지 않은 버퍼 산화막(215-1), 및 이에 준하는 소자 분리용 산화막(240-2)이 형성된 상기 반도체 기판 전면에 상기 게이트 산화막(250)을 형성할 수 있다.
도 2i에 도시된 최종 소자 분리용 산화막(240-2, 이하 "소자 분리막"이라 한다.)은 상기 노출되지 않은 버퍼 산화막(215-1)에 의하여 트랜치의 모서리에 인접한 반도체 기판(210)의 활성 영역까지 확장되어 형성될 수 있다.
즉 도 2f에 도시된 바와 같이 상기 스페이서(230)가 상기 질화막 패턴(220-1)의 측벽까지 형성됨에 따라, 도 2g의 CMP 공정, 도 2h의 질화막 패턴 제거 공정, 및 도 2g의 노출된 버퍼 산화막 부분 제거 공정이 수행됨으로써 도 2i에 도시된 소자 분리막은 상기 노출되지 않은 버퍼 산화막(215-1) 부분에 의하여 트랜치의 모서리에 인접한 반도체 기판(210)의 활성 영역까지 확장되어 형성될 수 있다.
따라서 도 2i에 도시된 바와 같이 적어도 상기 노출되지 않은 버퍼 산화막 부분(215-1)은 상기 트랜치의 모서리 부근을 감싸도록 형성될 수 있다. 결국 상기 소자 분리막이 형성된 반도체 기판(210)에 게이트 산화막(250)을 형성할 때, 상기 트랜치의 모서리 부근에 산화막, 즉 노출되지 않은 버퍼 산화막 부분(215-1)이 충분히 형성되어 있으므로 열산화 방식에 의한 게이트 산화막(250)이 양호하게 형성 될 수 있다. 이로 인하여 게이트 산화막(250) 형성시, 트랜치의 모서리 부근에 게이트 산화막의 두께가 얇아지는 종래의 문제점이 해결될 수 있다.
또한 도 2h에 도시된 바와 같이, 상기 노출된 버퍼 산화막 부분을 HF 세정에 의해 제거할 때, 상기 노출되지 않은 버퍼 산화막 부분(215-1)의 상부에는 상기 스페이서(230)를 포함하는 소자 분리용 산화막(240-1)이 존재하므로 상기 HF 세정에 의하여 상기 트랜치의 모서리 부근에 모트(moat)의 발생을 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 반도체 소자의 소자 분리막 형성시 발생될 수 있는 게이트 산화막의 얇아짐을 설명하기 위한 반도체 소자의 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 나타내는 공정 단면도를 나타낸다.
<도면 주요 부분에 대한 부호의 설명>
210: 반도체 기판, 215: 버퍼 산화막,
220: 질화막, 220-1: 질화막 패턴,
225: 포토레지스트 패턴, 230: 스페이서,
240: 소자 분리용 산화막, 250: 게이트 산화막.
Claims (5)
- 활성 영역 및 소자 분리 영역이 정의되는 반도체 기판 상에 버퍼 산화막을 형성하는 단계;상기 버퍼 산화막 상에 상기 소자 분리 영역에 대응하는 개구부를 갖는 질화막 패턴을 형성하는 단계;상기 개구부를 갖는 질화막 패턴의 측벽에 산화막 스페이서를 형성하는 단계;상기 산화막 스페이서 및 상기 질화막 패턴을 식각 마스크로 이용하여 버퍼 산화막 및 반도체 기판을 식각하여 트랜치를 형성하는 단계;상기 트랜치에 소자 분리용 산화막을 매립하는 단계;상기 질화막 패턴을 습식 식각을 이용하여 제거하는 단계;상기 질화막 패턴이 제거됨으로써 노출되는 버퍼 산화막 부분을 HF 세정을 이용하여 제거함과 동시에 적어도 상기 산화막 스페이서 하부에 위치하는 버퍼 산화막 부분은 잔류시키는 단계; 및열산화 방식을 이용하여 상기 HF 세정 후 잔류하는 버퍼 산화막을 포함하는 반도체 기판 전면에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 HF 세정에 의하여 상기 산화막 스페이서도 일부 제거되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 버퍼 산화막을 형성하는 단계는,열산화 방식을 이용하여 50Å~ 150Å의 두께를 갖는 상기 버퍼 산화막을 형성하며,상기 질화막 패턴을 형성하는 단계는,CVD 증착법을 이용하여 상기 버퍼 산화막 상에 1000Å ~ 2000Å의 두께를 갖는 질화막을 증착하고, 포토리쏘그라피 공정을 이용하여 상기 증착된 질화막을 패터닝하여 상기 질화막 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 HF 세정에 의하여 상기 노출되는 버퍼 산화막 부분이 제거될 때, 상기 산화막 스페이서 및 상기 소자 분리용 산화막도 동일한 비율로 제거되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080051528A KR100995827B1 (ko) | 2008-06-02 | 2008-06-02 | 반도체 소자의 소자 분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080051528A KR100995827B1 (ko) | 2008-06-02 | 2008-06-02 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090125423A KR20090125423A (ko) | 2009-12-07 |
| KR100995827B1 true KR100995827B1 (ko) | 2010-11-23 |
Family
ID=41686923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080051528A KR100995827B1 (ko) | 2008-06-02 | 2008-06-02 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100995827B1 (ko) |
-
2008
- 2008-06-02 KR KR1020080051528A patent/KR100995827B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090125423A (ko) | 2009-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20040103015A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100995827B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100703836B1 (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR20010046153A (ko) | 반도체장치의 트렌치 구조의 소자분리막 형성방법 | |
| KR19990061066A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100305143B1 (ko) | 반도체장치의 소자분리막 형성방법 | |
| KR20040059445A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR100305026B1 (ko) | 반도체소자의 제조방법 | |
| KR100305145B1 (ko) | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 | |
| KR100429555B1 (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR20090070710A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR100433487B1 (ko) | 반도체 집적회로 소자의 분리 산화막 형성 방법 | |
| KR20050052006A (ko) | 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법 | |
| KR0183887B1 (ko) | 반도체 장치의 소자 분리 영역 형성 방법 | |
| US7067390B2 (en) | Method for forming isolation layer of semiconductor device | |
| KR100561974B1 (ko) | 반도체 소자의 제조방법 | |
| TW409346B (en) | Process avoiding generation of recess in the corner of shallow trench isolation | |
| KR100521449B1 (ko) | 반도체 소자의 소자 분리막 및 그의 제조 방법 | |
| KR20040105980A (ko) | 반도체 소자의 얕은 트랜치 소자분리막 형성방법 | |
| KR20060113265A (ko) | 리세스게이트공정을 이용한 반도체장치의 제조 방법 | |
| KR20040001913A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR20040001903A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR20060010241A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR20040008669A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR20050003046A (ko) | 라이너질화막을 이용한 소자분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |