CN118073192B - 半导体结构的制备方法及半导体结构 - Google Patents

Abstract

本申请实施例涉及一种半导体结构的制备方法及半导体结构。半导体结构的制备方法包括：提供衬底；在衬底的顶表面上依次形成第一掩膜材料层、第二掩膜材料层和图案化的光刻胶层；其中，第一掩膜材料层至少包括第一硬掩膜，第二掩膜材料层至少包括第二硬掩膜；以图案化的光刻胶层为掩膜，对第二掩膜材料层进行第一刻蚀，以形成图案化的第二硬掩膜；以图案化的第二硬掩膜为掩膜，对第一掩膜材料层和衬底进行第二刻蚀，以在衬底中形成沟槽；其中，在第二刻蚀的刻蚀条件下，第二硬掩膜的刻蚀速率小于第一硬掩膜的刻蚀速率。如此，可以增加第一硬掩膜的高度，进而增加台阶的高度，使得浅沟槽隔离结构与器件的有源区之间的高度差得到有效保证。

Description

半导体结构的制备方法及半导体结构

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体结构的制备方法及半导体结构。

背景技术

相关技术中，浅沟槽隔离结构（Shallow Trench Isolation，STI）的制备过程中，通常采用氮化硅（SiN）作为掩膜，对衬底进行刻蚀以形成沟槽。这样，不可避免地会对氮化硅的表面进行刻蚀，导致氮化硅的厚度减小，进而导致后续在浅沟槽隔离结构上形成的台阶高度（step height）较小。在后续制程中，由于台阶高度较小，台阶容易在酸洗等工艺中被完全去除，浅沟槽隔离结构的顶表面也可能被部分刻蚀，进而导致浅沟槽隔离结构与器件的有源区（Active Area，AA）之间存在高度差（即浅沟槽隔离结构的顶表面低于有源区的顶表面），对器件的电学性能造成不利影响。

发明内容

有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种半导体结构的制备方法及半导体结构。

第一方面，本申请实施例提供了一种半导体结构的制备方法，包括：

提供衬底；

在所述衬底的顶表面上依次形成第一掩膜材料层、第二掩膜材料层和图案化的光刻胶层；其中，所述第一掩膜材料层至少包括第一硬掩膜，所述第二掩膜材料层至少包括第二硬掩膜；所述第二硬掩膜为碳层；

以所述图案化的光刻胶层为掩膜，对所述第二掩膜材料层进行第一刻蚀，以形成图案化的第二硬掩膜；

以所述图案化的第二硬掩膜为掩膜，对所述第一掩膜材料层和所述衬底进行第二刻蚀，以在所述衬底中形成沟槽；其中，在所述第二刻蚀的刻蚀条件下，所述第二硬掩膜的刻蚀速率小于所述第一硬掩膜的刻蚀速率。

结合本申请的第一方面，在一可选实施方式中，所述第二硬掩膜的厚度与所述沟槽的深度一致。

结合本申请的第一方面，在一可选实施方式中，所述第一硬掩膜为氮化硅层。

结合本申请的第一方面，在一可选实施方式中，所述第二刻蚀的刻蚀气体包括溴化氢、氯气和氧气；其中，所述溴化氢和所述氯气的流量比为2:1-5:1，且所述氧气和所述氯气的流量比为4.5:1-9.5:1。

结合本申请的第一方面，在一可选实施方式中，进行所述第二刻蚀时，刻蚀气体包括流量为60sccm-70sccm的溴化氢，流量为15sccm-25sccm的氯气和流量为120sccm-140sccm的氧气；反应腔压力设置为5mT-8mT，射频功率设置为400W-600W，偏置电压设置为300V-350V。

结合本申请的第一方面，在一可选实施方式中，所述第二掩膜材料层还包括位于所述图案化的光刻胶层和所述第二硬掩膜之间的抗反射层以及位于所述第二硬掩膜和所述第一硬掩膜之间的第一氧化层；所述进行第一刻蚀包括：以所述图案化的光刻胶层为掩膜，刻蚀所述抗反射层，以暴露所述第二硬掩膜的部分表面；以剩余的所述抗反射层为掩膜，刻蚀所述第二硬掩膜，以形成所述图案化的第二硬掩膜；和/或，

所述第一掩膜材料层还包括位于所述衬底和所述第一硬掩膜之间的第二氧化层；所述进行第二刻蚀包括：以所述图案化的第二硬掩膜为掩膜，依次刻蚀所述第二掩膜材料层中的位于所述第二硬掩膜和所述第一硬掩膜之间的第一氧化层、所述第一硬掩膜、所述第二氧化层和所述衬底，以形成所述沟槽。

结合本申请的第一方面，在一可选实施方式中，所述第二掩膜材料层还包括位于所述第二硬掩膜和所述第一硬掩膜之间的第一氧化层；在所述衬底中形成沟槽之后，所述半导体结构的制备方法还包括：

去除所述图案化的第二硬掩膜，以暴露所述第一氧化层的表面；

沉积隔离材料，所述隔离材料填充于所述沟槽中，并覆盖所述第一氧化层和所述第一掩膜材料层；

对所述隔离材料执行化学机械研磨工艺；其中，执行化学机械研磨后的位于所述沟槽中的所述隔离材料构成浅沟槽隔离结构，位于所述浅沟槽隔离结构上的所述隔离材料构成台阶；所述台阶的顶表面低于所述第一氧化层的顶表面且高于所述第一硬掩膜的顶表面。

结合本申请的第一方面，在一可选实施方式中，位于相邻的所述沟槽之间的所述衬底构成凸起结构，所述凸起结构的高度与所述凸起结构的最小线宽的比值为3-3.5，且所述凸起结构的最小线宽与所述凸起结构的最大线宽比值为2/3-3/4；所述凸起结构的线宽沿所述衬底的顶表面向所述衬底的底表面方向增大。

结合本申请的第一方面，在一可选实施方式中，所述凸起结构的侧壁所在平面与所述凸起结构的底部所在平面的夹角大于或等于85.5°。

第二方面，本申请实施例提供了一种半导体结构，所述半导体结构采用上述任一实施例所述的半导体结构的制备方法制备得到。

本申请实施例所提供的半导体结构的制备方法，通过在第一掩膜材料层上设置第二掩膜材料层，第二硬掩膜为碳层，并且，在第二刻蚀的刻蚀条件下，第二掩膜材料层中的第二硬掩膜的刻蚀速率小于第一掩膜材料层中的第一硬掩膜的刻蚀速率，使得第二硬掩膜可以在第二刻蚀中作为第一硬掩膜的保护层，完全保留第一硬掩膜的厚度。如此，可以在光刻胶层的厚度有限的情况下，避免第一硬掩膜的表面被刻蚀，导致第一硬掩膜厚度降低的问题。另外，通过增加第一硬掩膜的高度，进而可以增加后续形成的台阶的高度，使得浅沟槽隔离结构与器件的有源区之间的高度差得到有效保证，使得器件电学性能稳定。

本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为相关技术提供的半导体结构在制备过程中的剖面结构的电镜图；

图2为相关技术提供的半导体结构在制备过程中形成掩膜材料层、底部抗反射层和图案化的光刻胶层的剖面结构示意图；

图3为相关技术提供的半导体结构在制备过程中刻蚀底部抗反射层的剖面结构示意图；

图4为相关技术提供的半导体结构在制备过程中刻蚀掩膜材料层的剖面结构示意图；

图5为相关技术提供的半导体结构在制备过程中形成沟槽的剖面结构示意图；

图6为本申请实施例提供的半导体结构的制备方法的流程示意图；

图7为本申请实施例提供的半导体结构在制备过程中形成第一掩膜材料层、第二掩膜材料层和图案化的光刻胶层的剖面结构示意图；

图8为本申请实施例提供的半导体结构在制备过程中刻蚀抗反射层的剖面结构示意图；

图9为本申请实施例提供的半导体结构在制备过程中刻蚀第二硬掩膜的剖面结构示意图；

图10为本申请实施例提供的半导体结构在制备过程中刻蚀第一掩膜材料层和衬底的剖面结构示意图；

图11为本申请实施例提供的半导体结构在制备过程中去除第二硬掩膜的剖面结构示意图；

图12为本申请实施例提供的半导体结构在制备过程中沉积隔离材料的剖面结构示意图；

图13为本申请实施例提供的半导体结构在制备过程中执行化学机械研磨工艺的剖面结构示意图；

图14为本申请实施例提供的半导体结构在制备过程中的放大倍数（Mag）为58000倍的剖面结构的电镜图；

图15为本申请实施例提供的半导体结构在制备过程中的放大倍数（Mag）为94000倍的剖面结构的电镜图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。应当理解，下述实施例中的数值范围，均包括端点值。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。

相关技术中，浅沟槽隔离结构是制作晶体管有源区之间隔离的一种工艺，能有效保证N型掺杂区和P型掺杂区域彻底隔断。

浅沟槽隔离结构中的沟槽50的具体结构，如图1所示。形成沟槽50的具体步骤请参考图2至图5，包括：首先，在衬底10上依次形成掩膜材料层、底部抗反射层300和图案化的光刻胶层40（PR）；其中，掩膜材料层包括沿远离衬底10的方向依次层叠设置的衬垫氧化物211（Pad Oxide）和衬垫氮化物222（Pad Nitride），衬垫氧化物211的厚度具体可以为90埃（Å），衬垫氮化物222的厚度具体可以为1050埃；底部抗反射层300的厚度具体可以为890埃，底部抗反射层也称为BARC层；图案化的光刻胶层40的厚度具体可以为2000埃。接着，以图案化的光刻胶层40为掩膜，对底部抗反射层300进行刻蚀；以剩余的底部抗反射层300为掩膜，对衬垫氮化物222进行刻蚀；最后，以剩余的衬垫氮化物222为掩膜，对衬垫氧化物211和衬底10进行刻蚀，以在衬底10中形成沟槽50。这里，衬垫氮化物222的材料可以包括氮化硅；对衬垫氧化物211进行刻蚀的工艺也可以称为突破（Break Through，BT）步骤。

可见，采用上述制备工艺，在以剩余的衬垫氮化物222为掩膜对衬垫氧化物211和衬底10进行刻蚀时，剩余的衬垫氮化物222的上表面已经没有其余膜层作为阻挡层，因此，不可避免地会衬垫氮化物222的表面进行刻蚀，造成衬垫氮化物222损失，导致衬垫氮化物222的厚度减小。

在常规情况下，衬垫氮化物222可以作为后续化学机械研磨（CMP）的停止层，其保留高度只需要满足CMP的工艺能力即可。但是，当设计要求对衬垫氮化物222的保留高度增加，对台阶高度（step height）有更高的需求时，干法蚀刻就需要更厚的光刻胶作为阻挡层和更高的选择比来实现设计的需求。台阶是指后续执行化学机械研磨工艺后的位于浅沟槽隔离结构上的结构，台阶的高度通常与衬垫氮化物222的保留高度相等。因此，衬垫氮化物222的厚度减小，导致后续在浅沟槽隔离结构上形成的台阶高度较小。在后续制程中，由于台阶高度较小，台阶容易在酸洗等工艺中被完全去除，浅沟槽隔离结构的顶表面也可能被部分刻蚀，进而导致浅沟槽隔离结构与器件的有源区之间存在高度差（即浅沟槽隔离结构的顶表面低于有源区的顶表面），对器件的电学性能造成不利影响。

然而，随着器件的线宽/间距（line/space）的关键尺寸（Critical Dimension，CD）逐渐变小，光刻胶的厚度达到极限而不能再增加；另外，由于氮化硅、硅（Si）、光刻胶本身材料的特性，干法蚀刻的选择比也不能做到完全不损耗衬垫氮化物222；因此，对于此类增加衬垫氮化物222的保留高度、增加台阶高度的设计需求，实现难度较大。

基于此，本申请实施例提供了一种半导体结构的制备方法。图6为本申请实施例提供的一种半导体结构的制备方法的流程示意图；如图所示，该方法包括：

步骤S101，提供衬底；

步骤S102，在衬底的顶表面上依次形成第一掩膜材料层、第二掩膜材料层和图案化的光刻胶层；其中，第一掩膜材料层至少包括第一硬掩膜，第二掩膜材料层至少包括第二硬掩膜；所述第二硬掩膜为碳层；

步骤S103，以图案化的光刻胶层为掩膜，对第二掩膜材料层进行第一刻蚀，以形成图案化的第二硬掩膜；

步骤S104，以图案化的第二硬掩膜为掩膜，对第一掩膜材料层和衬底进行第二刻蚀，以在衬底中形成沟槽；其中，在第二刻蚀的刻蚀条件下，第二硬掩膜的刻蚀速率小于第一硬掩膜的刻蚀速率。

可以理解的是，本申请实施例通过在第一掩膜材料层上设置第二掩膜材料层，第二硬掩膜为碳层，并且，在第二刻蚀的刻蚀条件下，第二掩膜材料层中的第二硬掩膜的刻蚀速率小于第一掩膜材料层中的第一硬掩膜的刻蚀速率，使得第二硬掩膜可以在第二刻蚀中作为第一硬掩膜的保护层，完全保留第一硬掩膜的厚度。如此，可以在光刻胶层的厚度有限的情况下，避免第一硬掩膜的表面被刻蚀，导致第一硬掩膜厚度降低的问题。另外，通过增加第一硬掩膜的高度，进而可以增加后续形成的台阶的高度，使得浅沟槽隔离结构与器件的有源区之间的高度差得到有效保证，使得器件电学性能稳定。

还应该理解的是，虽然上述流程示意图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。而且，上述流程示意图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，也不必然是依次进行。

下面，结合图7至图15对本申请实施例提供的半导体器件的制备方法及其有益效果做进一步详细说明。

首先，请参考图7，执行步骤S101，提供衬底10。

衬底10可以是半导体衬底；具体包括至少一种单质半导体材料（例如为硅衬底、锗（Ge）衬底等）、至少一种III-V化合物半导体材料（例如为氮化镓（GaN）衬底、砷化镓（GaAs）衬底、磷化铟（InP）衬底等）、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或者在本领域已知的其他半导体材料，还可以包括其他含半导体材料的衬底，例如绝缘体上硅（SOI）衬底、绝缘体上锗（GeOI）衬底、绝缘层上的多晶半导体层、硅锗衬底、碳化硅（SiC）衬底等。本实施例中，衬底10为硅衬底。

然后，请继续参考图7，执行步骤S102，在衬底10的顶表面上依次形成第一掩膜材料层20、第二掩膜材料层30和图案化的光刻胶层40；其中，第一掩膜材料层20至少包括第一硬掩膜22，第二掩膜材料层30至少包括第二硬掩膜32。

在一些实施例中，图案化的光刻胶层40的制备步骤可以包括：首先在第二掩膜材料层30上涂覆光刻胶，形成光刻胶层；然后通过曝光、显影等工艺，将掩膜版上的图案转移到光刻胶层上，形成图案化的光刻胶层40。

在一些实施例中，图案化的光刻胶层40的厚度可以是1500埃-2500埃，例如1600埃、1800埃、2000埃、2200埃或2400埃等；本实施例中，图案化的光刻胶层40的厚度具体例如为2000埃。

在一些实施例中，第一掩膜材料层20和第二掩膜材料层30可以使用一种或多种薄膜沉积工艺形成。薄膜沉积工艺包括但不限于化学气相沉积工艺、等离子体增强化学气相沉积工艺、原子层沉积工艺或其组合。

在一些实施例中，第一硬掩膜22的材料可以包括氮化硅和氮氧化硅中的至少一种；第一硬掩膜22的厚度可以是1000埃-1600埃，例如1200埃、1300埃、1400埃或1500埃等。第一硬掩膜22又称为“衬垫氮化物”。

可以理解的是，一方面，第一硬掩膜22可以作为后续沉积隔离材料的支撑结构，设置具有较大厚度的第一硬掩膜22，有利于增加后续形成的台阶的高度；另一方面，形成台阶后，可以采用湿法刻蚀或者干法刻蚀的方法去除第一硬掩膜22，同时可能会对台阶进行刻蚀。因此，除了保证第一硬掩膜22的厚度之外，还需要保证去除第一硬掩膜22时对台阶的损耗在一定范围之内，第一硬掩膜22的厚度需要严格控制在上述范围内。

在一些实施例中，第二硬掩膜32可以为先进材料层（Advance process film，APF），相对于传统的氮氧化硅、硅酸乙酯（TEOS）等材料而言，APF在半导体结构的制备过程中性能更加优越、可控和稳定。第二硬掩膜32的厚度大于第一硬掩膜22的厚度；第二硬掩膜32的厚度可以为2500埃-3500埃，例如2700埃、2900埃、3100埃或3300埃等。

可以理解的是，第二硬掩膜32可以作为后续对衬底10进行刻蚀时的刻蚀阻挡层，并在形成沟槽后去除。因此，需要保证以第二硬掩膜32为刻蚀阻挡层刻蚀得到的沟槽的深度符合工艺要求，还需要保证去除第二硬掩膜32的速率，第二硬掩膜32的厚度需要严格控制在上述范围内。

在一些具体实施例中，第二硬掩膜32的厚度与第二硬掩膜32靠近衬底10的表面到沟槽底部的间距一致。或者说，第二硬掩膜32的厚度，等于位于第二硬掩膜32和衬底10之间的所有膜层的总厚度与沟槽的深度之和。例如，当第一掩膜材料层20仅包括第一硬掩膜22，第二掩膜材料层30仅包括第二硬掩膜32时，第二硬掩膜32的厚度，等于第一硬掩膜22的厚度与沟槽的深度之和。

当然，在另一些实施例中，第二硬掩膜32的厚度也可以大于或者小于位于第二硬掩膜32和衬底10之间的所有膜层的总厚度与沟槽的深度之和。此处不再赘述。

在一具体实施例中，第二硬掩膜32的厚度与沟槽的深度一致。如此，可以避免由于第二硬掩膜32厚度过大，造成的沉积、刻蚀速率低，导致生产效率低、成本高的问题；也可以避免由于第二硬掩膜32厚度过小，第二硬掩膜32被完全刻蚀，导致第一硬掩膜22被刻蚀而厚度减小的问题。

本实施例中，第一硬掩膜22为氮化硅层；第二硬掩膜32为碳（Carbon）层。可以理解的是，第二硬掩膜32为碳层，由于碳材料具有较强的稳定性，使得第二硬掩膜32能够作为第一硬掩膜22的保护屏障，防止在刻蚀过程中对第一硬掩膜22造成不必要的损伤。

具体地，第一硬掩膜22的厚度具体例如为1400埃；第二硬掩膜32的厚度具体例如为3000埃。需要说明的是，第一硬掩膜22可以称为“第一阻挡层”，第二硬掩膜32可以称为“第二阻挡层”；氮化硅层可以称为“衬垫氮化硅（Pad SiN）”。

这里，第一硬掩膜22的厚度（1400埃），大于相关技术中的衬垫氮化物的厚度（1050埃），可以使得后续形成的台阶的高度大于相关技术中制备得到的台阶的高度。

在一些实施例中，请参考图7，第一掩膜材料层20还包括位于衬底10和第一硬掩膜22之间的第二氧化层21（衬垫氧化物）；第二掩膜材料层30还包括位于图案化的光刻胶层40和第二硬掩膜32之间的抗反射层33以及位于第二硬掩膜32和第一硬掩膜22之间的第一氧化层31。这里，第二硬掩膜32的厚度等于沟槽的深度。

第二氧化层21的材料可以包括氧化硅；第二氧化层21的厚度可以为80埃-130埃，例如90埃、100埃、110埃或120埃等；本实施例中，第二氧化层21的厚度具体例如为110埃。这里，第二氧化层21可以作为衬底10与第一硬掩膜22之间的中间缓冲层，以释放第一硬掩膜22和衬底10之间的应力，避免由于第一硬掩膜22的材料与衬底10的材料不同而产生较大的应力；第二氧化层21还可以作为衬底10的保护层，以避免在后续形成浅沟槽隔离结构后去除第一硬掩膜22时对衬底10造成污染和损伤。另外，由于后续对第一硬掩膜22的去除过程中不可避免会对第二氧化层21造成损耗，因此，第二氧化层21的厚度需要严格控制在上述范围内。

第一氧化层31的材料可以包括等离子体增强氧化层（Plasma Enhance Oxide，PEOX）；第一氧化层31的厚度可以为200埃-300埃，例如220埃、240埃、260埃或280埃等；本实施例中，第一氧化层31的厚度具体例如为250埃。这里，第一氧化层31可以作为第一硬掩膜22与第二硬掩膜32之间的中间缓冲层，避免由于第二硬掩膜32的材料与第一硬掩膜22的材料不同而产生较大的应力。另外，第一氧化层31也可以作为后续沉积隔离材料的支撑结构，有利于增加后续形成的台阶的高度。

抗反射层33可以包括沿远离衬底10的顶表面方向依次堆叠的第一子层331和第二子层332；第一子层331的材料可以包括氮氧化硅，第一子层331的厚度可以为280埃-350埃，例如290埃、310埃、330埃或340埃等；本申请实施例中，第一子层331可以为介电抗反射层（DARC）；第一子层331的厚度具体例如为320埃。第二子层332的材料可以包括硅，第二子层332的厚度可以为850埃-950埃，例如870埃、890埃、910埃或930埃等；本申请实施例中，第二子层332可以为底部抗反射层；第二子层332的厚度具体例如为890埃。

可以理解的是，第一子层331和第二子层332位于图案化的光刻胶层40和第二硬掩膜32之间，可以减少光刻时的光的反射折射，改善制备过程中的光刻精度。

接着，请参考图8和图9，执行步骤S103，以图案化的光刻胶层40为掩膜，对第二掩膜材料层30进行第一刻蚀，以形成图案化的第二硬掩膜302。

需要说明的是，图案化的光刻胶层40可以定义后续形成的浅沟槽隔离结构的位置和尺寸，以图案化的光刻胶层40为掩膜刻蚀第二掩膜材料层30，可以形成定义有浅沟槽隔离结构的图案的第二硬掩膜32（即图案化的第二硬掩膜302）。如此，不需要额外增大图案化的光刻胶层40的厚度以增强图案化的光刻胶层40对后续刻蚀衬底10时的遮挡作用。因此，本申请实施例中的图案化的光刻胶层40的厚度能够满足第一刻蚀的需求即可。

在一些实施例中，第二掩膜材料层30还包括位于图案化的光刻胶层40和第二硬掩膜32之间的抗反射层33以及位于第二硬掩膜32和第一硬掩膜22之间的第一氧化层31；进行第一刻蚀包括：以图案化的光刻胶层40为掩膜，刻蚀抗反射层33，以暴露第二硬掩膜32的部分表面；以剩余的抗反射层33为掩膜，刻蚀第二硬掩膜32，以形成图案化的第二硬掩膜302。

在实际制备中，可以采用反应离子蚀刻、离子束蚀刻、等离子体蚀刻等干法刻蚀工艺对第二掩膜材料层30进行第一刻蚀。

最后，请参考图10，执行步骤S104，以图案化的第二硬掩膜302为掩膜，对第一掩膜材料层20和衬底10进行第二刻蚀（主刻蚀），以在衬底10中形成沟槽50；其中，在第二刻蚀的刻蚀条件下，第二硬掩膜32的刻蚀速率小于第一硬掩膜22的刻蚀速率。

在一些实施例中，第一掩膜材料层20还包括位于衬底10和第一硬掩膜22之间的第二氧化层21；进行第二刻蚀包括：以图案化的第二硬掩膜302为掩膜，依次刻蚀第二掩膜材料层30中的位于第二硬掩膜32和第一硬掩膜22之间的第一氧化层31、第一硬掩膜22、第二氧化层21和衬底10，以形成沟槽50。

示例性的，第一硬掩膜22在第二刻蚀后形成图案化的第一硬掩膜202。

在实际制备中，可以采用反应离子蚀刻、离子束蚀刻、等离子体蚀刻等干法刻蚀工艺对第一掩膜材料层20和衬底10进行第二刻蚀。

在一些实施例中，第二刻蚀的刻蚀气体可以包括溴化氢（HBr）、氯气（Cl₂）和氧气（O₂）；其中，溴化氢和氯气的流量比为2:1-5:1，且氧气和氯气的流量比为4.5:1-9.5:1。

在一些实施例中，在第二刻蚀的刻蚀条件下，第二硬掩膜32的刻蚀速率小于第一硬掩膜22的刻蚀速率。具体地，第二硬掩膜32可以在第二刻蚀的刻蚀条件下成为第一硬掩膜22的刻蚀阻挡层；第二硬掩膜32和第一硬掩膜22的材料可以选自刻蚀选择比较大的两种材料，第二硬掩膜32相较于第一硬掩膜22具有较大的刻蚀选择比。

可以理解的是，通过优化刻蚀气体的种类、流量等参数，可以实现对刻蚀选择比的有效调控。本申请实施例中，采用氯气和溴化氢作为主刻蚀气体，采用氧气作为辅助气体，可以提高刻蚀的选择性，实现在第二刻蚀的刻蚀条件下，第二硬掩膜32的刻蚀速率小于第一硬掩膜22的刻蚀速率。如此，可以较好地控制对衬底10的刻蚀。

在一些具体实施例中，进行第二刻蚀时，刻蚀气体包括流量为60sccm-70sccm的溴化氢，流量为15sccm-25sccm的氯气和流量为120sccm-140sccm的氧气；反应腔压力设置为5mT-8mT，射频功率设置为400W-600W，偏置电压设置为300V-350V。如此，通过调整第二刻蚀中的反应腔压力、射频功率和偏置电压等参数，可以更好地控制刻蚀方向，以降低沟槽50侧壁的倾斜度，进而有利于降低后续在沟槽50中沉积隔离材料的难度。

在一些实施例中，请参考图14和图15，位于相邻的沟槽50之间的衬底10构成凸起结构101，凸起结构101的高度（沟槽50的深度H1）与凸起结构101的最小线宽W1的比值为3-3.5，且凸起结构101的最小线宽W1与凸起结构101的最大线宽W2比值为2/3-3/4；凸起结构101的线宽沿衬底10的顶表面向衬底10的底表面方向增大。这里，凸起结构101的侧壁所在平面与凸起结构101的底部所在平面的夹角a为85.2°-87.3°。

在另一些实施例中，凸起结构101的侧壁所在平面与凸起结构101的底部所在平面的夹角a大于或等于85.5°。具体地，凸起结构101的侧壁所在平面与凸起结构101的底部所在平面的夹角a可以大于或等于85.5°，并且小于90°。

应当理解的是，图14和图15示意出了半导体结构的垂直于衬底10所在平面的剖面结构；参考图14和图15，在垂直于衬底10所在平面的剖面上，凸起结构101的截面形状呈梯形；凸起结构101的最大线宽W2和最小线宽W1可以是指梯形的下底和上底的宽度；凸起结构101的侧壁所在平面与凸起结构101的底部所在平面的夹角a可以是指，梯形的下底分别与梯形的两条腰所构成的两个夹角。

还应当理解的是，为了清晰示意半导体结构的制备过程，本申请实施例中的图10至图13中示意的沟槽50与凸起结构101的形状呈矩形；沟槽50与凸起结构101的具体形状可以参考图14和图15。

可以理解的是，制备得到的凸起结构101的侧壁所在平面与凸起结构101的底部所在平面的夹角a在一定范围内，可以使得沟槽50侧壁的倾斜度得以降低，使得沟槽50底部的线宽增大，有利于降低后续在沟槽50中沉积隔离材料的难度，可以避免沉积隔离材料时出现空隙的问题。

在一具体实施例中，请参考图15，在衬底10中形成沟槽50，并去除图案化的第二硬掩膜302之后，对获得的半导体结构进行扫描电镜测试，得到部分结构的尺寸具体为：第一氧化层31的厚度H2为22.32nm；图案化的第一硬掩膜202的厚度H3为133.5nm；沟槽50的深度H1为302.3nm；沟槽50的最大槽宽W3为84.36nm；凸起结构101的最小线宽W1为90.55nm；凸起结构101的侧壁所在平面与凸起结构101的底部所在平面的夹角a为85.5°。

在一些实施例中，第二掩膜材料层30还包括位于第二硬掩膜32和第一硬掩膜22之间的第一氧化层31；在衬底10中形成沟槽50之后，请参考图11至图13，半导体结构的制备方法还包括：

去除图案化的第二硬掩膜302，以暴露第一氧化层31的表面；

沉积隔离材料60，隔离材料60填充于沟槽50中，并覆盖第一氧化层31和第一掩膜材料层20；

对隔离材料60执行化学机械研磨工艺；其中，执行化学机械研磨后的位于沟槽50中的隔离材料60构成浅沟槽隔离结构61，位于浅沟槽隔离结构61上的隔离材料60构成台阶62；台阶62的顶表面低于第一氧化层31的顶表面且高于第一硬掩膜22（请参考图13中的图案化的第一硬掩膜202）的顶表面。应当理解，为了清晰示意半导体结构的制备过程，本申请实施例中的图13中仅示例性地示出了台阶62的结构，台阶62的具体形状可以参考图14和图15。

在一些具体实施例中，可以采用灰化的方法去除图案化的第二硬掩膜302。例如，使用包含氧基或氧离子的等离子气体来去除图案化的第二硬掩膜302。本实施例中，可以采用氧气将图案化的第二硬掩膜302清理干净，以保证第一硬掩膜22完全保留的同时，没有“杂物”的残留。这里，“杂物”可以是第二刻蚀过程中，刻蚀气体与刻蚀生成物等物质结合生成的聚合物。

在一些实施例中，隔离材料60可以包括二氧化硅；沉积隔离材料60可以采用高密度等离子体化学气相沉积（HDP CVD）工艺实现。

可以理解的是，台阶62的顶表面低于第一氧化层31的顶表面且高于图案化的第一硬掩膜202的顶表面，可以使得浅沟槽隔离结构61与器件的有源区之间的高度差得到有效保证，进而使得器件电学性能稳定。本申请实施例通过增加台阶62高度，可以满足设计需求。

综上，本申请实施例可以在光刻胶厚度有限的基础上，通过增加蚀刻阻挡膜层（碳层），并将主蚀刻步骤调整为以碳层为阻挡层刻蚀氮化硅层、衬垫氧化物和衬底，使得碳层可以在主刻蚀中作为氮化硅层的保护层，避免氮化硅层的表面被刻蚀。如此，在制备浅沟槽隔离结构的沟槽的过程中，可以完全保留氮化硅层的厚度，进而可以增加台阶高度，满足设计需求。

基于此，本申请实施例还提供了一种半导体结构，半导体结构采用上述任一实施例的半导体结构的制备方法制备得到。

需要说明的是，本申请提供的半导体结构实施例与半导体结构的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

应当理解，在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本申请的另外的实施例。因此，上述实施例仅表达了本申请的几种实施方式，不对本申请专利的保护范围进行限制。

Claims (8)

1.一种半导体结构的制备方法，其特征在于，所述半导体结构的制备方法包括：

提供衬底；

在所述衬底的顶表面上依次形成第一掩膜材料层、第二掩膜材料层和图案化的光刻胶层；其中，所述第一掩膜材料层至少包括第一硬掩膜以及位于所述衬底和所述第一硬掩膜之间的第二氧化层；所述第二掩膜材料层至少包括第二硬掩膜、位于所述图案化的光刻胶层和所述第二硬掩膜之间的抗反射层以及位于所述第二硬掩膜和所述第一硬掩膜之间的第一氧化层；所述第二硬掩膜为碳层；所述第一硬掩膜的厚度为1000埃-1600埃；

以所述图案化的光刻胶层为掩膜，对所述第二掩膜材料层进行第一刻蚀，以形成图案化的第二硬掩膜；

所述进行第一刻蚀包括：以所述图案化的光刻胶层为掩膜，刻蚀所述抗反射层，以暴露所述第二硬掩膜的部分表面；以剩余的所述抗反射层为掩膜，刻蚀所述第二硬掩膜，以形成所述图案化的第二硬掩膜；

以所述图案化的第二硬掩膜为掩膜，对所述第一掩膜材料层和所述衬底进行第二刻蚀，以在所述衬底中形成沟槽；其中，在所述第二刻蚀的刻蚀条件下，所述第二硬掩膜的刻蚀速率小于所述第一硬掩膜的刻蚀速率；

所述进行第二刻蚀包括：以所述图案化的第二硬掩膜为掩膜，依次刻蚀所述第二掩膜材料层中的位于所述第二硬掩膜和所述第一硬掩膜之间的第一氧化层、所述第一硬掩膜、所述第二氧化层和所述衬底，以形成所述沟槽；

去除所述图案化的第二硬掩膜，以暴露所述第一氧化层的表面；

沉积隔离材料，所述隔离材料填充于所述沟槽中，并覆盖所述第一氧化层和所述第一掩膜材料层；

对所述隔离材料执行化学机械研磨工艺；其中，执行化学机械研磨后的位于所述沟槽中的所述隔离材料构成浅沟槽隔离结构，位于所述浅沟槽隔离结构上的所述隔离材料构成台阶；所述台阶的顶表面低于所述第一氧化层的顶表面且高于所述第一硬掩膜的顶表面。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，

所述第二硬掩膜的厚度与所述沟槽的深度一致。

3.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，

所述第一硬掩膜为氮化硅层。

4.根据权利要求1所述的半导体结构的制备方法，其特征在于，

所述第二刻蚀的刻蚀气体包括溴化氢、氯气和氧气；其中，所述溴化氢和所述氯气的流量比为2:1-5:1，且所述氧气和所述氯气的流量比为4.5:1-9.5:1。

5.根据权利要求1所述的半导体结构的制备方法，其特征在于，

进行所述第二刻蚀时，刻蚀气体包括流量为60sccm-70sccm的溴化氢，流量为15sccm-25sccm的氯气和流量为120sccm-140sccm的氧气；反应腔压力设置为5mT-8mT，射频功率设置为400W-600W，偏置电压设置为300V-350V。

6.根据权利要求1所述的半导体结构的制备方法，其特征在于，

位于相邻的所述沟槽之间的所述衬底构成凸起结构，所述凸起结构的高度与所述凸起结构的最小线宽的比值为3-3.5，且所述凸起结构的最小线宽与所述凸起结构的最大线宽比值为2/3-3/4；所述凸起结构的线宽沿所述衬底的顶表面向所述衬底的底表面方向增大。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，

所述凸起结构的侧壁所在平面与所述凸起结构的底部所在平面的夹角大于或等于85.5°。

8.一种半导体结构，其特征在于，所述半导体结构采用权利要求1至7任一项所述的半导体结构的制备方法制备得到。