CN115117151A - 一种具复合元胞结构的igbt芯片及其制作方法 - Google Patents
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Abstract
本发明提供了一种具复合元胞结构的IGBT芯片及其制作方法，该IGBT芯片中所述第一P阱区位于所述单晶硅衬底第一区域，所述第二P阱区位于所述单晶硅衬底第二区域，第一P阱区的深度大于第二P阱区的深度，且所述多晶硅栅极区的第一部分位于第一P阱区，所述多晶硅栅极区的第二部分位于第二P阱区。本发明通过在芯片的元胞区，设计两种不同阈值电压的元胞，在芯片关断的过程中，高阈值元胞的沟道首先关闭，但低阈值元胞的沟道仍然会保持一段时间的开启，从而使得电子电流成分呈现阶梯式的下降，承担了空间电荷区的部分电流占比，有效抑制了空穴电流的上升，缓解了该区域的有效掺杂浓度Neff的增大，从而提升了芯片的动态雪崩击穿电压。
Description
技术领域
本发明涉及IGBT芯片制备技术领域，具体涉及一种具复合元胞结构的IGBT芯片及其制作方法。
背景技术
IGBT是一种大功率半导体分立器件，结合了MOS器件高开关频率，易于控制和BJT器件的大电流处理能力能等优点，在工业变频、消费电子、轨道交通、新能源、航天航空等领域有着广泛的应用。
在沟槽栅的IGBT芯片中，阻断状态下，由正面P阱和N漂移区组成的PN结承受母线电压，通常情况下的母线电压只有IGBT芯片标称电压的50%-70%，即前述PN结完全可以承受母线电压产生的尖峰电场，静态阻断状态下很少会发生PN结雪崩击穿的情况。
但是，当IGBT芯片由导通到关断状态的动态过程中，器件漂移区靠近正面阴极一侧的载流子首先被扫出，该区域的载流子电流成分开始发生变化，由于IGBT器件在关断过程中沟道最先被关闭，阴极一侧不再向漂移区注入电子电流，但由于外电路中有负载电感的存在，电流不能发生突变，导致空穴电流成分急剧上升，进而导致该区域的有效掺杂浓度Neff=ND+p-n，大于固定电荷密度ND，电场的斜率上升，从而提升了PN结处的电场尖峰，器件能够承受的动态雪崩电压要远低于静态雪崩电压。当有源区中的所有沟槽元胞开启电压一致时，沟道几乎同时被关闭，在空间电荷区扩展的过程中，不再有电子电流注入，该区域几乎全部为空穴电流，从而增加了发生动态雪崩的风险。
发明内容
有鉴于此，本发明提供了一种具复合元胞结构的IGBT芯片制作方法，解决了现有技术中沟槽栅的IGBT芯片当有源区中的所有沟槽元胞开启电压一致时，容易增加发生动态雪崩风险的技术问题。
为了实现上述目的，本发明提供了一种具复合元胞结构的IGBT芯片，包括元胞区和终端区；所述元胞区包括单晶硅衬底、栅极氧化层、多晶硅栅极区、第一P阱区、第二P阱区、N型掺杂区、P+接触区、绝缘介质层、正面金属层、钝化层、背面缓冲层，背面阳极区以及背面金属层，其中，所述第一P阱区位于所述单晶硅衬底第一区域，所述第二P阱区位于所述单晶硅衬底第二区域，第一P阱区的深度大于第二P阱区的深度，且所述多晶硅栅极区的第一部分位于第一P阱区，所述晶硅栅极区的第二部分位于第二P阱区。
为了实现上述目的，本发明还提供了一种具复合元胞结构的IGBT芯片的制作方法，包括如下步骤：
S1、场氧化层生长与终端区场限环区域掺杂；
S2、元胞区选择性腐蚀场氧化层，光刻，打开元胞区部分区域图形，元胞区第一次注入P型离子，去胶后杂质推进；
S3、元胞区第二次注入P型离子，形成第一P阱区和第二P阱区，且第一P阱区的深度大于第二P阱区的深度；
S4、栅氧化层生长与多晶硅填充；
S5、N型源区掺杂；
S6、隔离介质层淀积与接触孔刻蚀；
S7、正面金属化与钝化层形成；
S8、晶圆背面减薄与金属化。
优选的，所述步骤S1，具体包括：
选择N型单晶硅衬底，采用湿氧工艺进行场氧化层生长；
终端区场限环区域选择性腐蚀场氧化层，B+离子注入，去胶后杂质推进。
优选的，在所述步骤S2中；
元胞区第一次注入P型离子的离子为B+离子，且注入剂量为1E13-5E14，注入能量为120-300keV；
去胶后杂质推进的温度为1050-1150℃，时间为200-350min。
优选的，所述步骤S3，具体包括：
元胞区第二次注入P型离子，注入剂量为5E12-1E14，注入能量为80-140keV；
杂质推进，温度为900-1150℃，时间为90-150min。
优选的，所述步骤S4，具体包括：
基于PECVD工艺淀积生长二氧化硅刻蚀硬掩膜层，元胞区沟槽刻蚀；
牺牲氧化层生长，去除牺牲氧化层；
栅氧化层生长，基于LPCVD工艺进行多晶硅填充生长，刻蚀多晶硅，形成栅电极和Busbar走线。
优选的，所述步骤S5，具体包括：
晶圆翻转，去除背面多晶硅，晶圆翻转，清洗；
元胞区氧化层刻蚀，氧化层厚度减薄；
源区N型离子注入：第一次注入P+离子，第二次注入As+离子，去胶后炉管退火。
优选的，所述步骤S6，具体包括：
进行隔离介质层淀积，形成USG+BPSG双层结构，并刻蚀接触孔；
接触孔区域注入：第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火。
优选的，所述步骤S7，具体包括：
正面淀积金属层，干法刻蚀图形化，利用PI胶Coating形成钝化层，并进行光刻图形化。
优选的，所述步骤S8，具体包括：
晶圆背面研磨，去除氧化硅，厚度减薄，背面注入P+离子形成缓冲层；
背面阳极注入B+离子，炉管退火激活杂质，背面淀积金属层。
采用上述实施例的有益效果是：
本发明中的第一P阱区元胞的沟道长度大于第二P阱区，因此其阈值电压也高于第二P阱区，在芯片关断的过程中，第一P阱区元胞的沟道将首先关闭，但第二P阱区元胞的沟道仍然会保持一段时间的开启，从而使得电子电流成分呈现阶梯式的下降，承担了空间电荷区的部分电流占比，有效抑制了空穴电流的上升，缓解了该区域的有效掺杂浓度Neff的增大，从而提升了芯片的动态雪崩击穿电压。
进一步的，本发明通过在芯片的元胞区，设计两种不同阈值电压的元胞，在芯片关断的过程中，高阈值元胞的沟道首先关闭，但低阈值元胞的沟道仍然会保持一段时间的开启，从而使得电子电流成分呈现阶梯式的下降，承担了空间电荷区的部分电流占比，有效抑制了空穴电流的上升，缓解了该区域的有效掺杂浓度Neff的增大，从而提升了芯片的动态雪崩击穿电压。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的具复合元胞结构的IGBT芯片制作方法中步骤S1执行后IGBT芯片一实施例的结构变化示意图；
图2为本发明提供的具复合元胞结构的IGBT芯片制作方法中步骤S2执行后IGBT芯片一实施例的结构变化示意图；
图3为本发明提供的具复合元胞结构的IGBT芯片制作方法中步骤S3执行后IGBT芯片一实施例的结构变化示意图；
图4为本发明提供的具复合元胞结构的IGBT芯片制作方法中步骤S4执行后IGBT芯片一实施例的结构变化示意图；
图5为本发明提供的具复合元胞结构的IGBT芯片制作方法中步骤S5执行后IGBT芯片一实施例的结构变化示意图；
图6为本发明提供的具复合元胞结构的IGBT芯片制作方法中步骤S6执行后IGBT芯片一实施例的结构变化示意图；
图7为本发明提供的具复合元胞结构的IGBT芯片制作方法中步骤S7执行后IGBT芯片一实施例的结构变化示意图；
图8为本发明提供的具复合元胞结构的IGBT芯片制作方法中步骤S8执行后IGBT芯片一实施例的结构变化示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在描述本发明实施例之前，对于相关名词或常识进行简要说明：
IGBT结构：IGBT一般包括元胞区和终端区，且元胞区结构均是中心轴线对称的结构，故本说明书中附图中并未标注每一个结构，若未标注，则依据对称情况标注而定。
为了对附图标记进行准确描述，先通过表1呈现附图标记。
表1：附图标记对应表
本发明提供了一种具复合元胞结构的IGBT芯片及其制作方法，在芯片的元胞区，通过两种不同阈值电压的元胞设计，在芯片关断的过程中，高阈值元胞的沟道首先关闭，但低阈值元胞的沟道仍然会保持一段时间的开启，从而使得电子电流成分呈现阶梯式的下降，承担了空间电荷区的部分电流占比，有效抑制了空穴电流的上升，缓解了该区域的有效掺杂浓度Neff的增大，从而提升了芯片的动态雪崩击穿电压。
在本发明的实施例中，请参阅图1-8，本发明提供了一种具复合元胞结构的IGBT芯片制作方法，包括如下步骤：
S1、场氧化层生长与终端区场限环区域掺杂；具体请参阅图1，该步骤S1具体包括：
选择N型的FZ单晶硅衬底101/201，其中，单晶硅晶圆表面为（100）晶面，电阻率为30-90Ω·cm，采用湿氧工艺进行场氧化层生长，形成场氧化层102/202，其中，湿氧工艺温度为800-1050℃，氧化层厚度1-3μm；
终端区场限环区域选择性腐蚀场氧化层，B+离子注入，形成P型掺杂区203，其中注入剂量为8E13-5E14，注入能量为80-140keV，去胶后杂质推进，温度为1000-1200℃，时间为300-600min。
S2、第一次P阱区进行掺杂；具体请参阅图2，该步骤S2具体包括：
元胞区选择性腐蚀场氧化层，光刻，打开元胞区部分区域图形；
元胞区第一次P阱区P型离子注入（B+离子）形成P型掺杂区103，注入剂量为1E13-5E14，注入能量为120-300keV；
去胶后杂质推进，温度为1050-1150℃，时间为200-350min。
S3、第二次P阱区进行掺杂；具体请参阅图3，该步骤S3具体包括：
在元胞区第二次P阱区P型离子注入（B+离子），其中，B+离子的注入剂量为5E12-1E14，注入能量为80-140keV；
进行杂质推进后，形成第一P阱区1031和第二P阱区1032，且第一P阱区1031的深度大于第二P阱区1032的深度，其中，杂质推进温度为900-1150℃，时间为90-150min。
需要说明的是，步骤S2到步骤S3是本发明的核心创新之一，其通过两次P阱区P型离子注入形成了深度不同的第一P阱区和第二P阱区且第一P阱区元胞的沟道长度大于第二P阱区，因此其阈值电压也高于第二P阱区，在芯片关断的过程中，第一P阱区元胞的沟道将首先关闭，但第二P阱区元胞的沟道仍然会保持一段时间的开启，从而使得电子电流成分呈现阶梯式的下降，承担了空间电荷区的部分电流占比，有效抑制了空穴电流的上升，缓解了该区域的有效掺杂浓度Neff的增大，从而提升了芯片的动态雪崩击穿电压。
S4、栅氧化层生长与多晶硅填充；具体请参阅图4，该步骤S4具体包括：
基于PECVD工艺淀积生长二氧化硅刻蚀硬掩膜层，厚度为5000-10000A，元胞区沟槽刻蚀，深度为4-7μm；
牺牲氧化层生长，厚度为800-1200A，去除牺牲氧化层；
栅氧化层生长，厚度为1000-1200A，基于LPCVD工艺进行多晶硅填充生长，厚度为8000-12000A，刻蚀多晶硅，形成栅电极（即多晶硅栅区104/204）和Busbar走线。
S5、N型源区掺杂；具体请参阅图5，该步骤S5具体包括：
晶圆翻转，去除背面多晶硅，晶圆翻转，清洗；
元胞区氧化层刻蚀，氧化层厚度减薄至100-500A；
源区N型离子注入形成N型掺杂区105：第一次注入P+离子，注入剂量为1E15-8E15，注入能量为40-80keV；第二次注入As+离子，注入剂量为1E15-8E15，注入能量为40-100keV，去胶后炉管退火（同时进行多晶硅氧化），温度800-1000℃，时间30-60min。
S6、隔离介质层淀积与接触孔刻蚀；具体请参阅图6，该步骤S6具体包括：
进行隔离介质层106/206淀积，形成USG+BPSG双层结构，总厚度为9000-12000A，并刻蚀接触孔，下层Si过刻蚀深度0.2-0.5μm；
接触孔区域注入：第一次注入BF2离子，注入剂量为5E14-8E15，注入能量为20-80keV；第二次注入B+离子，注入剂量为1E14-5E15，注入能量为40-100keV，去胶后炉管退火，温度为700-1000℃，时间为30-60min。
S7、正面金属化与钝化层形成；具体请参阅图7，该步骤S7具体包括：
正面淀积金属层107/207，厚度4-8μm，干法刻蚀图形化，利用PI胶Coating形成钝化层108/208，并进行光刻图形化，厚度8-12μm。
S8、晶圆背面减薄与金属化；具体请参阅图8，该步骤S8具体包括：
晶圆背面研磨，去除氧化硅，厚度减薄至60-150μm，背面注入P+离子形成缓冲层，注入剂量为2E11-1E13，注入能量为200-900keV；
背面阳极注入B+离子，注入剂量为1E12-8E13，注入能量为20-50keV，炉管退火激活杂质，温度为300-500℃，时间为20-80min，背面淀积金属层，厚度1-2μm。
需要说明的是，在图8中，经过步骤S2和S3形成的两个不同深度的P阱区分别为第一P阱区1031和第二P阱区1032，可见，所述第一P阱区1031位于所述单晶硅衬底101的第一区域，所述第二P阱区1032位于所述单晶硅衬底101的第二区域，第一P阱区1031的深度大于第二P阱区1032的深度，第一P阱区1031的沟道长度大于第二P阱区1032的沟道长度，且所述多晶硅栅极区的第一部分（即靠近第一区域）位于第一P阱区1031，所述晶硅栅极区的第二部分（即靠近第二区域）位于第二P阱区1032。
经过上述步骤S1-S8的制备过程，得到本发明提出的具复合元胞结构的IGBT芯片。
在本发明的实施例中，上述实施例提供的具复合元胞结构的IGBT芯片包括元胞区和终端区。
所述元胞区包括单晶硅衬底101、栅极氧化层102、多晶硅栅极区104、第一P阱区1031、第二P阱区1032、N型掺杂区105、P+接触区（未示出）、隔离介质层106、正面金属层107、钝化层108、背面缓冲层（未示出），背面阳极区以及背面金属层110，其中，所述第一P阱区1031位于所述单晶硅衬底101的第一区域，所述第二P阱区1032位于所述单晶硅衬底101的第二区域，第一P阱区1031的深度大于第二P阱区1032的深度，第一P阱区1031的沟道长度大于第二P阱区1032的沟道长度，且所述多晶硅栅极区的第一部分（即靠近第一区域）位于第一P阱区1031，所述晶硅栅极区的第二部分（即靠近第二区域）位于第二P阱区1032。具体的，第一P阱区元胞的沟道长度大于第二P阱区，因此其阈值电压也高于第二P阱区，在芯片关断的过程中，第一P阱区元胞的沟道将首先关闭，但第二P阱区元胞的沟道仍然会保持一段时间的开启，从而使得电子电流成分呈现阶梯式的下降，承担了空间电荷区的部分电流占比，有效抑制了空穴电流的上升，缓解了该区域的有效掺杂浓度Neff的增大，从而提升了芯片的动态雪崩击穿电压。
终端区的基本结构由单晶硅衬底201，终端P型主结与场限环，沟槽型多晶硅栅极203的Busbar走线（Poly），USG/BPSG介质层206，栅极金属207，源极金属，PI胶钝化层208，背面Buffer层（N-掺杂），背面阳极，背面金属层210等部分组成。
综上可知，本发明中的第一P阱区元胞的沟道长度大于第二P阱区，因此其阈值电压也高于第二P阱区，在芯片关断的过程中，第一P阱区元胞的沟道将首先关闭，但第二P阱区元胞的沟道仍然会保持一段时间的开启，从而使得电子电流成分呈现阶梯式的下降，承担了空间电荷区的部分电流占比，有效抑制了空穴电流的上升，缓解了该区域的有效掺杂浓度Neff的增大，从而提升了芯片的动态雪崩击穿电压。
进一步的，本发明通过在芯片的元胞区，设计两种不同阈值电压的元胞，在芯片关断的过程中，高阈值元胞的沟道首先关闭，但低阈值元胞的沟道仍然会保持一段时间的开启，从而使得电子电流成分呈现阶梯式的下降，承担了空间电荷区的部分电流占比，有效抑制了空穴电流的上升，缓解了该区域的有效掺杂浓度Neff的增大，从而提升了芯片的动态雪崩击穿电压。
以上对本发明所提供的具复合元胞结构的IGBT芯片制作方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种具复合元胞结构的IGBT芯片，其特征在于，包括元胞区和终端区；
所述元胞区包括单晶硅衬底、栅极氧化层、多晶硅栅极区、第一P阱区、第二P阱区、N型掺杂区、P+接触区、绝缘介质层、正面金属层、钝化层、背面缓冲层，背面阳极区以及背面金属层，其中，所述第一P阱区位于所述单晶硅衬底的第一区域，所述第二P阱区位于所述单晶硅衬底的第二区域，第一P阱区的深度大于第二P阱区的深度，且所述多晶硅栅极区的第一部分位于第一P阱区，所述晶硅栅极区的第二部分位于第二P阱区。
2.一种如权利要求1所述的具复合元胞结构的IGBT芯片的制作方法，其特征在于，所述制作方法包括如下步骤：
S1、场氧化层生长与终端区场限环区域掺杂；
S2、元胞区选择性腐蚀场氧化层，光刻，打开元胞区部分区域图形，元胞区第一次注入P型离子，去胶后杂质推进；
S3、元胞区第二次注入P型离子，形成第一P阱区和第二P阱区，且第一P阱区的深度大于第二P阱区的深度；
S4、栅氧化层生长与多晶硅填充；
S5、N型源区掺杂；
S6、隔离介质层淀积与接触孔刻蚀；
S7、正面金属化与钝化层形成；
S8、晶圆背面减薄与金属化。
3.根据权利要求2所述的具复合元胞结构的IGBT芯片制作方法，其特征在于，所述步骤S1，具体包括：
选择N型单晶硅衬底，采用湿氧工艺进行场氧化层生长；
终端区场限环区域选择性腐蚀场氧化层，B+离子注入，去胶后杂质推进。
4.根据权利要求2所述的具复合元胞结构的IGBT芯片制作方法，其特征在于，在所述步骤S2中；
元胞区第一次注入P型离子的离子为B+离子，且注入剂量为1E13-5E14，注入能量为120-300keV；
去胶后杂质推进的温度为1050-1150℃，时间为200-350min。
5.根据权利要求2所述的具复合元胞结构的IGBT芯片制作方法，其特征在于，所述步骤S3，具体包括：
元胞区第二次注入P型离子，注入剂量为5E12-1E14，注入能量为80-140keV；
杂质推进，温度为900-1150℃，时间为90-150min。
6.根据权利要求2所述的具复合元胞结构的IGBT芯片制作方法，其特征在于，所述步骤S4，具体包括：
基于PECVD工艺淀积生长二氧化硅刻蚀硬掩膜层，元胞区沟槽刻蚀；
牺牲氧化层生长，去除牺牲氧化层；
栅氧化层生长，基于LPCVD工艺进行多晶硅填充生长，刻蚀多晶硅，形成栅电极和Busbar走线。
7.根据权利要求2所述的具复合元胞结构的IGBT芯片制作方法，其特征在于，所述步骤S5，具体包括：
晶圆翻转，去除背面多晶硅，再次晶圆翻转，清洗；
元胞区氧化层刻蚀，氧化层厚度减薄；
源区N型离子注入：第一次注入P+离子，第二次注入As+离子，去胶后炉管退火。
8.根据权利要求2所述的具复合元胞结构的IGBT芯片制作方法，其特征在于，所述步骤S6，具体包括：
进行隔离介质层淀积，形成USG+BPSG双层结构，并刻蚀接触孔；
接触孔区域注入：第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火。
9.根据权利要求2所述的具复合元胞结构的IGBT芯片制作方法，其特征在于，所述步骤S7，具体包括：
正面淀积金属层，干法刻蚀图形化，利用PI胶Coating形成钝化层，并进行光刻图形化。
10.根据权利要求2所述的具复合元胞结构的IGBT芯片制作方法，其特征在于，所述步骤S8，具体包括：
晶圆背面研磨，去除氧化硅，厚度减薄，背面注入P+离子形成缓冲层；
背面阳极注入B+离子，炉管退火激活杂质，背面淀积金属层。
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