CN110504310B - 一种具有自偏置pmos的ret igbt及其制作方法 - Google Patents

一种具有自偏置pmos的ret igbt及其制作方法 Download PDF

Info

Publication number
CN110504310B
CN110504310B CN201910806541.6A CN201910806541A CN110504310B CN 110504310 B CN110504310 B CN 110504310B CN 201910806541 A CN201910806541 A CN 201910806541A CN 110504310 B CN110504310 B CN 110504310B
Authority
CN
China
Prior art keywords
type
region
layer
dielectric layer
separation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910806541.6A
Other languages
English (en)
Other versions
CN110504310A (zh
Inventor
张金平
王康
王鹏蛟
刘竞秀
李泽宏
张波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201910806541.6A priority Critical patent/CN110504310B/zh
Publication of CN110504310A publication Critical patent/CN110504310A/zh
Application granted granted Critical
Publication of CN110504310B publication Critical patent/CN110504310B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Abstract

本发明属于功率半导体器件技术领域，涉及一种具有自偏置PMOS的RET IGBT及其制作方法。本发明通过将N型电荷存储层放置在P型基区与P型埋层之间，在改善器件正向导通特性的同时，能够屏蔽N型N型电荷存储层对器件的击穿电压的影响，通过引入PMOS结构，为空穴的抽取提供了额外的通路，加速了载流子的抽取速度，提高了器件的开关速度，减小了器件的关断损耗，同时发射极嵌入型的分离栅结构能够满足器件台面进一步缩窄来改善器件正向导通特性的条件下易于制作器件发射极的金属接触孔同时能够进一步减小器件的密勒电容。

Description

一种具有自偏置PMOS的RET IGBT及其制作方法
技术领域
本发明属于功率半导体器件技术领域，涉及一种具有自偏置PMOS的发射极嵌入型沟槽的绝缘栅双极型晶体管(RET IGBT)。
背景技术
绝缘栅双极型晶体管(IGBT)作为新一代的电力电子器件因其结合了场效应晶体管(MOSFET)和双极结晶型晶体管(BJT)的优点，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点。因而发展为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天各个领域。IGBT的运用极大地改善了电力电子***的性能。
从IGBT面世以来的30多年间，如何降低IGBT的开关损耗，改善器件的导通压降和关断损耗的折中关系一直是人们研究的重点。IGBT从第一代的平面栅穿通型IGBT(PT-IGBT)到第六代的场阻止型沟槽IGBT(FS-IGBT)，研究人员通过不断改进IGBT的正面结构和背面结构使得IGBT的性能不断得到提升，然而，对于第六代FS-IGBT，其性能任然可以进一步改进，在此基础上，第七代沟槽电荷存储型IGBT(CSTBT)被发明出来。相比于FS-IGBT，CSTBT由于在P型基区下方引入了一层N型电荷存储层，N型载流子存储层的引入提供了空穴势垒，使得表面载流子浓度增强，改善了器件漂移区载流子分布，降低了器件的导通压降，优化了器件的导通压降与开关损耗之间的折中关系。然而，电荷存储层会使器件的击穿电压发生退化。为了保证器件的击穿电压不会发生退化，沟槽栅的深度需要做的比较深，然而深的沟槽栅深度会使器件的栅电容尤其是密勒电容增大，降低了器件的开关速度，增大了器件的开关损耗。
发明内容
为了改善载流子存储层的引入导致CSTBT击穿特性退化的影响以及深的沟槽栅使得器件的密勒电容增大的影响，本发明提出了一种具有自偏置PMOS的RET IGBT结构如图2所示，本发明在P型基区中嵌入N型电荷存储层，使得器件在反向耐压是，N型电荷存储层被P型基区隔离，消除了N型电荷存储层对器件击穿电压的影响，引入的PMOS结构在器件关断的时候为空穴的抽取提供了额外的通路，加快了载流子的抽取速度，减小了器件的关断损耗。发射极嵌入型的分离栅结构能够满足器件台面进一步缩窄来改善器件正向导通特性的条件下易于制作器件发射极的金属接触孔同时能够进一步减小器件的密勒电容。
本发明的技术方案如下：
一种具有自偏置PMOS的RET IGBT结构，其半元胞结构如图2所示，包括：从下至上依次层叠设置的背部集电极金属1、P型集电区2、N型场阻止层3 和N-漂移区4，位于N-漂移区4上方的沟槽结构，所述沟槽结构包括栅介质层 6、多晶栅电极7，位于栅介质层6和栅电极7上方的介质层10；其特征在于所述N-漂移区4上方具有P型埋层12、分离栅结构，所述分离栅结构包括多晶分离栅电极15、栅介质层14；所述P型埋层12上部具有N型电荷存储层13；所述N型电荷存储层13上部具有P型基区5；所述P型基区5上部具有N+发射区8与P+接触区9；所述介质层10上部、N+发射区8上部、P+接触区9上部、分离栅结构上部具有发射极金属11，分离栅电极15与发射极金属11之间短接。
进一步的，一种具有自偏置PMOS的RET IGBT结构，其半元胞结构如图3 所示，其特点是将P+发射区上方的欧姆接触改成肖特基接触。
进一步的，一种具有自偏置PMOS的RET IGBT结构，其半元胞结构如图4 所示，其特点是在漂移区中引入超结结构，超结结构由超结N柱41、超结P柱 42构成；在栅电极7下方引入分离栅结构，分离栅结构由分离栅电极71与栅介质层61构成，分离栅电极71与分离栅电极15短接。
进一步的，一种具有自偏置PMOS的RET IGBT结构，其半元胞结构如图5 所示，其特点是在硅中打小孔，小孔位于P型基区5中部，其两侧各留一部分硅，分离栅电极15不进行过刻蚀。
进一步的，一种具有自偏置PMOS的RET IGBT结构，其半元胞结构如图6 所示，其特点是在分离栅结构一侧引入P型浮空区。
进一步的，可以在器件中引入多个重复的分离栅结构，
进一步的本发明中的IGBT器件半导体材料采用Si、SiC、GaAs或者GaN, 沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用相同的材料也可采用不同材料组合。
进一步的，所述器件结构不仅适用于IGBT器件，将器件背面的P型集电区 2换为N+层，所述结构同样适用于MOSFET器件。
一种具有自偏置PMOS的RET IGBT结构，包括以下制作步骤：
本发明以1200V电压等级的一种具有自偏置PMOS的RET IGBT结构为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
步骤1：如图7所示，采用采用N型轻掺杂单晶硅片作为器件的N-漂移区4，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：如图8所示，在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出栅电极沟槽与分离栅电极沟槽；
步骤3：如图9所示，1050℃～1150℃的O2气氛下在沟槽侧壁生长一层牺牲氧化层，然后去除掉牺牲氧化层再在1050℃～1150℃的O2气氛下在沟槽侧壁生长一层栅氧化层；
步骤4：如图10所示，在750℃～950℃在所述介质层上淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤5：如图11所示，在硅片表面生长一层预氧化层，通过离子注入P型杂质制得P型埋层12，离子注入能量为200～500keV，离子注入剂量为1012～ 1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；通过离子注入N型杂质制得N型电荷存储层，离子注入能量为200～400keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入P型杂质制得P型基区，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入N型杂质制得N+发射区，离子注入能量为60～100keV，离子注入剂量为1014～1015个/cm2；
步骤6：如图12所示，通过掩模版、光刻、刻蚀等步骤进行硅刻蚀，刻蚀深度大于N+发射区的结深，小于P型基区的结深；
步骤7：如图13所示，离子注入P型杂质制得P+接触区，离子注入能量为 50～100KeV,离子注入剂量为1014～1015个/cm2；
步骤8：如图14所示，淀积二氧化硅并刻蚀掉多余的介质形成栅隔离介质层；
步骤9：如图15所示，器件正面淀积金属制作发射极金属；
步骤10：如图16所示，翻转硅片；离子注入N型杂质制得N型场阻止层 3，离子注入能量为200～500keV；离子注入剂量为1012～1014个/cm2，采用激光退火；离子注入P型杂质制得P+集电区，离子注入能量为50～100KeV,离子注入剂量为1012～1015个/cm2；淀积金属制得金属集电极。
进一步的，制作沟槽结构的步骤与制作P型埋层、N型电荷存储层、P型基区、N+发射区的步骤可以交换。
进一步的，为了简化描述，上述器件结构和制备方法是以N沟道IGBT器件为例来说明，但本发明同样适用于P沟道IGBT器件的制备。
本发明的工作原理
当发射极7结高于器件阈值电压的高电位、集电极1接高电位、发射极11 接低电位时，器件工作在导通状态，P+发射区2向N-漂移区4中注入空穴，N+ 发射区8向N-漂移区4中注入电子，电子空穴对的存在使得漂移区中发生电导调制效应，同时由于N向电荷存储层的存在，增强了表面空穴的积累改善了漂移区的载流子分布，降低了器件的正向导通压降；当发射极7、发射极11接低电位时，集电极1接高电位时，器件工作在阻断状态，此时P型埋层12与分离栅结构能够有效屏蔽N型电荷存储层13对器件击穿电压的影响，同时由于分离栅结构与P型基区5、N型电荷存储层13、P型埋层12构成的PMOS结构为空穴的抽取提供了额外的通路，加速了载流子的抽取速度，提高了器件的开关速度，减小了器件的关断损耗，同时发射极嵌入型的分离栅结构能够满足器件台面进一步缩窄来改善器件正向导通特性的条件下易于制作器件发射极的金属接触孔同时能够进一步减小器件的密勒电容。
本发明的有益效果表现在：
本发明通过将N型电荷存储层放置在P型基区与P型埋层之间，在改善器件正向导通特性的同时，能够屏蔽N型N型电荷存储层对器件的击穿电压的影响，通过引入PMOS结构，为空穴的抽取提供了额外的通路，加速了载流子的抽取速度，提高了器件的开关速度，减小了器件的关断损耗，同时发射极嵌入型的分离栅结构能够满足器件台面进一步缩窄来改善器件正向导通特性的条件下易于制作器件发射极的金属接触孔同时能够进一步减小器件的密勒电容。
附图说明
图1为传统FS-IGBT的半元胞结构示意图，其中，1为集电极金属，2为P+ 集电区，3为N型场阻止层，4为N-漂移区，5为P型基区，6为栅介质层，7 为多晶栅电极，8为N+发射区，9为P+接触区，10栅隔离介质层，11为发射极金属。
图2是本发明实施例1提供的一种具有自偏置PMOS的RET IGBT半元胞结构示意图；
图3是本发明实施例2提供的一种具有自偏置PMOS的RET IGBT半元胞结构示意图；
图4是本发明实施例3提供的一种具有自偏置PMOS的RET IGBT半元胞结构示意图；
图5是本发明实施例4提供的一种具有自偏置PMOS的RET IGBT半元胞结构示意图；
图6是本发明实施例5提供的一种具有自偏置PMOS的RET IGBT半元胞结构示意图；
图7是本发明实施例2提供的一种具有自偏置PMOS的RET IGBT形成N- 漂移区4后的工艺示意图；
图8是本发明实施例2提供的一种具有自偏置PMOS的RET IGBT刻蚀形成栅沟槽与分离栅沟槽后的工艺示意图；
图9是本发明实施例2提供的一种具有自偏置PMOS的RET IGBT栅介质层6与分离栅介质层14后的工艺示意图；
图10是本发明实施例2提供的一种具有自偏置PMOS的RET IGBT淀积多晶形成栅电极7与分离栅电极15后的工艺示意图；
图11是本发明实施例2提供的一种具有自偏置PMOS的RET IGBT形成P 型埋层12、N型电荷存储层13、P型基区5、N+发射区3后的工艺示意图；
图12是本发明实施例2提供的一种具有自偏置PMOS的RET IGBT刻蚀硅与分离栅结构后的工艺示意图；
图13是本发明实施例2提供的一种具有自偏置PMOS的RET IGBT形成P+ 接触区9后的工艺示意图；
图14是本发明实施例2提供的一种具有自偏置PMOS的RET IGBT形成栅隔离介质层10后的工艺示意图；
图15是本发明实施例2提供的一种具有自偏置PMOS的RET IGBT形成发射极金属11后的工艺示意图；
图16是本发明实施例2提供的一种具有自偏置PMOS的RET IGBT形成N 型场阻止层3、P+集电区2、集电极金属1后的工艺示意图；
图2至图16中，1为集电极金属，2为集电区，3为N型场阻止层，4为 N-漂移区，41为超结N柱，42为超结P柱，5为P型基区，6为栅介质层，61 为栅介质层，7为多晶栅电极，71为多晶分离栅电极，8为N+发射区，9为P+ 发射区，10为栅隔离介质层，11为发射极金属，12为P型埋层，13为N型电荷存储层，14为分离栅介质层，15为多晶分离栅电极，16为肖特基接触金属， 17为P型浮空区，18为介质层。
具体实施方式
以下结合附图，对本发明的原理和特性做进一步的说明，所举实施例只用于解释本发明，并非用于限定本发明的范围。
实施例1
一种具有自偏置PMOS的RET IGBT器件实施例，如图2所示，包括：从下至上依次层叠设置的背部集电极金属1、P型集电区2、N型场阻止层3和N- 漂移区4，位于N-漂移区4上方具有沟槽栅结构，所述沟槽结构包括栅介质层6，栅电极7，位于栅介质层6，栅电极7上方的介质层10；其特征在于：所述N- 漂移区4上方具有P型埋层12、分离栅结构，所述分离栅结构包括多晶分离栅电极15、栅介质层14；所述P型埋层12上部具有N型电荷存储层13；所述N 型电荷存储层13上部具有P型基区5；所述P型基区5上部具有N+发射区8与 P+接触区9；所述介质层10上部、N+发射区8上部、P+接触区9上部、分离栅结构上部具有发射极金属11；所述栅电极7通过栅介质层6与N-漂移区4、P 型埋层12、N型电荷存储层13、P型基区5、N+发射区8相连；所述分离栅电极15通过分离栅介质层14与N-漂移区4、P型埋层12、N型电荷存储层13、P型基区5、P+接触区9相连；所述分离栅结构与沟槽栅的深度大于P型埋层12 的结深；所述发射极金属一部分嵌入到P型基区中；所述分离栅电极15与发射极金属11等电位；所述分离栅介质层14的厚度大于或等于栅介质层6的厚度。
实施例2
一种具有自偏置PMOS的RET IGBT器件实施例，如图3所示，包括：从下至上依次层叠设置的背部集电极金属1、P型集电区2、N型场阻止层3和N- 漂移区4，位于N-漂移区4上方具有沟槽栅结构，所述沟槽结构包括栅介质层6，栅电极7，位于栅介质层6，栅电极7上方的介质层10；其特征在于所述N-漂移区4上方具有P型埋层12、分离栅结构，所述分离栅结构包括多晶分离栅电极 15、栅介质层14；所述P型埋层12上部具有N型电荷存储层13；所述N型电荷存储层13上部具有P型基区5；所述P型基区5上部具有N+发射区8与P+ 接触区9；所述介质层10上部、N+发射区8上部、分离栅结构上部具有发射极金属11，所述P+接触区9上部具有肖特基接触金属16；所述栅电极7通过栅介质层6与N-漂移区4、P型埋层12、N型电荷存储层13、P型基区5、N+发射区8相连；所述分离栅电极15通过分离栅介质层14与N-漂移区4、P型埋层12、N型电荷存储层13、P型基区5、P+接触区9相连；所述分离栅结构与沟槽栅的深度大于P型埋层12的结深；所述发射极金属一部分嵌入到P型基区中；所述分离栅电极15与发射极金属11等电位；所述分离栅介质层14的厚度大于或等于栅介质层6的厚度；所述肖特接触金属16与发射极金属11可以是同类型金属也可以是不同类型金属。
实施例3
一种具有自偏置PMOS的RET IGBT器件实施例，如图4所示，在实施例1 的基础上在漂移区中引入由超结N柱41与超结P柱42构成的超结结构，超结P 柱42的结深小于等于超结N柱41的结深，在栅电极71下方引入分离栅电极71，所述分离栅电极71与分离栅电极15短接。
超结结构的引入进一步降低了器件的导通压降并提高了器件的击穿电压，分离栅电极71的引入进一步降低了器件的密勒电容。
实施例4
一种具有自偏置PMOS的RET IGBT器件实施例，如图4所示，在实施例2 的基础上在做发射极金属时在硅中打小孔，小孔位于P型基区中部，小孔两侧各留有硅，分离栅电极15不进行过刻蚀。
打小孔有助于元胞台面进一步缩小。
实施例5
一种具有自偏置PMOS的RET IGBT器件实施例，如图6所示，在实施例1 的基础上在分离栅一侧引入P型浮空区17，PP型浮空区17的结深小于或等于分离栅的深度。
P型浮空区的引入增加了器件表面载流子的积累，改善漂移区载流子的分布，降低了器件的导通压降。

Claims (10)

1.一种具有自偏置PMOS的RET IGBT，其元胞结构包括：从下至上依次层叠设置的背部集电极金属（1）、P型集电区（2）、N型场阻止层（3）和N-漂移区（4），N-漂移区（4）上层一侧具有沟槽栅结构，所述沟槽栅结构包括栅介质层（6）和位于栅介质层（6）中的栅电极（7），栅介质层（6）和栅电极（7）上方具有介质层（10）；其特征在于：所述N-漂移区（4）上方具有P型埋层（12）和分离栅结构，分离栅结构位于N-漂移区（4）上层另一侧，P型埋层（12）位于沟槽栅结构和分离栅结构之间；所述分离栅结构包括分离栅介质层（14）和位于分离栅介质层（14）中的多晶分离栅电极（15）；所述P型埋层（12）上部具有N型电荷存储层（13）；所述N型电荷存储层（13）上部具有P型基区（5）；所述P型基区（5）上部靠近沟槽栅结构一侧具有N+发射区（8）、靠近分离栅结构一侧具有P+接触区（9），且P+接触区（9）上表面的结深大于N+发射区（8）下表面的结深；所述介质层（10）上部、N+发射区（8）上部、P+接触区（9）上部、分离栅结构上部具有发射极金属（11）；所述栅电极（7）通过栅介质层（6）与N-漂移区（4）、P型埋层（12）、N型电荷存储层（13）、P型基区（5）、N+发射区（8）相连；所述分离栅电极（15）通过分离栅介质层（14）与N-漂移区（4）、P型埋层（12）、N型电荷存储层（13）、P型基区（5）、P+接触区（9）相连；所述分离栅结构与沟槽栅结构的深度大于P型埋层（12）的结深；所述发射极金属一部分嵌入到P型基区中；所述分离栅电极（15）与发射极金属（11）等电位；所述分离栅介质层（14）的厚度大于或等于栅介质层（6）的厚度。
2.根据权利要求1所述一种具有自偏置PMOS的RET IGBT，其特征在于在漂移区中引入由超结N柱（41）与超结P柱（42）构成的超结结构，超结P柱（42）的结深小于等于超结N柱（41）的结深，在栅电极（7）下方引入另一分离栅电极（71），所述另一分离栅电极（71）与分离栅电极（15）之间短接。
3.根据权利要求1所述一种具有自偏置PMOS的RET IGBT，其特征在于在分离栅结构一侧引入P型浮空区（17），P型浮空区（17）的结深小于或等于分离栅结构的深度。
4.根据权利要求1所述一种具有自偏置PMOS的RET IGBT，其特征在器件中引入多个重复的分离栅结构。
5.根据权利要求1所述一种具有自偏置PMOS的RET IGBT，其特征在于IGBT器件半导体材料采用Si、SiC、GaAs或者GaN,沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分采用相同的材料或采用不同材料组合。
6.一种具有自偏置PMOS的RET IGBT，其元胞结构包括：从下至上依次层叠设置的背部集电极金属（1）、P型集电区（2）、N型场阻止层（3）和N-漂移区（4），N-漂移区（4）上层一侧具有沟槽栅结构，所述沟槽栅结构包括栅介质层（6）和位于栅介质层（6）中的栅电极（7），栅介质层（6）和栅电极（7）上方具有介质层（10）；其特征在于：所述N-漂移区（4）上方具有P型埋层（12）和分离栅结构，分离栅结构位于N-漂移区（4）上层另一侧，P型埋层（12）位于沟槽栅结构和分离栅结构之间；所述分离栅结构包括分离栅介质层（14）和位于分离栅介质层（14）中的多晶分离栅电极（15）；所述P型埋层（12）上部具有N型电荷存储层（13）；所述N型电荷存储层（13）上部具有P型基区（5）；所述P型基区（5）上部靠近沟槽栅结构一侧具有N+发射区（8）、靠近分离栅结构一侧具有P+接触区（9），且P+接触区（9）上表面的结深大于N+发射区（8）下表面的结深，所述P+接触区（9）上部具有肖特基接触金属（16）；所述介质层（10）上部、N+发射区（8）上部、分离栅结构上部具有发射极金属（11）；所述栅电极（7）通过栅介质层（6）与N-漂移区（4）、P型埋层（12）、N型电荷存储层（13）、P型基区（5）、N+发射区（8）相连；所述分离栅电极（15）通过分离栅介质层（14）与N-漂移区（4）、P型埋层（12）、N型电荷存储层（13）、P型基区（5）、P+接触区（9）相连；所述分离栅结构与沟槽栅结构的深度大于P型埋层（12）的结深；所述肖特基接触金属（16）一部分嵌入到P型基区中；所述分离栅电极（15）与发射极金属（11）等电位；所述分离栅介质层（14）的厚度大于或等于栅介质层（6）的厚度。
7.根据权利要求6所述的一种具有自偏置PMOS的RET IGBT，其特征在于在做发射极金属时在硅中打小孔，小孔位于P型基区中部，小孔两侧各留有硅，分离栅电极（15）不进行过刻蚀。
8.一种如权利要求 1所述的具有自偏置PMOS的RET IGBT的制作方法，其特征在于，包括以下制作步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N-漂移区（4），所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出栅电极沟槽与分离栅电极沟槽；
步骤3： 1050℃～1150℃的O2气氛下在沟槽侧壁生长一层牺牲氧化层，然后去除掉牺牲氧化层再在1050℃～1150℃的O2气氛下在沟槽侧壁生长一层栅氧化层；
步骤4：在750℃～950℃在所述栅氧化层上淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤5：在硅片表面生长一层预氧化层，通过离子注入P型杂质制得P型埋层（12），离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；通过离子注入N型杂质制得N型电荷存储层，离子注入能量为200～400keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入P型杂质制得P型基区，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入N型杂质制得N+发射区，离子注入能量为60～100keV，离子注入剂量为1014～1015个/cm2；
步骤6：通过掩模版、光刻、刻蚀步骤进行硅刻蚀，刻蚀深度大于N+发射区的结深，小于P型基区的结深；
步骤7：离子注入P型杂质制得P+接触区，离子注入能量为50～100KeV,离子注入剂量为1014～1015个/cm2；
步骤8：淀积二氧化硅并刻蚀掉多余的介质形成栅隔离介质层；
步骤9：器件正面淀积金属制作发射极金属；
步骤10：翻转硅片；离子注入N型杂质制得N型场阻止层（3），离子注入能量为200～500keV；离子注入剂量为1012～1014个/cm2，采用激光退火；离子注入P型杂质制得P+集电区，离子注入能量为50～100KeV,离子注入剂量为1012～1015个/cm2；淀积金属制得金属集电极。
9.根据权利要求8所述的一种具有自偏置PMOS的RET IGBT的制作方法，其特征在于，制作沟槽结构的步骤与制作P型埋层、N型电荷存储层、P型基区、N+发射区的步骤交换。
10.根据权利要求8所述的一种具有自偏置PMOS的RET IGBT的制作方法，其特征在于，所述制作方法同样适用于P沟道IGBT器件的制备。
CN201910806541.6A 2019-08-29 2019-08-29 一种具有自偏置pmos的ret igbt及其制作方法 Active CN110504310B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910806541.6A CN110504310B (zh) 2019-08-29 2019-08-29 一种具有自偏置pmos的ret igbt及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910806541.6A CN110504310B (zh) 2019-08-29 2019-08-29 一种具有自偏置pmos的ret igbt及其制作方法

Publications (2)

Publication Number Publication Date
CN110504310A CN110504310A (zh) 2019-11-26
CN110504310B true CN110504310B (zh) 2021-04-20

Family

ID=68590450

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910806541.6A Active CN110504310B (zh) 2019-08-29 2019-08-29 一种具有自偏置pmos的ret igbt及其制作方法

Country Status (1)

Country Link
CN (1) CN110504310B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112510085B (zh) * 2020-11-27 2022-11-22 广东美的白色家电技术创新中心有限公司 一种igbt器件及智能功率模块
CN113078066B (zh) * 2021-03-30 2023-05-26 电子科技大学 一种分离栅功率mosfet器件的制造方法
CN112928155B (zh) * 2021-04-01 2022-04-12 四川大学 一种浮空p柱的槽栅超结IGBT
CN113421919A (zh) * 2021-05-28 2021-09-21 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管、制作方法、功率器件及电子设备
CN114551589B (zh) * 2022-04-26 2022-09-09 安建科技(深圳)有限公司 一种功率半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683403A (zh) * 2012-04-24 2012-09-19 电子科技大学 一种沟槽栅电荷存储型igbt
CN102683402A (zh) * 2012-04-24 2012-09-19 电子科技大学 一种平面栅电荷存储型igbt
CN107768436A (zh) * 2017-10-20 2018-03-06 电子科技大学 一种沟槽栅电荷储存型igbt及其制造方法
CN108389901A (zh) * 2018-04-24 2018-08-10 四川大学 一种载流子存储增强型超结igbt

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008288386A (ja) * 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683403A (zh) * 2012-04-24 2012-09-19 电子科技大学 一种沟槽栅电荷存储型igbt
CN102683402A (zh) * 2012-04-24 2012-09-19 电子科技大学 一种平面栅电荷存储型igbt
CN107768436A (zh) * 2017-10-20 2018-03-06 电子科技大学 一种沟槽栅电荷储存型igbt及其制造方法
CN108389901A (zh) * 2018-04-24 2018-08-10 四川大学 一种载流子存储增强型超结igbt

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Simulation Study of an Injection Enhanced Insulated-Gate Bipolar Transistor With p-Base Schottky Contact;Mengxuan Jiang et al;《IEEE TRANSACTIONS ON ELECTRON DEVICES》;20160531;第63卷(第5期);第1991页 *

Also Published As

Publication number Publication date
CN110504310A (zh) 2019-11-26

Similar Documents

Publication Publication Date Title
CN107799582B (zh) 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法
CN107623027B (zh) 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法
CN110504310B (zh) 一种具有自偏置pmos的ret igbt及其制作方法
CN107731897B (zh) 一种沟槽栅电荷存储型igbt及其制造方法
CN109192772B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
CN107731899B (zh) 一种具有拑位结构的沟槽栅电荷储存型igbt器件及其制造方法
CN107731898B (zh) 一种cstbt器件及其制造方法
CN105932042A (zh) 一种双***沟槽栅电荷存储型igbt及其制造方法
CN110600537B (zh) 一种具有pmos电流嵌位的分离栅cstbt及其制作方法
CN108321193B (zh) 一种沟槽栅电荷存储型igbt及其制作方法
CN114122123B (zh) 集成高速续流二极管的碳化硅分离栅mosfet及制备方法
CN113838916B (zh) 一种具有pmos电流嵌位的分离栅cstbt及其制作方法
CN113838922B (zh) 具有载流子浓度增强的分离栅超结igbt器件结构及方法
CN113838921B (zh) 一种三维沟槽电荷存储型igbt及其制作方法
CN113838917B (zh) 一种三维分离栅沟槽电荷存储型igbt及其制作方法
CN109166917B (zh) 一种平面型绝缘栅双极晶体管及其制备方法
CN110473917B (zh) 一种横向igbt及其制作方法
CN109065608B (zh) 一种横向双极型功率半导体器件及其制备方法
CN113838918B (zh) 具有载流子浓度增强的超结igbt器件结构及制作方法
CN110943124A (zh) Igbt芯片及其制造方法
CN113838920A (zh) 一种具有自偏置pmos的分离栅cstbt及其制作方法
CN110504314B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
CN110504313B (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN110416295B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
CN113838914B (zh) 具有分离栅结构的ret igbt器件结构及制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant