CN116779650B - 一种具大面积有源区的igbt芯片及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 238000000151 deposition Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 21
- 235000012239 silicon dioxide Nutrition 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 9
- 210000000746 body region Anatomy 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 11
- 238000002513 implantation Methods 0.000 description 8
- -1 BF2 ions Chemical class 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
Abstract
本发明提供了一种具大面积有源区的IGBT芯片及其制作方法，该芯片包括自底而上的衬底、深沟槽、终端环、浅沟槽、栅极多晶硅、N+发射极、接触孔和金属层；其中，所述深沟槽为所述IGBT芯片中最边缘沟槽，且所述深沟槽的深度大于所述浅沟槽的深度。本发明利用把最边缘的Trench刻蚀得更深的方式，起到阻挡终端环往有源区扩散的作用，使得终端环不再包裹有源区的Trench，实现有源区面积的最大化，这种边缘深沟槽结构能有效阻挡终端环往有源区扩散，增大有源区面积，提升IGBT芯片电流负载能力。
Description
技术领域
本发明涉及IGBT芯片制备技术领域，具体涉及一种具大面积有源区的IGBT芯片及其制作方法。
背景技术
IGBT是一种大功率半导体分立器件，结合了MOS器件高开关频率，易于控制和BJT器件的大电流处理能力能等优点，在工业变频、消费电子、轨道交通、新能源、航天航空等领域有着广泛的应用。
Trench Stop IGBT（沟槽型IGBT）具有高电压，大电流的特性，结构如图1，在终端环的保护下，拥有很好的侧向耐压，但是终端环会包裹离终端环最近的几排Trench（如图1中A区域），导致被包裹的Trench失去电流能力。
发明内容
有鉴于此，本发明提供了一种具大面积有源区的IGBT芯片及其制作方法，用于解决现有技术中传统的沟槽栅IGBT芯片中，离终端环最近的栅极沟槽容易因终端环的包裹导致该栅极沟槽失去电流能力的技术问题。
为了解决上述技术问题，本发明提供了一种具大面积有源区的IGBT芯片，包括自底而上的衬底、深沟槽、终端环、浅沟槽、栅极多晶硅、N+发射极、接触孔和金属层；
其中，所述深沟槽为所述IGBT芯片中最边缘沟槽，且所述深沟槽的深度大于所述浅沟槽的深度。
为了解决上述技术问题，本发明还提供了一种制作方法，用于制备上述的具大面积有源区的IGBT芯片，所述制作方法包括如下步骤：
S1、选择N型单晶硅衬底，沉积预设厚度的二氧化硅，通过光刻和离子注入在所述N型硅衬底形成P型体区，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶；
S2、将所述氧化层作为硬掩模层，采用干法刻蚀进行边缘深沟槽刻蚀，淀积光刻胶填充深沟槽，再对硬掩模层进行刻蚀；
S3、去除光刻胶，刻蚀浅沟槽后去除硬掩模层；
S4、通过氧化形成栅极氧化层，淀积多晶硅填充所述沟槽结构形成栅极多晶硅后刻蚀去除N型硅衬底的表面多晶硅，通过离子注入形成N+发射极，再淀积多晶硅后刻蚀部分多晶硅；
S5、淀积介质层，再通过刻蚀开出接触孔，淀积顶层金属层以连接N+发射极。
在可能的一些实施例中，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，沉积预设厚度的二氧化硅，采用湿氧工艺将FZ单晶硅衬底进行氧化层生长；
通过注入P型离子在所述N型硅衬底形成P型体区，去胶后进行杂质推进；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶。
在可能的一些实施例中，所述步骤S2具体包括：
基于PECVD淀积生长二氧化硅刻蚀硬掩膜层，采用干法刻蚀进行边缘深沟槽刻蚀，淀积光刻胶填充深沟槽，再对硬掩模层进行刻蚀；
在可能的一些实施例中，所述步骤S3具体包括：
去除光刻胶，采用干法刻蚀浅沟槽后去除硬掩模层。
在可能的一些实施例中，所述步骤S4具体包括：
牺牲氧化层生长，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层，淀积多晶硅填充所述沟槽结构形成栅极多晶硅后刻蚀去除N型硅衬底的表面多晶硅，通过离子注入形成N+发射极，再淀积多晶硅后刻蚀部分多晶硅。
在可能的一些实施例中，所述步骤S5具体包括：
采用USG+BPSG双层结构作为隔离介质层；
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；
正面淀积金属层至一预置厚度，以连接N+发射极。
采用上述实施例的有益效果是：
本发明利用把最边缘的Trench 刻蚀得更深的方式，起到阻挡终端环往有源区扩散的作用，使得终端环不再包裹有源区的Trench，实现有源区面积的最大化，这种边缘深沟槽结构能有效阻挡终端环往有源区扩散，增大有源区面积，提升IGBT芯片电流负载能力。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中传统的IGBT芯片的结构示意图；
图2为本发明提供的具大面积有源区的IGBT芯片的制作方法中步骤S1执行后IGBT芯片一实施例的结构变化示意图；
图3为本发明提供的具大面积有源区的IGBT芯片的制作方法中步骤S2执行后IGBT芯片一实施例的结构变化示意图；
图4为本发明提供的具大面积有源区的IGBT芯片的制作方法中步骤S3执行后IGBT芯片一实施例的结构变化示意图；
图5为本发明提供的具大面积有源区的IGBT芯片的制作方法中步骤S4执行后IGBT芯片一实施例的结构变化示意图；
图6为本发明提供的具大面积有源区的IGBT芯片的制作方法中步骤S5执行后IGBT芯片一实施例的结构变化示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种具大面积有源区的IGBT芯片及其制作方法，现进行详细说明。
在本发明的实施例中，提供了一种具大面积有源区的IGBT芯片，可参阅图6，该具大面积有源区的IGBT芯片包括自底而上的衬底101、深沟槽104、终端环108、浅沟槽106、栅极多晶硅107、N+发射极109、接触孔110和金属层111；
其中，所述深沟槽104为所述IGBT芯片中最边缘沟槽，且所述深沟槽104的深度大于所述浅沟槽106的深度。
需要说明的是，衬底101优选单晶硅衬底，浅沟槽106是相对深沟槽104而言，并不代表其沟槽深度很浅，具体的，浅沟槽106的深度是现有传统沟槽型IGBT芯片的常规沟槽深度，如图1中的深度。
还需要说明的是，由于终端环108的横向扩散比较大，一般会包裹5~10排沟槽（trench），造成很大的有源区面积浪费，因此本发明实施例通过在芯片中最边缘设置相比传统沟槽（即浅沟槽106）深度更大的深沟槽104后，能够有效阻挡终端环108的包裹，从而使芯片边缘区域增加5~10排沟槽的区域，即相当于增加了有源区的面积，从而提高电流能力。
与现有技术相比，本发明利用把最边缘的Trench 刻蚀得更深的方式，起到阻挡终端环往有源区扩散的作用，使得终端环不再包裹有源区的Trench，实现有源区面积的最大化，这种边缘深沟槽结构能有效阻挡终端环往有源区扩散，增大有源区面积，提升IGBT芯片电流负载能力。
在本发明的实施例中，还提供了一种具大面积有源区的IGBT芯片的制作方法，请参阅图2-6，其具体包括如下步骤：
S1、选择N型单晶硅衬底101（N-sub），沉积预设厚度的二氧化硅，通过光刻和离子注入在所述N型单晶硅衬底101形成P型体区102，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层103，并清除光刻胶，得到如图2所示的结构图；
S2、将所述氧化层103作为硬掩模层，采用干法刻蚀进行边缘深沟槽104刻蚀，淀积光刻胶105填充深沟槽104，再对硬掩模层进行刻蚀，得到如图3所示的结构图，其中，此步骤为本发明核心，通过在芯片边缘刻蚀深沟槽，能够阻挡终端环的包裹，相当于提高有源区面积，从而提供电流能力；
S3、去除光刻胶，刻蚀浅沟槽106后去除硬掩模层，得到如图4所示的结构图；
S4、通过氧化形成栅极氧化层，淀积多晶硅填充所述沟槽结构形成栅极多晶硅107后刻蚀去除N型硅衬底的表面多晶硅，通过离子注入形成N+发射极109，再淀积多晶硅后刻蚀部分多晶硅，得到如图5所示的结构图；
S5、淀积介质层，再通过刻蚀开出接触孔110，淀积金属层111以连接N+发射极109，得到如图6所示的结构图。
在可能的一些实施方式中，请参阅图2，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，沉积预设厚度的二氧化硅，采用湿氧工艺将FZ单晶硅衬底101进行氧化层103生长，其中，FZ单晶硅衬底的晶圆表面为（100）晶面，电阻率为30-90Ω·cm，湿氧工艺温度为800-1050℃，氧化层厚度为1-3μm；
通过注入P型离子在所述N型硅衬底101形成P型体区102，去胶后进行杂质推进，其中，注入的P型离子为B+离子，注入剂量为8E13-5E14，注入能量为80-140keV，杂质推进时的温度为1000-1200℃，时间为300-600min；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶。
在可能的一些实施方式中，请参阅图3，所述步骤S2具体包括：
基于PECVD（Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积法）淀积生长二氧化硅刻蚀硬掩膜层，采用干法刻蚀进行边缘深沟槽104刻蚀，淀积光刻胶105填充深沟槽104，再对硬掩模层进行刻蚀，其中，刻蚀硬掩膜层的厚度为5000-10000A，深沟槽104位于芯片最边缘且深度与传统的沟槽深度大；
在可能的一些实施方式中，请参阅图4，所述步骤S3具体包括：
去除光刻胶，采用干法刻蚀浅沟槽106后去除硬掩模层，其中，浅沟槽106与传统现有的沟槽型IGBT的沟槽深度相同。
在可能的一些实施方式中，请参阅图5，在所述步骤S4中：
牺牲氧化层生长，厚度为800-1200A，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层，厚度为1000-1200A。
栅氧生长以在沟槽结构形成栅极氧化层，淀积多晶硅填充所述沟槽结构形成栅极多晶硅107后刻蚀去除N型硅衬底的表面多晶硅；
通过N型离子注入形成N+发射极109，具体的，第一次注入P+离子，注入剂量为1E15-8E15，注入能量为40-80keV，第二次注入As+离子，注入剂量为1E15-8E15，注入能量为40-100keV，去胶后炉管退火，温度为800-1000℃，时间为30-60min；
再淀积多晶硅后刻蚀部分多晶硅。
在可能的一些实施方式中，请参阅图6，所述步骤S5具体包括：
采用USG+BPSG双层结构作为隔离介质层，其中，总厚度为9000-12000A；
刻蚀接触孔110至预设深度，在接触孔110区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；其中，预设深度为0.2-0.5μm，第一次注入的BF2离子的注入剂量为5E14-8E15，注入能量为20-80keV，第二次注入B+离子的注入剂量为1E14-5E15，注入能量为40-100keV，炉管退火的温度为700-1000℃，时间为30-60min；
正面淀积金属层111至一预置厚度，以连接N+发射极109，预置厚度为4-8μm。
需要说明的是，通过执行上述步骤S1-S6的制作方法，能够得到上述实施例的具大面积有源区的IGBT芯片，其利用把最边缘的Trench 刻蚀得更深的方式，起到阻挡终端环往有源区扩散的作用，使得终端环不再包裹有源区的Trench，实现有源区面积的最大化，这种边缘深沟槽结构能有效阻挡终端环往有源区扩散，增大有源区面积，提升IGBT芯片电流负载能力。
以上对本发明所提供的具大面积有源区的IGBT芯片及其制作方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (4)
1.一种具大面积有源区的IGBT芯片的制作方法，其特征在于，所述具大面积有源区的IGBT芯片包括自底而上的衬底、深沟槽、终端环、P型体区、浅沟槽、栅极多晶硅、N+发射极、接触孔和金属层；
其中，所述深沟槽为所述IGBT芯片中最边缘沟槽，且所述深沟槽的深度大于所述浅沟槽的深度，所述深沟槽位于所述终端环与所述P型体区之间，所述终端环的深度小于所述深沟槽的深度；
所述制作方法包括如下步骤：
S1、选择N型单晶硅衬底，沉积预设厚度的二氧化硅，通过光刻和离子注入在所述N型单晶硅衬底中形成P型体区，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶；
S2、将所述氧化层作为硬掩模层，采用干法刻蚀进行边缘深沟槽刻蚀，淀积光刻胶填充深沟槽，再对硬掩模层进行刻蚀；
S3、去除光刻胶，刻蚀浅沟槽后去除硬掩模层；
S4、通过氧化形成栅极氧化层，淀积多晶硅填充所述深沟槽和浅沟槽形成栅极多晶硅后刻蚀去除N型硅衬底的表面多晶硅，通过离子注入形成N+发射极，再淀积多晶硅后刻蚀部分多晶硅；
S5、淀积介质层，再通过刻蚀开出接触孔，淀积顶层金属层以连接N+发射极；
所述步骤S3具体包括：
去除光刻胶，采用干法刻蚀浅沟槽后去除硬掩模层。
2.根据权利要求1所述的制作方法，其特征在于，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，沉积预设厚度的二氧化硅，采用湿氧工艺将FZ单晶硅衬底进行氧化层生长；
通过注入P型离子在所述N型硅衬底形成P型体区，去胶后进行杂质推进；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶。
3.根据权利要求1所述的制作方法，其特征在于，所述步骤S4具体包括：
牺牲氧化层生长，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层，淀积多晶硅填充所述沟槽结构形成栅极多晶硅后刻蚀去除N型硅衬底的表面多晶硅，通过离子注入形成N+发射极，再淀积多晶硅后刻蚀部分多晶硅。
4.根据权利要求1所述的制作方法，其特征在于，所述步骤S5具体包括：
采用USG+BPSG双层结构作为隔离介质层；
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；
正面淀积金属层至一预置厚度，以连接N+发射极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311057625.7A CN116779650B (zh) | 2023-08-22 | 2023-08-22 | 一种具大面积有源区的igbt芯片及其制作方法 |
Applications Claiming Priority (1)
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| Publication Number | Publication Date |
|---|---|
| CN116779650A CN116779650A (zh) | 2023-09-19 |
| CN116779650B true CN116779650B (zh) | 2024-06-18 |
Family
ID=88011942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116779650B (zh) |
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| CN1501511A (zh) * | 2002-11-07 | 2004-06-02 | 三洋电机株式会社 | 半导体器件及其制造方法 |
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- 2023-08-22 CN CN202311057625.7A patent/CN116779650B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN116779650A (zh) | 2023-09-19 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
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