CN113659008A - 具有电场钳位层的匀场器件及其制造方法和应用 - Google Patents
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Abstract
本发明提供一种具有电场钳位层的匀场器件及其制造方法和应用，第一介质氧化层和浮空场板多晶硅电极构成纵向浮空场板，分布在整个第二导电类型漂移区中，形成纵向浮空等势场板阵列；由于硅的介电系数是二氧化硅的三倍，在相同漂移区长度下，介质层能够取得更大的电场，提高击穿电压。电场钳位层Ptop的引入带来了双电荷自平衡，MIS电极高电位辅助耗尽P型杂质，低电位辅助耗尽N型杂质，同时P型杂质和N型杂质之间可以相互耗尽，因此可以大大增大漂移区浓度，从而降低比导通电阻。同时，电场钳位层Ptop保证了耗尽的连续性，具有钳位表面电场的作用，使得在很宽的漂移区浓度内保持高的击穿电压，具有高容差性。
Description
技术领域
本发明属于功率半导体领域，主要提出了具有电场钳位层的匀场器件及其制造方法和应用。
背景技术
功率半导体器件由于具有输入阻抗高、开关速度快、损耗低、安全工作区宽等特性，已被广泛应用于计算机及外设、消费电子、网络通信，电子专用设备与汽车电子、仪器仪表、LED显示屏以及电子照明等多个方面。横向器件由于源极、栅极、漏极都在同一表面，易于通过内部连接与其他器件及电路集成，被广泛运用于功率集成电路中。横向器件设计中，要求器件具有高的击穿电压，低的比导通电阻。较高的击穿电压需要器件有较长的漂移区长度和较低的漂移区掺杂浓度，但这也导致了器件的比导通电阻增大。RESUFR器件的提出，缓解了这一矛盾关系，但RESUFR器件依赖严格的电荷平衡，才能够实现高的耐压。
为了缓解击穿电压与比导通电阻之间的矛盾关系，有研究者提出一种具有纵向浮空场板的器件及其制造方法(CN201910819933.6)，此发明通过在器件关态引入全域MIS耗尽机制，提高器件耐压。同时，在器件开态时，浮空场板表面能够形成积累层，降低比导通电阻，并提高饱和电流。但由于槽与槽之间不容易保持耗尽连续性，在漂移区浓度增大时，容易造成漏端电场下降，击穿电压降低。本发明提出一种电场钳位层的匀场器件及其制造方法，解决了器件由于耗尽不连续造成耐压下降的问题，在宽的漂移区浓度范围内击穿电压具有更宽的容差，其制造方法也较为简单。
发明内容
本发明在漂移区中引入介质层相连的纵向等势浮空场板阵列，提出具有等势浮空槽的低阻器件新结构，该结构使得器件获得较大的平均电场，耐压提高，比导降低。
为实现上述发明目的，本发明技术方案如下：
一种具有电场钳位层的匀场器件，其特征在于包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13，第一导电类型电场钳位层14、第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23，第二导电类型漏端重掺杂区24、第一介质氧化层31、第二介质氧化层32、第三介质氧化层33、多晶硅电极41、控制栅多晶硅电极42；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23位于第一导电类型阱区12中，第二导电类型阱区22位于第二导电类型漂移区21内部右侧，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第二导电类型漏端重掺杂区24位于第一导电类型阱区22中；一部分第一导电类型电场钳位层14位于第二导电类型漂移区21内部上方且位于第三介质氧化层33下方，另一部分电场钳位层14在第一导电类型阱区12内；第二介质氧化层32位于第一导电类型阱区12上方，并且左端与第二导电类型源端重掺杂区23相接触、右端与第二导电类型漂移区21相接触；第三介质氧化层33位于第二介质氧化层32与第二导电类型漏端重掺杂区24之间的第二导电类型漂移区21的上表面；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部分延伸至第三介质氧化层33的上表面；
第一介质氧化层31和浮空场板多晶硅电极41构成纵向延伸的纵向浮空场板，纵向浮空场板的个数为1个到多个；所述纵向浮空场板周期性的分布在整个第二导电类型漂移区21中，形成具有多个等势浮空槽的耐压层；分布在整个第二导电类型漂移区21中的相邻纵向浮空场板的纵向间距和横向间距相等，横向为源漏方向，纵向为垂直于源漏方向。
引入电场钳位层即Ptop层，保证耗尽的连续性，使得其表面电场处于较高的水平，在很宽的漂移区浓度范围内，耐压保持不变。
作为优选方式，源漏方向上相邻的纵向浮空场板错开排布。
作为优选方式，第二导电类型漂移区21的体内设有1个或多个第一导电类型电场钳位层14。
作为优选方式，在第二导电类型漂移区21的体内设有第一导电类型电场钳位层14和第二导电类型埋层25。
作为优选方式，第二导电类型漂移区21的深度大于纵向浮空场板的深度，纵向浮空场板底端与第一导电类型半导体衬底11之间留有一段间距，形成底部的导电通路；或者所述漂移区的纵向浮空场板***第一导电类型半导体衬底11内部。
作为优选方式，在纵向浮空场板的底部，穿过槽孔注入形成第二导电类型埋层25。图7
作为优选方式，纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形；并且/或者第一导电类型电场钳位层14在源漏方向为多个分离的条状、或圆形、或椭圆形、或椭圆条形。可以流出表面的高浓度第二导电类型漂移区21，提高性能。
本发明还提供一种所述的具有电场钳位层的匀场器件的制造方法，包括如下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：在第一导电类型半导体衬底11上方注入推结得到第二导电类型漂移区21；
步骤3：确定槽的深度以及槽间距，通过光刻以及刻蚀形成槽；
步骤4：在槽壁形成第一介质氧化层，淀积多晶并刻蚀至硅平面；
步骤5：通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区22；
步骤6：热氧化形成第二介质氧化层32，并淀积刻蚀形成第三介质氧化层33；
步骤7：通过离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，离子注入穿过第二介质氧化层形成第一导电类型电场钳位层14，两者采用同一道版次；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42；
步骤9：注入激活形成第一导电类型源端重掺杂区13，第二导电类型源端重掺杂区23与第二导电类型漏端重掺杂区24。
作为优选方式，步骤2的第二导电类型漂移区21通过外延得到。
作为优选方式，步骤7所形成的第一导电类型阱区12和第一导电类型电场钳位层14共用一道版，第一导电类型阱区由于第二介质氧化层32的阻挡不会对第一导电类型电场钳位层14的浓度产生影响。
作为优选方式，所述的第二导电类型漂移区21通过推结得到，剂量可以更高，更好形成隔离效果。
作为优选方式，步骤3中槽的深度由漂移区厚度决定，以保证全耗尽；槽间距则由于电场钳位层的存在，不需要保证槽壁氧化层相互接触。
本发明还提供一种所述的具有电场钳位层的匀场器件的制造方法在制备SiC、GaN宽禁带半导体中的应用。
本发明的有益效果为：器件的第二导电类型漂移区21中引入由第一介质氧化层31和浮空场板多晶硅电极41构成的介质层相连的纵向浮空场板结构，由于硅的介电系数是二氧化硅的三倍，在相同漂移区长度下，介质层能够取得更大的电场，提高击穿电压。第一导电类型电场钳位层的引入带来了双电荷自平衡，MIS电极高电位辅助耗尽P型杂质，低电位辅助耗尽N型杂质，同时P型杂质和N型杂质之间可以相互耗尽，因此可以大大增大漂移区浓度，从而降低比导通电阻。同时，第一导电类型电场钳位层保证了耗尽的连续性，具有钳位表面电场的作用，使得在很宽的漂移区浓度内保持高的击穿电压，具有高容差性。工艺上和第一导电类型阱区采用同一张版，利用场氧化层的阻挡作用，高能注入形成，不需要额外的版次。
附图说明
图1(a)为实施例1的具有电场钳位层的匀场器件结构主视图；
图1(b)为实施例1BB’截面图。
图1(c)为实施例1的AA’截面图。
图2为实施例2的具有电场钳位层的匀场器件结构示意图；
图3为实施例3的具有电场钳位层的匀场器件结构示意图；
图4为实施例4的具有电场钳位层的匀场器件结构示意图；
图5为实施例5的具有电场钳位层的匀场器件结构示意图；
图6为实施例6的具有电场钳位层的匀场器件结构示意图；
图7为实施例7的具有电场钳位层的匀场器件结构示意图；
图8(a)-图8(l)为实施例1所述器件的工艺流程示意图；
图9为具有电场钳位层和没有电场钳位层器件表面电场的对比图；
11为第一导电类型半导体衬底，12为第一导电类型阱区，13为第一导电类型源端重掺杂区，14为第一导电类型电场钳位层，21为第二导电类型漂移区，22为第二导电类型阱区，23为第二导电类型源端重掺杂区，24为第二导电类型漏端重掺杂区，25第二导电类型埋层，31为第一介质氧化层，32为第二介质氧化层，33为第三介质氧化层，41为多晶硅电极，42为控制栅多晶硅电极，51为纵向场板的表面金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
图9给出了具有电场钳位层即D-HOF和没有电场钳位层即S-HOF器件表面电场的对比图，可以看到，D-HOF在随着漂移区浓度的增大，其表面单场基本保持恒定；而S-HOF的表面场由于没有电场钳位层的存在，随着漂移区浓度的增大，源端电场出现下降的趋势，导致击穿电压降低。
实施例1
实施例1所述的具有电场钳位层的匀场器件，如图1(a)-图1(c)所示，具体包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13，第一导电类型电场钳位层14、第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23，第二导电类型漏端重掺杂区24、第一介质氧化层31、第二介质氧化层32、第三介质氧化层33、多晶硅电极41、控制栅多晶硅电极42；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23位于第一导电类型阱区12中，第二导电类型阱区22位于第二导电类型漂移区21内部右侧，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第二导电类型漏端重掺杂区24位于第一导电类型阱区22中；一部分第一导电类型电场钳位层14位于第二导电类型漂移区21内部上方且位于第三介质氧化层33下方，另一部分电场钳位层14在第一导电类型阱区12内；第二介质氧化层32位于第一导电类型阱区12上方，并且左端与第二导电类型源端重掺杂区23相接触、右端与第二导电类型漂移区21相接触；第三介质氧化层33位于第二介质氧化层32与第二导电类型漏端重掺杂区24之间的第二导电类型漂移区21的上表面；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部分延伸至第三介质氧化层33的上表面；
第一介质氧化层31和浮空场板多晶硅电极41构成纵向延伸的纵向浮空场板，纵向浮空场板的个数为1个到多个；所述纵向浮空场板周期性的分布在整个第二导电类型漂移区21中，形成具有多个等势浮空槽的耐压层；分布在整个第二导电类型漂移区21中的相邻纵向浮空场板的纵向间距和横向间距相等，横向为源漏方向，纵向为垂直于源漏方向。
引入电场钳位层即Ptop层，保证耗尽的连续性，使得其表面电场处于较高的水平，在很宽的漂移区浓度范围内，耐压保持不变。
源漏方向上相邻的纵向浮空场板错开排布。
本实施例中，第二导电类型半导体21深度大于纵向浮空场板，纵向浮空场板底端与第一导电类型半导体衬底11之间留有一段间距，形成底部的导电通路。
纵向浮空场板的个数可为1个到多个。
纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形；
其基本工作原理如下：以第一导电类型半导体材料为P型为例，在不加栅压的情况下，第二导电类型漂移区21与第一导电类型阱区12构成的PN结在反向电压Vd作用下开始耗尽，同时第一导电类型半导体衬底11与第二导电类型漂移区21构成的PN结也在漏压下开始耗尽。同时，纵向场板中的浮空电极对漂移区和Ptop有辅助耗尽的作用，使得表面电场分布均匀，其中击穿电压大部分由介质层承担，由于二氧化硅介电系数小于硅的介电系数，器件耐压大大提高，提高了器件的击穿电压。当栅极偏置电压Vg大于阈值电压时，第一导电类型阱区12靠近第二介质氧化层32的表面出现反型层电子，从而使得源漏导通。由于MIS电极高电位辅助耗尽P型杂质，低电位辅助耗尽N型杂质，引入双电荷自平衡，器件在保证了高耐压的同时，可以提高漂移区注入剂量，从而降低比导通电阻。综上所述，本发明所提出的具有电场钳位层的匀场器件较常规具有更高的击穿电压和更低的比导通电阻。
如图8所示，为本发明实施例1的工艺流程示意图，具体包括以下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：在第一导电类型衬底11上方注入推结得到第二导电类型漂移区21；
步骤3：确定槽的深度以及槽间距，通过光刻以及刻蚀形成深槽；
步骤4：在槽壁形成第一介质氧化层，淀积多晶并刻蚀至硅平面；
步骤5：通过高能离子注入第二导电类型杂质并推结，形成第二导电类型阱区22；
步骤6：热氧化形成第二介质氧化层32，并淀积刻蚀形成第三介质氧化层33；
步骤7：通过离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，高能离子注入穿过第二介质氧化层形成电场钳位层14，两者采用同一道版次；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42；
步骤9：注入激活重掺杂形成第一导电类型源端重掺杂区13，第二导电类型源端重掺杂区23与第二导电类型漏端重掺杂区24；
需要注意的是：
步骤7所形成的第一导电类型阱区12和第一导电类型电场钳位层14共用一道版，第一导电类型阱区由于第二氧化层介质32的阻挡不会对第一导电类型电场钳位层14的浓度产生影响。
所述的第二导电类型漂移区21通过推结得到，剂量可以更高，更好形成隔离效果。
步骤3中深槽由漂移区厚度决定，以保证全耗尽；槽间距则由于电荷钳位层的存在，不需要保证槽壁氧化层相互接触。
具有电场钳位层的匀场器件的制造方法在制备SiC、GaN宽禁带半导体中完全适用，工艺完全兼容。
实施例2
如图2所示，为实施例2的具有电场钳位层的匀场器件结构示意图，本例与实施例1的结构不同在于，所述第一导电类型电场钳位层14在体内，在体内引入额外的电场峰，可以进一步增大第二导电类型漂移区21的掺杂浓度，降低比导通电阻，其工艺与实施例1基本一致，仅需要改变电场钳位层的注入能量即可。其工作原理与实施例1基本相同。
实施例3
如图3所示，为实施例3的具有电场钳位层的匀场器件结构示意图，本例与实施例1的结构不同在于，多个第一导电类型电场钳位层14在体内，在体内引入多个额外的电场峰，可以进一步增大第二导电类型漂移区21的掺杂浓度，降低比导通电阻，并且工艺上仅需要多次注入即可，无需多余的步骤。
实施例4
如图4所示，为实施例4的具有电场钳位层的匀场器件结构示意图，本例与实施例1的结构不同在于，在第二导电类型漂移区21的体内设有第一导电类型电场钳位层14和第二导电类型埋层25。所述器件在体内引入两种不同导电类型的埋层，其作用在于改善体内的电场分布，同时，埋层的层数可以根据需要增加，工艺上完全兼容，且仅需要改变注入杂质的类型以及能量即可。
实施例5
如图5所示，为实施例5的具有电场钳位层的匀场器件结构示意图，本例与实施例1的结构不同在于，在保证耗尽连续性的情况下，第一导电类型电场钳位层14在源漏方向为多个分离的条状，其意义在于，本器件漂移区采用的是注入推阱的形式，浓度分布满足高斯分布，在表面的杂质浓度最高，体内的杂质浓度最低，因此，把电场钳位层改为条状，不仅可以保持其原为电场钳位的作用，并且增大表面高浓度的导通路径，降低器件比导通电阻。此外，在保证耗尽连续性的情况下，第一导电类型电场钳位层14在源漏方向为多个分离的圆形、或椭圆形、或椭圆条形。可以流出表面的高浓度第二导电类型漂移区21，提高性能。
实施例6
如图6所示，为实施例2的具有电场钳位层的匀场器件结构示意图，本例与实施例1的结构不同在于，所述漂移区的纵向浮空场板***第一导电类型半导体衬底11内部。纵向浮空场板能同时对第一导电类型半导体衬底11和第二导电类型漂移区21进行耗尽，漏端纵向场板优化靠近漏端的体内电场，其工作原理与实施例1基本相同。
实施例7
如图7所示，为实施例7的具有电场钳位层的匀场器件结构示意图，本例与实施例1的结构不同在于，在纵向浮空场板的底部，穿过槽孔注入形成第二导电类型埋层25。本例中第二导电类型埋层25在槽底引入低阻导电通路，进一步降低器件电阻，提高器件电流，其工作原理与实施例1基本相同。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种具有电场钳位层的匀场器件，其特征在于包括：
第一导电类型半导体衬底(11)、第一导电类型阱区(12)、第一导电类型源端重掺杂区(13)，第一导电类型电场钳位层(14)、第二导电类型漂移区(21)、第二导电类型阱区(22)、第二导电类型源端重掺杂区(23)，第二导电类型漏端重掺杂区(24)、第一介质氧化层(31)、第二介质氧化层(32)、第三介质氧化层(33)、多晶硅电极(41)、控制栅多晶硅电极(42)；
其中，第二导电类型漂移区(21)位于第一导电类型半导体衬底(11)上方，第一导电类型源端重掺杂区(13)和第二导电类型源端重掺杂区(23)位于第一导电类型阱区(12)中，第二导电类型阱区(22)位于第二导电类型漂移区(21)内部右侧，第一导电类型阱区(12)位于第二导电类型漂移区(21)的左侧，第二导电类型漏端重掺杂区(24)位于第一导电类型阱区(22)中；一部分第一导电类型电场钳位层(14)位于第二导电类型漂移区(21)内部上方且位于第三介质氧化层(33)下方，另一部分电场钳位层(14)在第一导电类型阱区(12)内；第二介质氧化层(32)位于第一导电类型阱区(12)上方，并且左端与第二导电类型源端重掺杂区(23)相接触、右端与第二导电类型漂移区(21)相接触；第三介质氧化层(33)位于第二介质氧化层(32)与第二导电类型漏端重掺杂区(24)之间的第二导电类型漂移区(21)的上表面；控制栅多晶硅电极(42)覆盖在第二介质氧化层(32)的上表面并部分延伸至第三介质氧化层(33)的上表面；
第一介质氧化层(31)和浮空场板多晶硅电极(41)构成纵向延伸的纵向浮空场板，纵向浮空场板的个数为1个到多个；所述纵向浮空场板周期性的分布在整个第二导电类型漂移区(21)中，形成具有多个等势浮空槽的耐压层；分布在整个第二导电类型漂移区(21)中的相邻纵向浮空场板的纵向间距和横向间距相等，横向为源漏方向，纵向为垂直于源漏方向。
2.根据权利要求1所述的具有电场钳位层的匀场器件，其特征在于：源漏方向上相邻的纵向浮空场板错开排布。
3.根据权利要求1所述的具有电场钳位层的匀场器件，其特征在于：第二导电类型漂移区(21)的体内设有1个或多个第一导电类型电场钳位层(14)。
4.根据权利要求1所述的具有电场钳位层的匀场器件，其特征在于：在第二导电类型漂移区(21)的体内设有第一导电类型电场钳位层(14)和第二导电类型埋层(25)。
5.根据权利要求1所述的具有电场钳位层的匀场器件，其特征在于：第二导电类型漂移区(21)的深度大于纵向浮空场板的深度，纵向浮空场板底端与第一导电类型半导体衬底(11)之间留有一段间距，形成底部的导电通路；
或者所述漂移区的纵向浮空场板***第一导电类型半导体衬底(11)内部。
6.根据权利要求1所述的具有电场钳位层的匀场器件，其特征在于：在纵向浮空场板的底部，穿过槽孔注入形成第二导电类型埋层(25)。
7.根据权利要求1所述的具有电场钳位层的匀场器件，其特征在于：纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形；
并且/或者第一导电类型电场钳位层(14)在源漏方向为多个分离的条状、或圆形、或椭圆形、或椭圆条形。
8.权利要求1所述的具有电场钳位层的匀场器件的制造方法，其特征在于包括如下步骤：
步骤1：选择第一类导电类型半导体衬底(11)；
步骤2：在第一导电类型半导体衬底(11)上方注入推结得到第二导电类型漂移区(21)；
步骤3：确定槽的深度以及槽间距，通过光刻以及刻蚀形成槽；
步骤4：在槽壁形成第一介质氧化层，淀积多晶并刻蚀至硅平面；
步骤5：通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区(22)；
步骤6：热氧化形成第二介质氧化层(32)，并淀积刻蚀形成第三介质氧化层(33)；
步骤7：通过离子注入第一导电类型杂质并推结，形成第一导电类型阱区(12)，离子注入穿过第二介质氧化层形成第一导电类型电场钳位层(14)，两者采用同一道版次；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极(42)；
步骤9：注入激活形成第一导电类型源端重掺杂区(13)，第二导电类型源端重掺杂区(23)与第二导电类型漏端重掺杂区(24)。
9.根据权利要求8所述的具有电场钳位层的匀场器件的制造方法，其特征在于：步骤2的第二导电类型漂移区(21)通过外延得到。
10.权利要求8所述的具有电场钳位层的匀场器件的制造方法在制备SiC、GaN宽禁带半导体中的应用。
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Cited By (1)
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|---|---|---|---|---|
| CN114864670A (zh) * | 2022-05-13 | 2022-08-05 | 电子科技大学 | 缓解体内曲率效应的均匀电场器件及制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105070759A (zh) * | 2015-08-31 | 2015-11-18 | 上海华虹宏力半导体制造有限公司 | Nldmos器件及其制造方法 |
| CN105428415A (zh) * | 2015-11-16 | 2016-03-23 | 上海华虹宏力半导体制造有限公司 | Nldmos器件及其制造方法 |
| CN110459599A (zh) * | 2019-08-31 | 2019-11-15 | 电子科技大学 | 具有深埋层的纵向浮空场板器件及制造方法 |
| CN111969043A (zh) * | 2020-08-28 | 2020-11-20 | 电子科技大学 | 高压三维耗尽超结ldmos器件及其制造方法 |
-
2021
- 2021-08-19 CN CN202110952495.8A patent/CN113659008A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105070759A (zh) * | 2015-08-31 | 2015-11-18 | 上海华虹宏力半导体制造有限公司 | Nldmos器件及其制造方法 |
| CN105428415A (zh) * | 2015-11-16 | 2016-03-23 | 上海华虹宏力半导体制造有限公司 | Nldmos器件及其制造方法 |
| CN110459599A (zh) * | 2019-08-31 | 2019-11-15 | 电子科技大学 | 具有深埋层的纵向浮空场板器件及制造方法 |
| CN111969043A (zh) * | 2020-08-28 | 2020-11-20 | 电子科技大学 | 高压三维耗尽超结ldmos器件及其制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114864670A (zh) * | 2022-05-13 | 2022-08-05 | 电子科技大学 | 缓解体内曲率效应的均匀电场器件及制造方法 |
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