CN111384153A - 一种具有接地p型区的sgt器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种具有接地P型区的SGT器件，属于功率半导体技术领域。本发明的一种具有接地P型区的SGT器件，通过引入接地P型区，形成空穴抽取通路，消除热空穴对沟槽栅氧化层的去钝化作用；接地P型区与漂移区形成的PN结在器件阻断状态下反偏，降低沟槽底部的电场峰值，减少热空穴的产生。采用本发明可以具有较大的正向电流、较小的阈值电压、较小的导通电阻等特性，并且有效解决了SGT击穿电压不稳定的可靠性问题，同时，本发明还具有屏蔽栅结构的优点。此外，本发明还涉及一种具有接地P型区的SGT器件的制备方法。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种具有接地P型区的SGT器件及其制备方法。
背景技术
功率MOSFET是多子导电器件，具有开关速度快、输入阻抗高、易驱动等优点。功率MOSFET作为电力电子***的核心器件，业内的主要研究目标之一是实现其低功耗，功率MOSFET的功耗主要分为静态功耗和动态功耗，通常用器件的导通电阻来衡量器件的静态功耗，用栅电荷来衡量器件的动态功耗。传统的双扩散MOSFET采用双扩散技术形成体区，因此元胞宽度大，同时由于其内部JFET区的存在，使得其导通电阻较大。而槽栅MOSFET的栅极沟槽处于体区，并深入漂移区，导电沟道为纵向沟道，因此可以提高元胞密度和消除JFET区电阻，所以其导通电阻更小，但导通电阻仍然在“硅极限”以上。
为了提高功率MOSFET的性能，国内外提出了超结MOSFET和SGT(Shield-gate-trench)等新型结构。超结MOSFET采用P柱与N柱互相间隔的超结结构，P柱与N柱能够完全耗尽，起到电荷补偿效应，通过这一结构，在高压功率器件领域中，导通电阻可以下降到“硅极限”以下。但是在制造低压超结MOSFET时无法避免N柱与P柱掺杂杂质的互相扩散，导致N柱的电阻率上升，这在生产过程中很难被控制，这一点在低压超结结构中是不能被接受的。而SGT结构可利用其第一层多晶层(Shield)作为“体内场板”来降低漂移区的电场，所以SGT通常具有更低的导通电阻和更高的击穿电压，广泛应用于中低压(20V-250V)的TRENCH MOS产品。
虽然SGT能很好实现导通损耗和驱动损耗的折中，但由于屏蔽栅的引入，SGT存在着与时间相关的雪崩击穿的不稳定性，这已经严重影响了SGT器件的可靠性。在应力条件下，雪崩产生的热空穴使得氧化层与硅界面发生去钝化反应，器件内电场再分布，导致雪崩击穿电压随着时间的增加而先增大后减小(walk out/walk in)。当漏源击穿电压降低到低于应用电路的工作电压时，器件发生失效，影响整个***的运行。解决SGT MOSFET的可靠性问题，是实现其大规模应用的前提条件。本发明提出的结构可以在SGT结构基础上有效的避免发生walk out/walk in现象，增大SGT在应用中的可靠性。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种具有接地P型区的SGT器件及其制备方法。
为解决上述技术问题，本发明实施例提供一种具有接地P型区的SGT器件，包括从下至上依次层叠设置的金属化漏极、N+衬底、N-漂移区和金属化源极；
所述N-漂移区中具有沟槽栅结构、第一P型掺杂区、P型重掺杂区、N+重掺杂区和第二P型掺杂区；所述沟槽栅结构包括控制栅电极、屏蔽栅电极和氧化层，控制栅电极和屏蔽栅电极上下间隔地位于所述氧化层中；
第一P型掺杂区位于所述沟槽栅结构一侧的N-漂移区的顶层，P型重掺杂区和N+重掺杂区并排位于所述第一P型掺杂区的顶层，所述第一P型掺杂区和N+重掺杂区的侧面与所述氧化层的一侧接触；
第二P型掺杂区位于所述沟槽栅结构另一侧的N-漂移区的顶层，第二P型掺杂区的侧面与所述氧化层的另一侧接触；第一P型掺杂区的垂直深度不超过控制栅电极的深度，第二P型掺杂区的垂直深度超过控制栅电极的深度；金属化源极与P+重掺杂区、N+重掺杂区和第二P型掺杂区接触，和控制栅电极通过所述氧化层相隔离；屏蔽栅电极和金属化源极短接；
第二P型掺杂区接地，当器件正向导通时，控制栅电极接正电位，金属化漏极接正电位，金属化源极接零电位；当器件反向阻断时，控制栅电极和金属化源极短接且接零电位，金属化漏极接正电位。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，所述氧化层为二氧化硅或者为二氧化硅和氮化硅的复合材料。
进一步的，所述控制栅电极和屏蔽栅电极为多晶硅。
进一步的，器件所使用的半导体材料为体硅、碳化硅、砷化镓或锗硅。
为解决上述技术问题，本发明实施例提供了一种具有接地P型区的SGT器件的制备方法，包括以下步骤：
在N+衬底上形成N-漂移区；
采用光刻工艺在所述N-漂移区中形成第一沟槽；
在所述第一沟槽的侧壁和底部形成氧化层；
采用淀积工艺，在第一沟槽的氧化层上形成屏蔽栅电极，并采用刻蚀工艺去除所述第一沟槽上部的氧化层和屏蔽栅电极，从而形成第二沟槽；
在所述第二沟槽的侧壁和底部形成氧化层，采用淀积工艺在氧化层上形成控制栅电极，并在所述控制栅电极上淀积氧化层；
采用离子注入工艺，在第一沟槽的一侧注入硼离子，形成第一P型掺杂区，在第一沟槽的另一侧注入硼离子，形成第二P型掺杂区，第一P型掺杂区的垂直深度不超过控制栅电极的深度，第二P型掺杂区的垂直深度超过控制栅电极的深度；
采用离子注入工艺，在第一P型掺杂区的顶层远离第一沟槽的一侧注入硼离子，形成P型重掺杂区，在第一P型掺杂区的顶层另一侧注入砷离子，形成N+重掺杂区；
在P+重掺杂区、N+重掺杂区、氧化层和第二P型掺杂区上形成金属化源极，在N+衬底的背面形成金属化漏极；
其特征在于：第二P型掺杂区接地，当器件正向导通时，控制栅电极接正电位，金属化漏极接正电位，金属化源极接零电位；当器件反向阻断时，控制栅电极和金属化源极短接且接零电位，金属化漏极接正电位。
进一步的，所述N+衬底为N+单晶硅衬底，晶向为<100>。
进一步的，采用气相外延VPE方法在N+衬底上形成N-漂移区。
进一步的，采用光刻工艺在所述N-漂移区中形成第一沟槽的步骤，具体为：在所述N-漂移区上淀积硬掩膜作为阻挡层，利用光刻板进行曝光，采用反应离子刻蚀或等离子刻蚀刻蚀出第一沟槽。
进一步的，所述硬掩膜为氮化硅。
进一步的，采用热氧化工艺形成氧化层。
进一步的，所述氧化层为二氧化硅或者为二氧化硅和氮化硅的复合材料。
进一步的，所述控制栅电极和屏蔽栅电极为多晶硅。
进一步的，器件所使用的半导体材料为体硅、碳化硅、砷化镓或锗硅。
下面从两个方面说明本发明的工作原理：
(1)器件的正向导通
本发明所提供的具有接地P型区的SGT器件，其正向导通时的电极连接方式为：控制栅电极接正电位，金属化漏极接正电位，金属化源极接零电位。当控制栅电极施加的正偏电压达到阈值电压时，在第一P型掺杂区中靠近氧化层的一侧形成反型沟道；在金属化漏极的正向偏压下，电子作为载流子从N+重掺杂区经过第一P型掺杂区中的反型沟道，注入N-漂移区，并到达金属化漏极形成正向电流，SGT器件导通。
(2)器件的反向阻断
本发明所提供的具有接地P型区的SGT器件，其反向阻断时的电极连接方式为：控制栅电极和金属化源极短接且接零电位，金属化漏极接正电位。
由于零偏压时第一P型掺杂区中没有反型层沟道，多子电子的导电通路被夹断。增大反向电压时，耗尽层边界将向靠近金属化漏极一侧的N-漂移区扩展以承受反向电压。与普通的槽栅VDMOS相比，在N-漂移区掺杂浓度相同的情况下，由于屏蔽栅电极的存在，SGT的N-漂移区内可以实现电荷平衡，形成横向电场，漂移区电场得到改善。在击穿电压相同时，SGT的导通电阻更小，且栅漏电流更小。
接地P型掺杂区的引入，使得器件在阻断状态下形成沿沟槽侧壁到第二P型掺杂区的空穴抽取通路，将雪崩产生的热空穴抽走，避免热空穴使器件的击穿电压不稳定，如图2所示。同时第二P型掺杂区与N-漂移区形成的PN结反偏，结处出现高电场，降低沟槽底部的电场峰值，减少热空穴的产生，进一步提高SGT击穿电压的稳定性。
本发明的有益效果是：本发明所提供的一种具有接地P型区的SGT器件，具有较大的正向电流、较小的阈值电压、较小的导通电阻等特性，并且有效解决了SGT击穿电压不稳定的可靠性问题。
附图说明
图1为本发明实施例的一种具有接地P型区的SGT器件的结构示意图；
图2为本发明实施例的一种具有接地P型区的SGT器件在阻断状态下，空穴抽取通路示意图；
图3-1至3-9为本发明实施例的一种具有接地P型区的SGT器件的制备方法的结构示意图。
附图中，各标号所代表的部件列表如下：
1、金属化漏极，2、N+衬底，3、N-漂移区，4、控制栅电极，5、屏蔽栅电极，6、氧化层，7、第一P型掺杂区，8、P型重掺杂区，9、N+重掺杂区，10、第二P型掺杂区，11、金属化源极。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图1所示，本发明第一实施例提供的一种具有接地P型区的SGT器件，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3和金属化源极11；
所述N-漂移区3中具有沟槽栅结构、第一P型掺杂区7、P型重掺杂区8、N+重掺杂区9和第二P型掺杂区10；所述沟槽栅结构包括控制栅电极4、屏蔽栅电极5和氧化层6，控制栅电极4和屏蔽栅电极5上下间隔地位于所述氧化层6中；
第一P型掺杂区7位于所述沟槽栅结构一侧的N-漂移区3的顶层，P型重掺杂区8和N+重掺杂区9并排位于所述第一P型掺杂区7的顶层，所述第一P型掺杂区7和N+重掺杂区9的侧面与所述氧化层6的一侧接触；
第二P型掺杂区10位于所述沟槽栅结构另一侧的N-漂移区3的顶层，第二P型掺杂区10的侧面与所述氧化层6的另一侧接触；第一P型掺杂区7的垂直深度不超过控制栅电极4的深度，第二P型掺杂区10的垂直深度超过控制栅电极4的深度；金属化源极11与P+重掺杂区8、N+重掺杂区9和第二P型掺杂区10接触，和控制栅电极4通过所述氧化层6相隔离；屏蔽栅电极5和金属化源极11短接；
第二P型掺杂区10接地，当器件正向导通时，控制栅电极4接正电位，金属化漏极1接正电位，金属化源极(11)接零电位；当器件反向阻断时，控制栅电极4和金属化源极11短接且接零电位，金属化漏极1接正电位。
可选地，所述氧化层6为二氧化硅或者为二氧化硅和氮化硅的复合材料。
可选地，所述控制栅电极4和屏蔽栅电极5为多晶硅。
可选地，器件所使用的半导体材料为体硅、碳化硅、砷化镓或锗硅。
如图3-1至3-9所示，本发明第二实施例提供的一种具有接地P型区的SGT器件的制备方法，包括以下步骤：
在N+衬底2上形成N-漂移区3，如图3-1所示；
采用光刻工艺在所述N-漂移区3中形成第一沟槽，如图3-2所示；
在所述第一沟槽的侧壁和底部形成氧化层，如图3-3所示；
采用淀积工艺，在第一沟槽的氧化层上形成屏蔽栅电极5，并采用刻蚀工艺去除所述第一沟槽上部的氧化层和屏蔽栅电极5，从而形成第二沟槽，如图3-4所示；
在所述第二沟槽的侧壁和底部形成氧化层，如图3-5所示，采用淀积工艺在氧化层上形成控制栅电极4，并在所述控制栅电极4上淀积氧化层，如图3-6所示；
采用离子注入工艺，在第一沟槽的一侧注入硼离子，形成第一P型掺杂区7，在第一沟槽的另一侧注入硼离子，形成第二P型掺杂区10，第一P型掺杂区7的垂直深度不超过控制栅电极4的深度，第二P型掺杂区10的垂直深度超过控制栅电极4的深度，如图3-7所示；
采用离子注入工艺，在第一P型掺杂区7的顶层远离第一沟槽的一侧注入硼离子，形成P型重掺杂区8，在第一P型掺杂区7的顶层另一侧注入砷离子，形成N+重掺杂区9，如图3-8所示；
在P+重掺杂区8、N+重掺杂区9、氧化层和第二P型掺杂区10上形成金属化源极11，在N+衬底2的背面形成金属化漏极1，如图3-9所示；
第二P型掺杂区10接地，当器件正向导通时，控制栅电极4接正电位，金属化漏极1接正电位，金属化源极11接零电位；当器件反向阻断时，控制栅电极4和金属化源极11短接且接零电位，金属化漏极1接正电位。
可选地，所述N+衬底2为N+单晶硅衬底，晶向为<100>。
可选地，采用气相外延VPE方法在N+衬底2上形成N-漂移区3。
可选地，采用光刻工艺在所述N-漂移区3中形成第一沟槽的步骤，具体为：在所述N-漂移区3上淀积硬掩膜作为阻挡层，利用光刻板进行曝光，采用反应离子刻蚀或等离子刻蚀刻蚀出第一沟槽。
可选地，所述硬掩膜为氮化硅。
可选地，采用热氧化工艺形成氧化层。
可选地，所述氧化层为二氧化硅或者为二氧化硅和氮化硅的复合材料。
可选地，所述控制栅电极4和屏蔽栅电极5为多晶硅。
可选地，器件所使用的半导体材料为体硅、碳化硅、砷化镓或锗硅。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种具有接地P型区的SGT器件，包括从下至上依次层叠设置的金属化漏极(1)、N+衬底(2)、N-漂移区(3)和金属化源极(11)；
所述N-漂移区(3)中具有沟槽栅结构、第一P型掺杂区(7)、P型重掺杂区(8)、N+重掺杂区(9)和第二P型掺杂区(10)；所述沟槽栅结构包括控制栅电极(4)、屏蔽栅电极(5)和氧化层(6)，控制栅电极(4)和屏蔽栅电极(5)上下间隔地位于所述氧化层(6)中；
第一P型掺杂区(7)位于所述沟槽栅结构一侧的N-漂移区(3)的顶层，P型重掺杂区(8)和N+重掺杂区(9)并排位于所述第一P型掺杂区(7)的顶层，所述第一P型掺杂区(7)和N+重掺杂区(9)的侧面与所述氧化层(6)的一侧接触；
第二P型掺杂区(10)位于所述沟槽栅结构另一侧的N-漂移区(3)的顶层，第二P型掺杂区(10)的侧面与所述氧化层(6)的另一侧接触；第一P型掺杂区(7)的垂直深度不超过控制栅电极(4)的深度，第二P型掺杂区(10)的垂直深度超过控制栅电极(4)的深度；金属化源极(11)与P+重掺杂区(8)、N+重掺杂区(9)和第二P型掺杂区(10)接触，和控制栅电极(4)通过所述氧化层(6)相隔离；屏蔽栅电极(5)和金属化源极(11)短接；
其特征在于：第二P型掺杂区(10)接地，当器件正向导通时，控制栅电极(4)接正电位，金属化漏极(1)接正电位，金属化源极(11)接零电位；当器件反向阻断时，控制栅电极(4)和金属化源极(11)短接且接零电位，金属化漏极(1)接正电位。
2.根据权利要求1所述的一种具有接地P型区的SGT器件，其特征在于，所述氧化层(6)为二氧化硅或者为二氧化硅和氮化硅的复合材料。
3.根据权利要求1所述的一种具有接地P型区的SGT器件，其特征在于，所述控制栅电极(4)和屏蔽栅电极(5)为多晶硅。
4.根据权利要求1所述的一种具有接地P型区的SGT器件，其特征在于，器件所使用的半导体材料为体硅、碳化硅、砷化镓或锗硅。
5.一种具有接地P型区的SGT器件的制备方法，包括以下步骤：
在N+衬底(2)上形成N-漂移区(3)；
采用光刻工艺在所述N-漂移区(3)中形成第一沟槽；
在所述第一沟槽的侧壁和底部形成氧化层；
采用淀积工艺，在第一沟槽的氧化层上形成屏蔽栅电极(5)，并采用刻蚀工艺去除所述第一沟槽上部的氧化层和屏蔽栅电极(5)，从而形成第二沟槽；
在所述第二沟槽的侧壁和底部形成氧化层，采用淀积工艺在氧化层上形成控制栅电极(4)，并在所述控制栅电极(4)上淀积氧化层；
采用离子注入工艺，在第一沟槽的一侧注入硼离子，形成第一P型掺杂区(7)，在第一沟槽的另一侧注入硼离子，形成第二P型掺杂区(10)，第一P型掺杂区(7)的垂直深度不超过控制栅电极(4)的深度，第二P型掺杂区(10)的垂直深度超过控制栅电极(4)的深度；
采用离子注入工艺，在第一P型掺杂区(7)的顶层远离第一沟槽的一侧注入硼离子，形成P型重掺杂区(8)，在第一P型掺杂区(7)的顶层另一侧注入砷离子，形成N+重掺杂区(9)；
在P+重掺杂区(8)、N+重掺杂区(9)、氧化层和第二P型掺杂区(10)上形成金属化源极(11)，在N+衬底(2)的背面形成金属化漏极(1)；
其特征在于：第二P型掺杂区(10)接地，当器件正向导通时，控制栅电极(4)接正电位，金属化漏极(1)接正电位，金属化源极(11)接零电位；当器件反向阻断时，控制栅电极(4)和金属化源极(11)短接且接零电位，金属化漏极(1)接正电位。
6.根据权利要求1所述的一种具有接地P型区的SGT器件的制备方法，其特征在于，所述N+衬底(2)为N+单晶硅衬底，晶向为<100>。
7.根据权利要求1所述的一种具有接地P型区的SGT器件的制备方法，其特征在于，采用气相外延VPE方法在N+衬底(2)上形成N-漂移区(3)。
8.根据权利要求1所述的一种具有接地P型区的SGT器件的制备方法，其特征在于，采用光刻工艺在所述N-漂移区(3)中形成第一沟槽的步骤，具体为：在所述N-漂移区(3)上淀积硬掩膜作为阻挡层，利用光刻板进行曝光，采用反应离子刻蚀或等离子刻蚀刻蚀出第一沟槽。
9.根据权利要求8所述的一种具有接地P型区的SGT器件的制备方法，其特征在于，所述硬掩膜为氮化硅。
10.根据权利要求1所述的一种具有接地P型区的SGT器件的制备方法，其特征在于，采用热氧化工艺形成氧化层。
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