CN118231468A - 一种功率半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 26
- 230000008569 process Effects 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 210000000746 body region Anatomy 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 7
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 238000005429 filling process Methods 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 230000035945 sensitivity Effects 0.000 abstract 1
- 238000005549 size reduction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000013386 optimize process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种功率半导体器件，器件底部设有第一导电类型衬底、位于第一导电类型衬底上方的第一导电类型外延层，第一导电类型外延层内设有槽栅结构和若干第二导电类型柱形区，在第二导电类型柱形区和与其相邻的栅极沟槽之间设有第一导电类型掺杂区。在功率器件尺寸日益缩小的趋势下，槽栅的引入成为必然，以提升器件功率密度，降低损耗。但尺寸的缩小导致超结的横向扩散将对器件性能产生更大的影响，在槽栅器件中甚至会扩散至栅极阻挡电流通路；本发明在此背景下，在栅底电流流通路径上引入高掺杂区，在阻挡超结扩散的同时，提升了器件的电流能力，同时降低了器件对工艺偏差的敏感度。
Description
技术领域
本发明属于半导体技术领域，涉及一种超级结功率半导体器件。
背景技术
功率MOS器件是功率处理与转换的主要器件之一，具有高的输入阻抗、易驱动等优点，因此广泛应用于汽车电子、工业电子、消费电子等领域。理想功率MOS器件往往要求高的击穿电压(Breakdown Voltage，BV)和低的比导通电阻(Specific on resistance，Ron,sp)，从而尽可能的降低导通损耗。但受限于“硅极限”关系，传统MOS器件的Ron,sp和BV存在制约关系。因此19世纪80年代，发明了超级结器件，超级结结构的引入极大的缓解了Ron,sp-BV两者之间的矛盾关系。超级结器件通过采用交替的P型和N型区域实现电荷补偿，进而得到较低的比导通电阻Ron,sp和较高的击穿电压BV，超级结器件具有良好的性能。随着对超级结器件性能和功率处理能力的要求提升，超级结MOSFET也开始采用槽栅(Trench gate)结构，槽栅结构可以进一步缩小器件尺寸，降低导通电阻同时提高电流能力，减小寄生电容，为超级结器件的特性优化提供了更进一步的发展。但随着槽栅结构的引入与元胞尺寸的减小，PN条在工艺中的扩散现象变得更加严重，工艺厂必须严格控制热扩散工艺过程，才能保证器件性能不受工艺影响，其中，P/N条扩散导致的栅极底部电流通路受阻问题也需要采用更加优化的工艺或结构去解决，以提高器件生产中的工艺容差。
发明内容
本发明对于超结功率器件通态电流优化提出了一种结构及实施工艺。
为实现上述发明目的，本发明技术方案如下：
一种功率半导体器件，器件元胞区底部设有漏极金属10、位于漏极金属10上方的第一导电类型衬底1、位于第一导电类型衬底1上方的第一导电类型外延层2、位于第一导电类型外延层2上方的介质层13及位于第一导电类型外延层2内的以一定间距排列的若干第二导电类型柱形区3；在所述第一导电类型外延层2内，第二导电类型柱形区3顶部设有第二导电类型体区4，在所述第二导电类型体区4内设有第二导电类型体接触区5和第一导电类型源区6；所述第一导电类型源区6位于第二导电类型体接触区5的左右两侧，所述第二导电类型体接触区5及第一导电类型源区6均与源极金属11相连；第一导电类型外延层2内，设有从顶部延伸至体内的栅极沟槽7，栅极沟槽7深度大于第二导电类型体区4的深度、且栅极沟槽7横向上位于第二导电类型柱形区3之间，栅极沟槽7内填充有栅氧化层8与栅极多晶硅9，栅极沟槽7两侧与第一导电类型源区6相接；在第二导电类型柱形区3和与其相邻的栅极沟槽7之间设有第一导电类型掺杂区12。
作为优选方式，基于多外延注入工艺超结或深槽刻蚀填充超结，在第一导电类型外延层2顶部进行刻槽，在槽底与侧壁进行第一导电类型离子注入，形成第一导电类型掺杂区；进一步刻蚀掉第一导电类型掺杂区的底部，形成栅极沟槽7两侧分立的第一导电类型掺杂区12；在栅极沟槽7内填充栅极氧化层8与栅极多晶硅9；进行第二导电类型自对准注入形成第二导电类型体区4，进行第一导电类型离子注入形成重掺杂第一导电类型源区6；淀积介质层13，打孔注入第二导电类型体接触区5并填充源极金属11。
作为优选方式，第一导电类型掺杂区12的实施工艺为：先进行第一导电类型离子注入形成第一导电类型掺杂区12，再生长一层第一导电类型顶部外延层2A，对第一导电类型顶部外延层2A顶部进行刻槽，槽底深度大于或等于第一导电类型掺杂区12。
作为优选方式，第一导电类型掺杂区12位于第二导电类型柱形区3的两侧，深度等于或超过第二导电类型柱状区3；基于该结构，其实施工艺为：采用深槽刻蚀填充工艺时进行侧壁离子注入得到，或在多外延注入工艺中采用加版离子注入工艺得到。
作为优选方式，第一导电类型掺杂区12位于第二导电类型柱形区3的两侧及底部。
作为优选方式，栅极沟槽7内填充有栅极氧化层8及上下分离的第一多晶硅结构9A、第二多晶硅结构9B，第一多晶硅9A深度超过第二导电类型体区4。
作为优选方式，第一导电类型掺杂区12的掺杂浓度高于第一导电类型外延层2的浓度。
作为优选方式，所述结构包括N型功率半导体器件及其元胞结构和P型功率半导体器件及其元胞结构，对于N型功率半导体器件的结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的结构，第一导电类型为P型，第二导电类型为N型。
本发明的有益效果为：本发明在作为开关器件的超级结器件内引入槽栅结构，进一步缩小器件尺寸，降低导通电阻，提高电流能力，减小寄生电容基础上，通过在槽栅和超结之间引入高浓度掺杂区，优化了小尺寸下PN条扩散导致的电流路径变窄的问题，提高了器件电流密度，优化了小尺寸下工艺偏差带来的退化问题。
附图说明
图1为现有技术中一种超结功率半导体器件元胞区原始结构示意图；
图2为本发明实施例1的一种功率半导体器件结构示意图；
图3为本发明实施例3的一种功率半导体器件结构示意图；
图4为本发明实施例4的一种功率半导体器件结构示意图；
图5为本发明实施例5的一种功率半导体器件结构示意图；
图6A为本发明实施例1栅极沟槽7刻蚀后的器件结构示意图；
图6B为本发明实施例1继图6A后的实施步骤示意图；
图6C为本发明实施例1继图6B后的实施步骤示意图；
图6D为本发明实施例1继图6C后的实施步骤示意图；
图7A为本发明实施例2第一导电类型掺杂区12注入后的器件结构示意图；
图7B为本发明实施例2继图7A后的实施步骤示意图；
图7C为本发明实施例2继图7B后的实施步骤示意图；
1为第一导电类型衬底，2为第一导电类型外延层，2A为第一导电类型顶部外延层，3为第一导电类型柱形区，4为第二导电类型体区，5为第二导电类型体接触区，6为第一导电类型源区，7为栅极沟槽，8为栅极氧化层，9为栅极多晶硅，9A为第一多晶硅结构，9B为第二多晶硅结构，10为漏极金属，11为源极金属，12为第一导电类型掺杂区，13为介质层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1：
图1所示为现有功率半导体器件结构，由于引入槽栅结构，超结功率器件的元胞尺寸可大幅下降，器件的电流密度提升、导通电阻下降，该结构更适配高功率密度应用。但基于图1所示结构，元胞区内理想PN条结构如图1中第一导电类型柱形区3所示，但受到工艺条件和小尺寸的影响，PN条条宽变窄的同时，热扩散的影响也更加显著，实际工艺下，所得PN条将发生横向扩散，当扩散达到栅极底部沟道下方时，电流的流通路径将会变窄甚至被阻断，这对器件的电学性能将产生很大的影响。
基于图1所示结构，提出优化后结构如图2所示，其工艺实施方法如6A-6D所示：
如图2所示，本实施例提出一种功率半导体器件：
器件元胞区底部设有漏极金属10、位于漏极金属10上方的第一导电类型衬底1、位于第一导电类型衬底1上方的第一导电类型外延层2、位于第一导电类型外延层2上方的介质层13及位于第一导电类型外延层2内的以一定间距排列的若干第二导电类型柱形区3；在所述第一导电类型外延层2内，第二导电类型柱形区3顶部设有第二导电类型体区4，在所述第二导电类型体区4内设有第二导电类型体接触区5和第一导电类型源区6；所述第一导电类型源区6位于第二导电类型体接触区5的左右两侧，所述第二导电类型体接触区5及第一导电类型源区6均与源极金属11相连；第一导电类型外延层2内，设有从顶部延伸至体内的栅极沟槽7，栅极沟槽7深度大于第二导电类型体区4的深度、且栅极沟槽7横向上位于第二导电类型柱形区3之间，栅极沟槽7内填充有栅氧化层8与栅极多晶硅9，栅极沟槽7两侧与第一导电类型源区6相接；在第二导电类型柱形区3和与其相邻的栅极沟槽7之间设有第一导电类型掺杂区12。
针对提出器件结构，其实施工艺为：基于多外延注入工艺超结或深槽刻蚀填充超结，如图6A所示，在第一导电类型外延层2顶部进行刻槽；如图6B所示，在槽底与侧壁进行第一导电类型离子注入，形成第一导电类型掺杂区；如图6C所示，进一步刻蚀掉第一导电类型掺杂区的底部，形成栅极沟槽7两侧分立的第一导电类型掺杂区12；如图6D所示，在栅极沟槽7内填充栅极氧化层8与栅极多晶硅9；进行第二导电类型自对准注入形成第二导电类型体区4，进行第一导电类型离子注入形成重掺杂第一导电类型源区6；淀积介质层13，打孔注入第二导电类型体接触区5并填充源极金属11。
本例的工作原理为：本实施例在器件栅极底部两侧引入高掺杂第一导电类型区，阻隔了第二导电类型柱形区向栅极的扩散，同时展宽了栅极底部的电流流通路径，大大提升了器件的电流密度，提高了器件设计的工艺容差。
优选的，第一导电类型掺杂区12的掺杂浓度高于第一导电类型外延层2的浓度。
优选的，所述结构包括N型功率半导体器件及其元胞结构和P型功率半导体器件及其元胞结构，对于N型功率半导体器件的结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的结构，第一导电类型为P型，第二导电类型为N型。
实施例2:
如图7A-7C所示，本实施例和实施例1的区别在于：
采用了一种不同的实施工艺来形成第一导电类型掺杂区12：
如图7A所示，先进行第一导电类型离子注入形成第一导电类型掺杂区12，再生长一层第一导电类型顶部外延层2A，如图7B所示，对第一导电类型顶部外延层2A顶部进行刻槽，槽底深度大于或等于第一导电类型掺杂区12，如图7C所示。
本实施例通过优先进行离子注入形成第一导电类型掺杂区，在进行栅极刻槽工艺，降低了栅底注入的工艺难度，同时也降低了离子注入对槽栅底部产生的损伤或缺陷。
实施例3：
如图3所示，本实施例和实施例1的区别在于：
第一导电类型掺杂区12的形貌及形成方式发生了变化：
第一导电类型掺杂区12位于第二导电类型柱形区3的两侧，深度等于或超过第二导电类型柱形区3；基于该结构，其实施工艺为：采用深槽刻蚀填充工艺时进行侧壁离子注入得到，或在多外延注入工艺中采用加版离子注入工艺得到。
本实施例通过高掺杂浓度的第一导电类型区设在第二导电类型柱形区的边缘，限制住了第二导电类型柱形区在后续热过程中的横向扩散，留出了栅底的电流流通路径，同时降低了漂移区电阻，优化了导通特性。
实施例4：
如图4所示，本实施例和实施例1的区别在于：
第一导电类型掺杂区12的形貌发生了变化：
第一导电类型掺杂区12位于第二导电类型柱形区3的两侧及底部；
本实施例与实施例3原理相同，其实施方式可以采用槽内外延/注入，在优化流通路径的同时，进一步限制了超结底部的扩散。
实施例5：
如图5所示，本实施例和实施例1的区别在于：
本实施例将槽栅结构替换成了分离栅结构，并进一步延长了栅极的作用长度：
栅极沟槽7内填充有栅极氧化层8及上下分离的第一多晶硅结构9A、第二多晶硅结构9B，第一多晶硅9A深度超过第二导电类型体区4。
本实施例通过分离栅结构，在控制栅调节沟道开启关断的基础上，将底部栅极结构延长，不仅为栅两侧预留了足够宽的电流通路，同时在分离栅的辅助下，漂移区的耗尽变得更加容易，进一步降低了器件的导通电阻，提升功率密度，降低寄生电容和开关损耗。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种功率半导体器件，其特征在于：
器件元胞区底部设有漏极金属(10)、位于漏极金属(10)上方的第一导电类型衬底(1)、位于第一导电类型衬底(1)上方的第一导电类型外延层(2)、位于第一导电类型外延层(2)上方的介质层(13)及位于第一导电类型外延层(2)内的以一定间距排列的若干第二导电类型柱形区(3)；在所述第一导电类型外延层(2)内，第二导电类型柱形区(3)顶部设有第二导电类型体区(4)，在所述第二导电类型体区(4)内设有第二导电类型体接触区(5)和第一导电类型源区(6)；所述第一导电类型源区(6)位于第二导电类型体接触区(5)的左右两侧，所述第二导电类型体接触区(5)及第一导电类型源区(6)均与源极金属(11)相连；第一导电类型外延层(2)内，设有从顶部延伸至体内的栅极沟槽(7)，栅极沟槽(7)深度大于第二导电类型体区(4)的深度、且栅极沟槽(7)横向上位于第二导电类型柱形区(3)之间，栅极沟槽(7)内填充有栅氧化层(8)与栅极多晶硅(9)，栅极沟槽(7)两侧与第一导电类型源区(6)相接；在第二导电类型柱形区(3)和与其相邻的栅极沟槽(7)之间设有第一导电类型掺杂区(12)。
2.根据权利要求1所述的一种功率半导体器件，其特征在于：其实施工艺为：基于多外延注入工艺超结或深槽刻蚀填充超结，在第一导电类型外延层(2)顶部进行刻槽，在槽底与侧壁进行第一导电类型离子注入，形成第一导电类型掺杂区；进一步刻蚀掉第一导电类型掺杂区的底部，形成栅极沟槽(7)两侧分立的第一导电类型掺杂区(12)；在栅极沟槽(7)内填充栅极氧化层(8)与栅极多晶硅(9)；进行第二导电类型自对准注入形成第二导电类型体区(4)，进行第一导电类型离子注入形成重掺杂第一导电类型源区(6)；淀积介质层(13)，打孔注入第二导电类型体接触区(5)并填充源极金属(11)。
3.根据权利要求1所述的一种功率半导体器件，其特征在于：第一导电类型掺杂区(12)的实施工艺为：先进行第一导电类型离子注入形成第一导电类型掺杂区(12)，再生长一层第一导电类型顶部外延层(2A)，对第一导电类型顶部外延层(2A)顶部进行刻槽，槽底深度大于或等于第一导电类型掺杂区(12)。
4.根据权利要求1所述的一种功率半导体器件，其特征在于：第一导电类型掺杂区(12)位于第二导电类型柱形区(3)的两侧，深度等于或超过第二导电类型柱状区(3)；基于该结构，其实施工艺为：采用深槽刻蚀填充工艺时进行侧壁离子注入得到，或在多外延注入工艺中采用加版离子注入工艺得到。
5.根据权利要求1所述的一种功率半导体器件，其特征在于：第一导电类型掺杂区(12)位于第二导电类型柱形区(3)的两侧及底部。
6.根据权利要求1所述的一种功率半导体器件，其特征在于：栅极沟槽(7)内填充有栅极氧化层(8)及上下分离的第一多晶硅结构(9A)、第二多晶硅结构(9B)，第一多晶硅(9A)深度超过第二导电类型体区(4)。
7.根据权利要求1所述的一种功率半导体器件，其特征在于：第一导电类型掺杂区(12)的掺杂浓度高于第一导电类型外延层(2)的浓度。
8.根据权利要求1所述的一种功率半导体器件，其特征在于：所述结构包括N型功率半导体器件及其元胞结构和P型功率半导体器件及其元胞结构，对于N型功率半导体器件的结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的结构，第一导电类型为P型，第二导电类型为N型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410358597.0A CN118231468A (zh) | 2024-03-27 | 2024-03-27 | 一种功率半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410358597.0A CN118231468A (zh) | 2024-03-27 | 2024-03-27 | 一种功率半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118231468A true CN118231468A (zh) | 2024-06-21 |
Family
ID=91506155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410358597.0A Pending CN118231468A (zh) | 2024-03-27 | 2024-03-27 | 一种功率半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118231468A (zh) |
-
2024
- 2024-03-27 CN CN202410358597.0A patent/CN118231468A/zh active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination |