CN111969043A - 高压三维耗尽超结ldmos器件及其制造方法 - Google Patents

高压三维耗尽超结ldmos器件及其制造方法 Download PDF

Info

Publication number
CN111969043A
CN111969043A CN202010888999.3A CN202010888999A CN111969043A CN 111969043 A CN111969043 A CN 111969043A CN 202010888999 A CN202010888999 A CN 202010888999A CN 111969043 A CN111969043 A CN 111969043A
Authority
CN
China
Prior art keywords
region
conduction type
type
conductive type
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010888999.3A
Other languages
English (en)
Inventor
张波
朱旭晗
祖健
章文通
乔明
李肇基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN202010888999.3A priority Critical patent/CN111969043A/zh
Publication of CN111969043A publication Critical patent/CN111969043A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种高压三维耗尽超结LDMOS及其制造方法，包括第二导电类型衬底，第一导电类型漂移区，第一和第二导电类型阱区，第一介质氧化层，第二导电类型埋层，第二介质氧化层，周期性排列的第一和第二导电类型区形成超结；所述第二导电类型埋层以及超结结构均位于第一导电类型漂移区中，其中超结位于第二导电类型埋层上方且与第二导电类型埋层相连；所述第二导电类型埋层在关态下优化器件表面电场，第二导电类型埋层和超结第二导电类型区三面包围超结第一导电类型区，形成三维耗尽超结结构Fin‑SJ结构，允许第一导电类型漂移区和超结第一导电类型区掺杂浓度提高，并且超结结构提供了表面低阻通路，降低器件比导通电阻。

Description

高压三维耗尽超结LDMOS器件及其制造方法
技术领域
本发明属于半导体工艺制造技术领域，具体涉及一种新型高压三维耗尽超结LDMOS器件(Fin-SJ LDMOS器件)及其制造方法。
背景技术
高压LDMOS因其输入阻抗高、损耗低、开关速度快、安全工作区宽的特性和易于集成的特点，一直作为功率集成电路中的核心器件，广泛用于移动通信、汽车电子、LED照明等各个领域中。高压LDMOS的性能往往要求能承受高压的同时尽可能降低比导通电阻，为实现这一目的，现有常用的技术包括横向超结和表面场降低(RESURF)技术，都是通过在漂移区中引入相反的电荷补偿层，在关态时与漂移区相互耗尽达到优化电场并增加漂移区掺杂浓度的目的，从而降低开态时的比导通电阻。但常规超结和RESURF技术的漂移区都只有来自两侧电荷补偿层的辅助耗尽，其对器件性能的改善已经越来越接近极限，如何进一步增加电荷补偿层的补偿能力，提高漂移区掺杂浓度，在保证耐压的同时进一步降低比导通电阻，是器件改进的核心问题。
发明内容
本发明针对背景技术的不足之处，提出一种新型高压三维耗尽超结LDMOS器件(Fin-SJ LDMOS器件)及其制造方法，在传统超结二维辅助耗尽的基础上引入第三维耗尽，形成三维耗尽的Fin-SJ结构提高表面导电路径的掺杂浓度，进一步降低比导通电阻。
为实现上述发明目的，本发明技术方案如下：
一种高压三维耗尽超结LDMOS器件，包括：
第二导电类型衬底21、第一导电类型漂移区11、第一导电类型阱区12和第二导电类型阱区22，第一介质氧化层31、第二介质氧化层32，第二导电类型埋层23、周期性排列的第一导电类型区13和第二导电类型区24，重掺杂第一导电类型区14和重掺杂第二导电类型区25，控制栅多晶硅41；
其中，第一导电类阱区12位于第一导电类型漂移区11中的右侧，第二导电类型阱区22位于第一导电类型漂移区11左侧并与其相切，且第二导电类型阱区22与第二导电类型衬底21相连；第二导电类型阱区22中设有重掺杂第一导电类型区14、重掺杂第二导电类型区25，第一导电类型阱区12中设有重掺杂第一导电类型区域14；第一介质氧化层31位于第一导电类型漂移区11上方，第二介质氧化层32位于第二导电类型阱区22上方且部分延伸至第一导电类型漂移区11上方；
第二导电类型埋层23位于第一导电类型漂移区11中，第一导电类型区13与第二导电类型区24形成的超结结构位于第二导电类型埋层23上方并与第二导电类型埋层23相连，所述第二导电类型埋层23和第二导电类型区24在三个方向上包围第一导电类型区13，形成三维耗尽超结结构Fin-SJ结构。
作为优选方式，周期***替排列的第一导电类型区13与第二导电类型区24通过多次注入或单次注入形成。
作为优选方式，第二导电类型埋层23和形成超结结构的第一导电类型区13与第二导电类型区24均使用光刻胶阻挡离子注入实现。
作为优选方式，形成超结结构的第一导电类型区13与第二导电类型区24在第一导电类型漂移区11中和第二导电类型埋层23对齐，或短于、长于第二导电类型埋层23。
作为优选方式，第二导电类型埋层23和第一导电类型区13与第二导电类型区24的左端位于栅多晶硅41下方。
作为优选方式，第一导电类型阱区12和第二导电类型阱区22通过一次或多次不同能量注入得到。
作为优选方式，第一导电类型是N型，第二导电类型是P型；或者第一导电类型是P型，第二导电类型是N型。
作为优选方式，第二导电类型衬底21是SOI或蓝宝石介质或半导体材料衬底。
作为优选方式，相同的漂移区结构制造方法也可用于LIGBT等其他高压横向器件中，所使用的半导体材料可以是Si或SiC等新型材料。
本发明还提供一种所述的高压三维耗尽超结LDMOS器件的制造方法，包括如下步骤：
步骤1：在第二导电类型衬底21上方注入推结得到第一导电类型漂移区11；
步骤2：在步骤1的结构基础上进行场氧化，形成第一介质氧化层31；
步骤3：在第一导电类型漂移区11左右两端分别注入形成第一导电类型阱区12和第二导电类型阱区22；
步骤4：利用光刻胶阻挡，通过注入推结形成第二导电类型埋层23；
步骤5：热氧化形成第二介质氧化层32，并淀积刻蚀形成控制栅多晶硅41；
步骤6：利用光刻胶阻挡，通过注入形成第一导电类型区13和第二导电类型区24；
步骤7：注入激活重掺杂第一导电类型区14和重掺杂第二导电类型区25。
作为优选方式，第一导电类型漂移区11通过外延的方式得到；或者步骤4和步骤6的注入在步骤2之前；或者步骤6的超结注入在步骤5之前步骤4之后。
本发明的有益效果为：本发明在常规超结基础上引入了位于超结下方与超结相连的埋层，在加入超结前优化器件表面场分布，保证器件耐压，并使得第二导电类型埋层和第二导电类型区三面围绕第一导电类型区，形成三维耗尽Fin-SJ结构，第一导电类型区因此受到来自三个方向的辅助耗尽，大幅提高了第一导电类型区域13的掺杂浓度，实现了保证耐压不降低的情况下降低比导通电阻。
附图说明
图1为实施例1的高压三维耗尽超结LDMOS器件结构示意图及其剖面图；
图2为实施例2的高压三维耗尽超结LDMOS器件结构示意图及其剖面图；
图3(a)和3(b)为实施例3的高压三维耗尽超结LDMOS器件结构示意图；
图4为实施例4的高压三维耗尽超结LDMOS器件结构示意图；
图5为实施例5的高压三维耗尽超结LDMOS器件结构示意图；
图6为实施例6的高压三维耗尽超结LDMOS器件俯视图；
图7(a)和7(b)为实施例7的高压三维耗尽超结LDMOS器件结构俯视图；
图8为实施例8的高压三维耗尽超结LDMOS器件结构俯视图；
图9为实施例1所述器件工艺制造流程图；
图10(a)-图10(g)为实施例1所述器件工艺制造示意图；
其中，11为第一导电类型漂移区、12为第一导电类型阱区、13为第一导电类型区、14为重掺杂第一导电类型区、15为第一导电类型埋层、21为第二导电类型衬底、22为第二导电类型阱区、23为第二导电类型埋层、24为第二导电类型区、25为重掺杂第二导电类型区、31为第一介质氧化层、32为第二介质氧化层、41为控制栅多晶硅。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示为本发明实施例1的高压三维耗尽超结LDMOS器件结构示意图及其剖面图，具体包括：第二导电类型衬底21、第一导电类型漂移区11、第一导电类型阱区12和第二导电类型阱区22，第一介质氧化层31、第二介质氧化层32，第二导电类型埋层23、周期性排列的第一导电类型区13和第二导电类型区24，重掺杂第一导电类型区14和重掺杂第二导电类型区25，控制栅多晶硅41；
其中，第一导电类阱区12位于第一导电类型漂移区11中的右侧，第二导电类型阱区22位于第一导电类型漂移区11左侧并与其相切，且第二导电类型阱区22与第二导电类型衬底21相连；第二导电类型阱区22中设有重掺杂第一导电类型区14、重掺杂第二导电类型区25，第一导电类型阱区12中设有重掺杂第一导电类型区域14；第一介质氧化层31位于第一导电类型漂移区11上方，第二介质氧化层32位于第二导电类型阱区22上方且部分延伸至第一导电类型漂移区11上方；
第二导电类型埋层23位于第一导电类型漂移区11中，优化器件表面电场，消除横向超结中存在的衬底辅助耗尽效应，保证器件耐压。第一导电类型区13与第二导电类型区24形成的超结结构位于第二导电类型埋层23上方并与第二导电类型埋层23相连，所述第二导电类型埋层23和第二导电类型区24在三个方向上包围第一导电类型区13，形成三维耗尽的Fin-SJ结构。第一导电类型区域13的掺杂浓度因此得到大幅提升，降低器件比导通电阻。
本实施例的高压三维耗尽超结LDMOS器件，具体工艺流程如图9，具体包括如下步骤，如图10(a)-10(g)所示：
步骤1：在第二导电类型衬底21上方注入推结形成第一导电类型漂移区11，如图10(a)所示；
步骤2：在步骤1的结构基础上进行场氧化，形成第一介质氧化层31，如图10(b)所示；
步骤3：在第一导电类型漂移区11左右两端分别注入形成第一导电类型阱区12和第二导电类型阱区22；如图10(c)所示；
步骤4：利用光刻胶阻挡，通过注入推结形成第二导电类型埋层23，如图10(d)所示；
步骤5：热氧化形成第二介质氧化层32，并淀积刻蚀形成控制栅多晶硅41，如图10(e)所示；
步骤6：利用光刻胶阻挡，通过注入形成第一导电类型区13和第二导电类型区24；如图10(f)所示；
步骤7：注入激活重掺杂第一导电类型区域14和重掺杂第二导电类型区域25，如图10(g)所示。
进一步地，步骤1中第一导电类型漂移区11可通过外延的方式获得，步骤4和步骤6的注入在步骤2之前，步骤6的超结注入在步骤5之前步骤4之后。
进一步地，周期性排列的第一与第二导电类型区13、24可通过多次注入或单次注入形成；
进一步地，第二导电类型埋层23和形成超结的第一导电类型区13与第二导电类型区24均使用光刻胶阻挡注入实现；
进一步地，形成超结的第一导电类型区13与第二导电类型区24在漂移区中和第二导电类型埋层23对齐，或短于、长于第二导电类型埋层23；
进一步地，第二导电类型埋层23和第一、第二导电类型区13、24的左端位于栅多晶硅电极41下方；
进一步的，第一导电类型阱区12和第二导电类型阱区22通过一次或多次不同能量注入得到。
进一步的，第一导电类型是N型，第二导电类型是P型；或者第一导电类型是P型，第二导电类型是N型；
进一步的，第二导电类型衬底21也可以是SOI或蓝宝石等其他介质或半导体材料衬底，相同的漂移区结构制造方法也可用于LIGBT等其他高压横向器件中，所使用的半导体材料可以是Si或SiC等新型材料。
实施例2
如图2所示为本发明实施例2的高压三维耗尽超结LDMOS器件结构示意图及其剖面图，其在实施实例1制造步骤4中在第二导电类型埋层23注入后注入第一导电类型埋层15，并同时推结形成，后续第一导电类型区13与第二导电类型区24注入后与第一导电类型埋层15相连，本实施例所需超结注入剂量和次数有所减少，后续工艺步骤保持一致。所述第一导电类型埋层15和第一导电类型区13，在三个方向上包围第二导电类型区23，形成三维耗尽超结结构Fin-SJ结构。相比实施实例1，本实施例超结注入所需能量和注入次数更低，更容易实现，工作原理与实施例1基本相同。
实施例3
如图3(a)所示为本发明实施例3的高压三维耗尽超结LDMOS器件结构示意图，本实施例在实施实例1的基础上将超结源端注入到第二导电类型阱区22中，实现第二导电类型区24的接地，改善器件动态特性，如图3(b)所示为本发明实施例3的另一变形结构示意图，本实施例在图3(a)的基础上将超结第二导电类型区24一直沿第一导电类型漂移区11、第二导电类型阱区22引入到源端重掺杂第一导电类型区14和和重掺杂第二导电类型区25处，超结第一导电类型区13保持不变，实现超结接地，其余工作原理与实施例1基本一致。
实施例4
如图4所示为本发明实施例4的高压三维耗尽超结LDMOS器件结构示意图，本实施例与实施例1的不同之处在于：第二导电类型区24通过挖槽后淀积的方式形成，以实现更均匀的表面掺杂，降低超结JFET效应对器件的影响，其余工作原理与实施例1基本一致。
本实施例的工艺流程包括：
步骤1：在第二导电类型衬底21中注入推结形成第一导电类型漂移区11；
步骤2：在第一导电类型漂移区11左右两端分别注入形成第一导电类型阱区12和第二导电类型阱区22；
步骤3：利用光刻胶阻挡，通过离子注入依次形成第二导电类型埋层23和第一导电类型区13；
步骤4：在步骤3的基础上挖槽后淀积第二导电类型区24填充，并进行场氧化形成第一介质氧化层31；
步骤5：热氧化形成第二介质氧化层32，并淀积刻蚀形成控制栅多晶硅41；
步骤6：注入激活重掺杂第一导电类型区14和重掺杂第二导电类型区25。
实施例5
如图5所示为本发明实施例5的高压三维耗尽超结LDMOS器件结构示意图，在实施实例1的基础上，将第二导电类型埋层23分为三段，分别位于第二导电类型阱区22中间、第一导电类型漂移区11中间、第一导电类型漂移区11右端第一导电类型阱区12旁，其余制造过程维持不变。漂移区中的第二导电类型埋层23的断开处在关态下引入额外的电场峰值，使器件表面场更均匀，达到进一步优化器件电场的目的。第二导电类型阱区22中的第二导电类型埋层23可进一步增加该处第二导电类型掺杂浓度，进一步抑制器件寄生管开启和辅助耗尽漂移区，其余工作原理和实施例1相同。
实施例6
如图6所示为本发明实施例6的高压三维耗尽超结LDMOS器件俯视图，在实施实例1-5的基础上，可将表面超结调整为第一导电类型区13宽度大于第二导电类型24的形貌，此时第一导电类型区13和第二导电类型区24的注入剂量不再相等，其剂量比值等于条宽的比值，以维持超结电荷平衡，以此进一步增加器件电流导通路径降低比导通电阻，其余工作原理与实施例1相同。
实施例7
如图7(a)所示为本发明实施例7的高压三维耗尽超结LDMOS器件俯视图，在实施实例1-5的基础上将表面全超结变为半超结，在靠近漏端的地方引入更多的第一导电类型掺杂，以优化表面场并获得更低的比导通电阻；图7(b)所示为本发明实施例7的另一变形，在图7(a)的基础上将超结第一导电类型区13引入漏端第一导电类型漂移区中，以引入更多的第一导电类型掺杂，其工作原理与实施例1基本一致。
实施例8
如图8所示为本发明实施例8的高压三维耗尽超结LDMOS器件俯视图，在实施例1-5的基础上，将超结第一导电类型区13和第二导电类型区24形貌变为宽度从漏端到源端线性变化的形式，实现在器件漏端引入更多的第一导电类型掺杂降低器件比导，其余工作原理与实施例1基本一致。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种高压三维耗尽超结LDMOS器件，其特征在于包括：
第二导电类型衬底(21)、第一导电类型漂移区(11)、第一导电类型阱区(12)和第二导电类型阱区(22)，第一介质氧化层(31)、第二介质氧化层(32)，第二导电类型埋层(23)、周期性排列的第一导电类型区(13)和第二导电类型区(24)，重掺杂第一导电类型区(14)和重掺杂第二导电类型区(25)，控制栅多晶硅(41)；
其中，第一导电类阱区(12)位于第一导电类型漂移区(11)中的右侧，第二导电类型阱区(22)位于第一导电类型漂移区(11)左侧并与其相切，且第二导电类型阱区(22)与第二导电类型衬底(21)相连；第二导电类型阱区(22)中设有重掺杂第一导电类型区(14)、重掺杂第二导电类型区(25)，第一导电类型阱区(12)中设有重掺杂第一导电类型区域(14)；第一介质氧化层(31)位于第一导电类型漂移区(11)上方，第二介质氧化层(32)位于第二导电类型阱区(22)上方且部分延伸至第一导电类型漂移区(11)上方；
第二导电类型埋层(23)位于第一导电类型漂移区(11)中，第一导电类型区(13)与第二导电类型区(24)形成的超结结构位于第二导电类型埋层(23)上方并与第二导电类型埋层(23)相连，所述第二导电类型埋层(23)和第二导电类型区(24)在三个方向上包围第一导电类型区(13)，形成三维耗尽超结结构Fin-SJ结构。
2.根据权利要求1所述的高压三维耗尽超结LDMOS器件，其特征在于：周期***替排列的第一导电类型区(13)与第二导电类型区(24)通过多次注入或单次注入形成。
3.根据权利要求1所述的高压三维耗尽超结LDMOS器件，其特征在于：第二导电类型埋层(23)和形成超结结构的第一导电类型区(13)与第二导电类型区(24)均使用光刻胶阻挡离子注入实现。
4.根据权利要求1所述的高压三维耗尽超结LDMOS器件，其特征在于：形成超结结构的第一导电类型区(13)与第二导电类型区(24)在第一导电类型漂移区(11)中和第二导电类型埋层(3)对齐，或短于、长于第二导电类型埋层(23)。
5.根据权利要求1所述的高压三维耗尽超结LDMOS器件，其特征在于：第二导电类型埋层(23)和第一导电类型区(13)与第二导电类型区(24)的左端位于栅多晶硅(41)下方。
6.据权利要求1所述的高压三维耗尽超结LDMOS器件，其特征在于：第一导电类型阱区(12)和第二导电类型阱区(22)通过一次或多次不同能量注入得到。
7.根据权利要求1所述的高压三维耗尽超结LDMOS器件，其特征在于：第一导电类型是N型，第二导电类型是P型；或者第一导电类型是P型，第二导电类型是N型。
8.根据权利要求1所述的高压三维耗尽超结LDMOS器件，其特征在于：第二导电类型衬底(21)是SOI或蓝宝石介质或半导体材料衬底。
9.权利要求1至8任意一项所述的高压三维耗尽超结LDMOS器件的制造方法，其特征在于包括如下步骤：
步骤1：在第二导电类型衬底(21)上方注入推结得到第一导电类型漂移区(11)；
步骤2：在步骤1的结构基础上进行场氧化，形成第一介质氧化层(31)；
步骤3：在第一导电类型漂移区(11)左右两端分别注入形成第一导电类型阱区(12)和第二导电类型阱区(22)；
步骤4：利用光刻胶阻挡，通过注入推结形成第二导电类型埋层(23)；
步骤5：热氧化形成第二介质氧化层(32)，并淀积刻蚀形成控制栅多晶硅(41)；
步骤6：利用光刻胶阻挡，通过注入形成第一导电类型区(13)和第二导电类型区(24)；
步骤7：注入激活重掺杂第一导电类型区(14)和重掺杂第二导电类型区(25)。
10.根据权利要求9所述的高压三维耗尽超结LDMOS器件的制造方法，其特征在于：第一导电类型漂移区(11)通过外延的方式得到；或者步骤4和步骤6的注入在步骤2之前；或者步骤6的超结注入在步骤5之前步骤4之后。
CN202010888999.3A 2020-08-28 2020-08-28 高压三维耗尽超结ldmos器件及其制造方法 Pending CN111969043A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010888999.3A CN111969043A (zh) 2020-08-28 2020-08-28 高压三维耗尽超结ldmos器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010888999.3A CN111969043A (zh) 2020-08-28 2020-08-28 高压三维耗尽超结ldmos器件及其制造方法

Publications (1)

Publication Number Publication Date
CN111969043A true CN111969043A (zh) 2020-11-20

Family

ID=73399893

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010888999.3A Pending CN111969043A (zh) 2020-08-28 2020-08-28 高压三维耗尽超结ldmos器件及其制造方法

Country Status (1)

Country Link
CN (1) CN111969043A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488525A (zh) * 2021-07-01 2021-10-08 重庆邮电大学 一种具有电荷积累效应的超结ea-sj-finfet器件
CN113659008A (zh) * 2021-08-19 2021-11-16 电子科技大学 具有电场钳位层的匀场器件及其制造方法和应用
CN113823694A (zh) * 2021-08-19 2021-12-21 电子科技大学 集成亚微米超结的横向功率半导体器件及其制造方法
WO2023125013A1 (zh) * 2021-12-31 2023-07-06 无锡华润上华科技有限公司 半导体器件及其制备方法
CN116525655A (zh) * 2023-06-30 2023-08-01 江苏应能微电子股份有限公司 一种三维超结ldmos结构及其制作方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070120187A1 (en) * 2003-05-13 2007-05-31 Cambridge Semiconductor Limited Lateral soi semiconductor device
US20070290262A1 (en) * 2006-06-16 2007-12-20 Jun Cai High voltage LDMOS
CN101162697A (zh) * 2006-10-13 2008-04-16 台湾积体电路制造股份有限公司 半导体元件的制造方法
CN102184963A (zh) * 2011-05-12 2011-09-14 电子科技大学 一种具有横向复合缓冲层结构的ldmos器件
CN107316896A (zh) * 2017-06-26 2017-11-03 电子科技大学 功率半导体器件的3d‑resurf终端结构及其制造方法
CN107359194A (zh) * 2017-07-31 2017-11-17 电子科技大学 一种消除高电场的器件
CN107359195A (zh) * 2017-07-31 2017-11-17 电子科技大学 一种高耐压横向超结器件
CN107808899A (zh) * 2017-10-27 2018-03-16 电子科技大学 具有混合导电模式的横向功率器件及其制备方法
CN108717946A (zh) * 2018-07-05 2018-10-30 长沙理工大学 一种具有分段p型埋层的高耐压低比导横向超结功率器件
US20180350903A1 (en) * 2017-06-01 2018-12-06 Richtek Technology Corporation High voltage metal oxide semiconductor device
CN111244157A (zh) * 2020-01-20 2020-06-05 电子科技大学 一种横向半导体器件及其制造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070120187A1 (en) * 2003-05-13 2007-05-31 Cambridge Semiconductor Limited Lateral soi semiconductor device
US20070290262A1 (en) * 2006-06-16 2007-12-20 Jun Cai High voltage LDMOS
CN101162697A (zh) * 2006-10-13 2008-04-16 台湾积体电路制造股份有限公司 半导体元件的制造方法
CN102184963A (zh) * 2011-05-12 2011-09-14 电子科技大学 一种具有横向复合缓冲层结构的ldmos器件
US20180350903A1 (en) * 2017-06-01 2018-12-06 Richtek Technology Corporation High voltage metal oxide semiconductor device
CN107316896A (zh) * 2017-06-26 2017-11-03 电子科技大学 功率半导体器件的3d‑resurf终端结构及其制造方法
CN107359194A (zh) * 2017-07-31 2017-11-17 电子科技大学 一种消除高电场的器件
CN107359195A (zh) * 2017-07-31 2017-11-17 电子科技大学 一种高耐压横向超结器件
CN107808899A (zh) * 2017-10-27 2018-03-16 电子科技大学 具有混合导电模式的横向功率器件及其制备方法
CN108717946A (zh) * 2018-07-05 2018-10-30 长沙理工大学 一种具有分段p型埋层的高耐压低比导横向超结功率器件
CN111244157A (zh) * 2020-01-20 2020-06-05 电子科技大学 一种横向半导体器件及其制造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488525A (zh) * 2021-07-01 2021-10-08 重庆邮电大学 一种具有电荷积累效应的超结ea-sj-finfet器件
CN113488525B (zh) * 2021-07-01 2023-05-26 重庆邮电大学 一种具有电荷积累效应的超结ea-sj-finfet器件
CN113659008A (zh) * 2021-08-19 2021-11-16 电子科技大学 具有电场钳位层的匀场器件及其制造方法和应用
CN113823694A (zh) * 2021-08-19 2021-12-21 电子科技大学 集成亚微米超结的横向功率半导体器件及其制造方法
CN113823694B (zh) * 2021-08-19 2023-10-31 电子科技大学 集成亚微米超结的横向功率半导体器件及其制造方法
WO2023125013A1 (zh) * 2021-12-31 2023-07-06 无锡华润上华科技有限公司 半导体器件及其制备方法
CN116525655A (zh) * 2023-06-30 2023-08-01 江苏应能微电子股份有限公司 一种三维超结ldmos结构及其制作方法

Similar Documents

Publication Publication Date Title
CN111969043A (zh) 高压三维耗尽超结ldmos器件及其制造方法
CN111987166B (zh) 横向双扩散晶体管的制造方法
CN111799322B (zh) 面向高频应用的双沟槽型SiC MOSFET结构及制造方法
US11888022B2 (en) SOI lateral homogenization field high voltage power semiconductor device, manufacturing method and application thereof
CN107093622B (zh) 一种具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管
CN109065627A (zh) 一种具有多晶硅岛的ldmos器件
CN110518059B (zh) 具有电荷平衡耐压层的纵向浮空场板器件及其制造方法
CN114823872B (zh) 一种全隔离衬底耐压功率半导体器件及其制造方法
CN106158973A (zh) 一种积累型dmos
CN107680996A (zh) 横向功率器件
CN113823694B (zh) 集成亚微米超结的横向功率半导体器件及其制造方法
CN114023810B (zh) 一种L型基区SiC MOSFET元胞结构、器件及制造方法
KR20070032995A (ko) 고전압 디바이스 및 그 형성 방법
CN108054202B (zh) 一种半导体结构及其形成方法
CN108565286B (zh) 高k介质沟槽横向双扩散金属氧化物元素半导体场效应管及其制作方法
CN110021655B (zh) 一种具有阶梯n型重掺杂埋层的半超结横向双扩散金属氧化物半导体场效应管
WO2021030490A1 (en) High density power device with selectively shielded recessed field plate
CN115985938A (zh) 一种重离子注入型集成超结器件及制造方法
CN108172618B (zh) 高k介质沟槽横向双扩散金属氧化物宽带隙半导体场效应管及其制作方法
CN115763562A (zh) 一种高迁移率碳化硅n型ldmos器件
CN110212026A (zh) 超结mos器件结构及其制备方法
CN104037206B (zh) 超级结器件及制造方法
CN111244157B (zh) 一种横向半导体器件及其制造方法
CN112164718A (zh) 具有控制栅保护层的分离栅器件及其制造方法
CN106057906A (zh) 一种具有p型埋层的积累型dmos

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination