CN116487440A - 一种SiC MOSFET器件 - Google Patents

Abstract

本申请公开了一种SiC MOSFET器件，通过在外延层背离衬底的表面设置沟槽，且沟槽内设置栅极和位于栅极靠近漏极一侧的屏蔽栅，从而在栅极和漏极之间引入屏蔽栅，减小栅极和漏极之间的交叠面积，进而减小栅漏电容。并且，设置屏蔽栅包括沿垂直于沟槽底部的方向层叠的至少两层掺杂层，且相邻两层掺杂层的掺杂类型相反，屏蔽栅中最靠近沟槽底部的一层掺杂层或最远离沟槽底部的一层掺杂层与源极电连接，使得屏蔽栅中相邻两层掺杂层形成PN结，而PN结的结电容的引入，使得屏蔽栅与漏极之间的电容有了降低的空间，因此，本申请所提供的SiC MOSFET器件，可以在减小栅漏电容的同时解决源漏电容过大的问题，进而可以减小开关损耗。

Description

一种SiC MOSFET器件

技术领域

本申请涉及半导体技术领域，尤其涉及一种SiC MOSFET器件。

背景技术

碳化硅(Silicon Carbide，SiC)材料作为第三代宽禁带半导体材料的代表之一，具有禁带宽度大、临界击穿电场高、热导率高以及电子饱和漂移速度高等特点，在大功率、高温及高频电力电子等领域具有广阔的应用前景。其中，SiC功率器件应用范围较广的为SiC MOSFET器件，SiC MOSFET器件有两种典型的栅极结构：平面栅和沟槽栅，由于沟槽栅没有JFET区，减低了导通电阻，并减小了元胞面积，提高了芯片的集成度，因此发展潜力巨大。

SiC MOSFET器件在工作时，一般存在两部分损耗：导通损耗和开关损耗。在沟槽栅SiC MOSFET器件中引入屏蔽栅结构，能够允许漂移区的掺杂浓度相比于传统沟槽栅SiCMOSFET器件大幅提升，使得导通电阻大幅下降，进而减小导通损耗，并且，由于引入的屏蔽栅结构减小了栅极和漏极的交叠面积，进而减小了栅漏电容C_GD，对器件的开关损耗有所改善。但是，由于屏蔽栅结构连接源极，因此，不可避免地在源漏电容C_DS中引入了由屏蔽栅结构和漏极重叠部分导致的电容，即增大了源漏电容C_DS，且电容C_DS是电容C_GD的1000倍左右，进而限制了开关损耗的减小。

因此，如何在减小栅漏电容C_GD的同时解决源漏电容C_DS过大的问题，进而减小开关损耗，是本领域技术人员亟待解决的技术问题。

发明内容

本申请实施例提供了一种SiC MOSFET器件，以在减小栅漏电容C_GD的同时解决源漏电容C_DS过大的问题，进而减小开关损耗。

为实现上述目的，本申请实施例提供了如下技术方案：

一种SiC MOSFET器件，包括：

衬底；

位于所述衬底一侧的外延层；

位于所述外延层背离所述衬底一侧的源极和位于所述衬底背离所述外延层一侧的漏极；

所述外延层背离所述衬底的表面设置有沟槽，所述沟槽内设置有栅极和位于所述栅极靠近所述漏极一侧的屏蔽栅，所述沟槽的侧壁和底部、所述栅极和所述屏蔽栅之间以及所述栅极和所述源极之间均设置有绝缘氧化层；

所述屏蔽栅包括沿垂直于所述沟槽底部的方向层叠的至少两层掺杂层，相邻两层所述掺杂层的掺杂类型相反，所述屏蔽栅中最靠近所述沟槽底部的一层掺杂层或最远离所述沟槽底部的一层掺杂层与所述源极电连接。

可选的，所述屏蔽栅中与所述源极电连接的一层掺杂层的掺杂浓度大于其他掺杂层的掺杂浓度。

可选的，所述屏蔽栅中，沿远离与所述源极电连接的一层掺杂层的方向，各所述掺杂层的掺杂浓度逐渐减小。

可选的，所述屏蔽栅中与所述源极电连接的一层掺杂层的掺杂浓度的取值范围为1×10²⁰cm^-3-1×10²¹cm^-3，包括端点值。

可选的，所述屏蔽栅中各所述掺杂层为多晶硅掺杂层。

可选的，所述外延层包括沿背离所述衬底的方向依次排布的漂移区、基区和第一源区，所述沟槽深入所述漂移区内；

所述基区和所述第一源区均与所述栅极对应设置，且所述基区靠近所述栅极的一侧为第一沟道区；

所述基区和所述第一源区均与所述源极电连接。

可选的，所述漂移区包括沿背离所述衬底的方向依次排布的第一漂移区和第二漂移区，所述第二漂移区的掺杂浓度大于所述第一漂移区的掺杂浓度；

所述沟槽深入所述第二漂移区内。

可选的，所述基区和所述第一源区位于所述沟槽的一侧，所述第二漂移区包围所述沟槽的部分底部；

所述外延层还包括第二源区和第二沟道区；

所述第二源区位于所述沟槽背离所述第一源区及所述基区的一侧，所述第二源区与所述源极电连接，且所述第二源区呈L型延伸至所述沟槽靠近所述衬底的一侧；

所述第二沟道区位于所述沟槽靠近所述衬底的一侧，且所述第二沟道区连通所述第二源区和所述第二漂移区。

可选的，所述外延层还包括阱区，所述阱区包括第一阱区和第二阱区；

所述第一阱区位于所述第一源区、所述基区及所述第一漂移区背离所述沟槽一侧；

所述第二阱区位于所述第二源区及所述第二沟道区远离所述沟槽一侧。

可选的，所述第一源区的掺杂浓度的取值范围为1×10¹⁸cm^-3-3×10¹⁸cm^-3，包括端点值。

与现有技术相比，上述技术方案具有以下优点：

本申请实施例所提供的SiC MOSFET器件，包括衬底、位于衬底一侧的外延层、位于外延层背离衬底一侧的源极和位于衬底背离外延层一侧的漏极，通过在外延层背离衬底的表面设置沟槽，且沟槽内设置栅极和位于栅极靠近漏极一侧的屏蔽栅，从而在栅极和漏极之间引入屏蔽栅，减小栅极和漏极之间的交叠面积，进而减小栅漏电容C_GD。但由于屏蔽栅需与源极电连接，因此，这将在源漏电容C_DS中引入由屏蔽栅和漏极重叠部分导致的电容，此时，源漏电容C_DS不仅包括源极与漏极之间的电容C_DS1，还包括屏蔽栅与漏极之间的电容C_DS2。

基于此，进一步设置屏蔽栅包括沿垂直于沟槽底部的方向层叠的至少两层掺杂层，且相邻两层掺杂层的掺杂类型相反，屏蔽栅中最靠近沟槽底部的一层掺杂层或最远离沟槽底部的一层掺杂层与源极电连接，使得屏蔽栅中相邻两层掺杂层形成PN结，具体以屏蔽栅中最远离沟槽底部的一层掺杂层与源极电连接为例，那么，屏蔽栅与漏极之间的电容C_DS2包括屏蔽栅中最远离沟槽底部的一层掺杂层和漏极之间的电容C_SP1、屏蔽栅中最靠近沟槽底部的一层掺杂层和漏极之间的电容C_SP2以及屏蔽栅中各PN结的结电容C_J，且屏蔽栅中最靠近沟槽底部的一层掺杂层和漏极之间的电容C_SP2与屏蔽栅中各PN结的结电容C_J串联，再与屏蔽栅中最远离沟槽底部的一层掺杂层和漏极之间的电容C_SP1并联，从而构成屏蔽栅与漏极之间的电容C_DS2，由于串联电容整体的电容值小于串联电容各部分电容的电容值，从而可以减小屏蔽栅与漏极之间的电容C_DS2，进而减小整体的源漏电容C_DS。

由此可见，本申请实施例所提供的SiC MOSFET器件，可以在减小栅漏电容C_GD的同时解决源漏电容C_DS过大的问题，进而可以减小开关损耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有一种屏蔽栅SiC MOSFET器件的剖面结构示意图；

图2为图1所示屏蔽栅SiC MOSFET器件的寄生电容的等效电路示意图；

图3为本申请实施例所提供的一种SiC MOSFET器件的剖面结构示意图；

图4为本申请实施例所提供的一种SiC MOSFET器件中，屏蔽栅包括两层掺杂层的放大示意图；

图5为本申请实施例所提供的一种SiC MOSFET器件中，屏蔽栅包括两层掺杂层时，器件的寄生电容的等效电路示意图；

图6为本申请实施例所提供的一种SiC MOSFET器件中，屏蔽栅包括三层掺杂层的放大示意图；

图7为本申请实施例所提供的一种SiC MOSFET器件中，屏蔽栅包括三层掺杂层时，器件的寄生电容的等效电路示意图；

图8为本申请实施例所提供的另一种SiC MOSFET器件的剖面结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术部分所述，SiC MOSFET器件在工作时，一般存在两部分损耗：导通损耗和开关损耗。在导通状态下，由于器件本身存在导通电阻，电流流过器件时产生损耗，这种损耗被称为导通损耗。在器件开关过程中，由于电压、电流无法突变至零，电压及电流波形交叠的部分产生功率耗散导致能量损耗，这种损耗被称为开关损耗。

为减小导通损耗和开关损耗，可以在沟槽栅SiC MOSFET器件中引入屏蔽栅结构形成屏蔽栅SiC MOSFET器件，具体的，图1示出了现有一种屏蔽栅SiC MOSFET器件的剖面结构示意图，如图1所示，该屏蔽栅SiC MOSFET器件包括N⁺衬底01和位于N⁺衬底01一侧的外延层02，外延层02包括N漂移区021、P阱区022、P基区023以及N⁺源区024，外延层02背离N⁺衬底01的表面设置有沟槽025，且沟槽025深入N漂移区021内，沟槽025的底部和侧壁生长有绝缘氧化层026，绝缘氧化层026包围栅极G和位于栅极G靠近N⁺衬底01一侧的屏蔽栅SG，且栅极G和屏蔽栅SG之间也被绝缘氧化层026隔离，该屏蔽栅SiC MOSFET器件还包括位于外延层02背离N⁺衬底01一侧的源极S和位于N⁺衬底01背离外延层02一侧的漏极D，且栅极G和源极S之间也被绝缘氧化层026隔离，其中，屏蔽栅SG为单一N型掺杂的多晶硅结构，且屏蔽栅SG与源极电连接，故此屏蔽栅SG也称为源极多晶硅结构。

对于图1所示的屏蔽栅SiC MOSFET器件，基于电荷补偿效应，通过深入到N漂移区021内的屏蔽栅SG的辅助耗尽作用，能够允许N漂移区021掺杂浓度相比于传统沟槽栅SiCMOSFET器件大幅度提高，使得器件的导通电阻大幅下降，从器件结构本身改善了导通损耗。

并且，相比于传统沟槽栅SiC MOSFET器件，图1所示的屏蔽栅SiC MOSFET器件中，屏蔽栅SG位于栅极G和漏极D之间，使得器件栅极G和漏极D的交叠面积减小，从而减小栅漏电容C_GD，对于器件的开关损耗也有所改善。但由于屏蔽栅SG与源极S电连接，从而又增加了源极S与漏极D的交叠面积，即在减小栅漏电源C_GD的同时，不可避免地增大了源漏电容C_DS，且电容C_DS是电容C_GD的1000倍左右，因此使得输出电荷总量增加，延长了器件关断时间，进而限制了开关损耗的减小。

为便于理解，图2示出了图1所示的屏蔽栅SiC MOSFET器件的寄生电容的等效电路示意图，结合图1和图2所示，该器件的寄生电容包括栅漏电容C_GD、源漏电容C_DS和栅源电容C_GS，其中，由于屏蔽栅SG的引入，原先栅极G和漏极D重叠部分的栅漏电容C_GD得以减小，又由于屏蔽栅SG与源极S电连接，即屏蔽栅SG与源极S等电位，因此，器件的源漏电容C_DS不仅包括原先源极S和漏极D重叠部分的电容C_DS1，还包括屏蔽栅SG底部与漏极D重叠部分的电容C_DS2，即在减小栅漏电源C_GD的同时，不可避免地增大了源漏电容C_DS。

另需要说明的是，器件的栅源电容C_GS原本为沟槽侧壁的栅极G与P基区023重叠部分的电容、沟槽侧壁的栅极G与N⁺源区024重叠部分的电容，以及栅极G与源极S经绝缘氧化层026重叠部分的电容之和C_GS1，而由于栅极G下方屏蔽栅SG的存在，且屏蔽栅SG与源极S电连接，因此，器件的栅源电容C_GS中也多出了栅极G与屏蔽栅SG重叠部分的电容C_GS2，此处，栅极G与屏蔽栅SG之间的绝缘氧化层026的厚度对栅极G与屏蔽栅SG重叠部分的电容C_GS2影响较大，通常可采用较厚的绝缘氧化层026来降低这部分栅源电容C_GS2。

因此，如何在减小栅漏电容C_GD的同时解决源漏电容C_DS过大的问题，进而减小开关损耗是本领域技术人员亟待解决的技术问题。

基于上述研究的基础上，本申请实施例提供了一种SiC MOSFET器件，图3示出了本申请实施例所提供的一种SiC MOSFET器件的剖面结构示意图，如图3所示，该SiC MOSFET器件包括：

衬底10；

位于衬底10一侧的外延层20；

位于外延层20背离衬底10一侧的源极S和位于衬底10背离外延层20一侧的漏极D；

外延层20背离衬底10的表面设置有沟槽21，沟槽21内设置有栅极G和位于栅极G靠近漏极D一侧的屏蔽栅SG，沟槽21的侧壁和底部、栅极G和屏蔽栅SG之间以及栅极G和源极S之间均设置有绝缘氧化层22；

屏蔽栅SG包括沿垂直于沟槽21底部的方向层叠的至少两层掺杂层，相邻两层掺杂层的掺杂类型相反，屏蔽栅SG中最靠近沟槽21底部的一层掺杂层或最远离沟槽底部的一层掺杂层与源极S电连接。

可选的，衬底10可以为SiC衬底，其可以为N⁺掺杂。

可选的，如图3所示，外延层20可以包括沿背离衬底10的方向依次排布的漂移区23、基区24和第一源区25，且沟槽21深入漂移区23内，此时，漂移区23可以为N掺杂，基区24可以为P掺杂，第一源区25可以为N⁺掺杂。并且，基区24和第一源区25均与栅极G对应设置，且基区24靠近栅极G的一侧为第一沟道区。另外，基区24和第一源区25均与源极S电连接，其中，第一源区25背离衬底10的表面与源极S相接触，使得第一源区25与源极S电连接，且第一源区25可以为N⁺掺杂，从而与源极S形成良好的欧姆接触；基区24可以通过阱区26与源极S电连接。

当器件正向导通时，基区24靠近栅极G的一侧形成反型沟道区(即第一沟道区)，使得电子流由源极S流出，经过第一源区25、基区24中的反型沟道区、漂移区23以及衬底10，最后到达漏极D。

如图3所示，本申请实施例所提供的SiC MOSFET器件，通过在外延层20背离衬底10的表面设置沟槽21，且沟槽21内设置栅极G和位于栅极G靠近漏极D一侧的屏蔽栅SG，从而在栅极G和漏极D之间引入屏蔽栅SG，减小栅极G和漏极D之间的交叠面积，进而减小栅漏电容C_GD。

不过，由于屏蔽栅SG需与源极S电连接，因此，这将在源漏电容C_DS中引入由屏蔽栅SG和漏极D重叠部分导致的电容，此时，源漏电容C_DS不仅包括源极S与漏极D之间的电容C_DS1，还包括屏蔽栅SG与漏极D之间的电容C_DS2。

基于此，与传统的屏蔽栅为单一掺杂结构不同，在本申请实施例所提供给的SiCMOSFET器件中，如图3所示，进一步设置屏蔽栅SG包括沿垂直于沟槽底部的方向层叠的至少两层掺杂层，且相邻两层掺杂层的掺杂类型相反，屏蔽栅SG中最靠近沟槽底部的一层掺杂层或最远离沟槽底部的一层掺杂层与源极S电连接，使得屏蔽栅中相邻两层掺杂层形成PN结。

需要说明的是，对于屏蔽栅SG中的任意相邻两层掺杂层，其中一层掺杂层为P型掺杂，则另一层掺杂层为N型掺杂，从而在屏蔽栅SG中最靠近沟槽底部的一层掺杂层或最远离沟槽底部的一层掺杂层与源极S电连接后，任意相邻两层掺杂层构成PN结。

还需要说明的是，如果屏蔽栅SG中最靠近沟槽底部的一层掺杂层与源极S电连接，则屏蔽栅SG中最靠近沟槽21底部的该层掺杂层与源极S等电位。同理，如果屏蔽栅SG中最远离沟槽21底部的一层掺杂层与源极S电连接，则屏蔽栅SG中最远离沟槽21底部的该层掺杂层与源极S等电位。

再需要说明的是，屏蔽栅SG中最靠近沟槽21底部的一层掺杂层或最远离沟槽21底部的一层掺杂层在器件终端位置和源极S电连接。

具体的，以屏蔽栅SG包括两层掺杂层，且屏蔽栅SG中最远离沟槽21底部的一层掺杂层与源极S电连接为例，图4示出了本申请实施例所提供的一种SiC MOSFET器件中，屏蔽栅SG包括两层掺杂层的放大示意图，图5进一步示出了该SiC MOSFET器件的寄生电容的等效电路示意图，此时，沿背离沟槽21底部的方向，第1层掺杂层可以为N型掺杂层，第2层掺杂层可以为P型掺杂层；或者，第1层掺杂层可以为P型掺杂层，第2层掺杂层可以N型掺杂层，总之，第1层掺杂层和第2层掺杂层的掺杂类型相反。

结合图4和图5所示，第2层掺杂层与源极S电连接，即第2层掺杂层和源极S等电位，那么，屏蔽栅SG与漏极D之间的电容C_DS2包括第2层掺杂层和漏极D之间的电容C_SP1、第1层掺杂层与漏极D之间的电容C_SP2，以及第1层掺杂层和第2层掺杂层之间的PN结电容C_J1，并且，第1层掺杂层和漏极D之间的电容C_SP2与第1层掺杂层和第2层掺杂层之间的PN结电容C_J1串联后，再与第2层掺杂层和漏极D之间的电容C_SP1并联，从而构成屏蔽栅SG与漏极D之间的电容C_DS2，由于串联电容整体的电容值小于串联电容各部分电容的电容值，从而可以减小屏蔽栅SG与漏极D之间的电容C_DS2，进而减小整体的源漏电容C_DS。

再以屏蔽栅SG包括三层掺杂层，且屏蔽栅SG中最远离沟槽21底部的一层掺杂层与源极S电连接为例，图6示出了本申请实施例所提供的一种SiC MOSFET器件中，屏蔽栅SG包括三层掺杂层的放大示意图，图7进一步示出了该SiC MOSFET器件的寄生电容的等效电路示意图，此时，沿背离沟槽21底部的方向，第1层掺杂层可以为N型掺杂层，第2层掺杂层可以为P型掺杂层，第3层掺杂层可以N型掺杂层；或者，第1层掺杂层可以为P型掺杂层，第2层掺杂层可以N型掺杂层，第3层掺杂层可以为P型掺杂层，总之，第1层掺杂层和第2层掺杂层的掺杂类型相反，且第2层掺杂层和第3层掺杂层的掺杂类型相反。

结合图6和图7所示，第3层掺杂层与源极S电连接，即第3层掺杂层和源极S等电位，那么，屏蔽栅SG与漏极D之间的电容C_DS2包括第3层掺杂层和漏极D之间的电容C_SP1、第1层掺杂层与漏极D之间的电容C_SP2、第1层掺杂层和第2层掺杂层之间的PN结电容C_J1以及第2层掺杂层和第3层掺杂层之间的PN结电容C_J2，并且，第1层掺杂层和漏极D之间的电容C_SP2、第1层掺杂层和第2层掺杂层之间的PN结电容C_J以及第2层掺杂层和第3层掺杂层之间的PN结电容C_J2串联后，再与第3层掺杂层和漏极D之间的电容C_SP1并联，从而构成屏蔽栅SG与漏极D之间的电容C_DS2，由于串联电容整体的电容值小于串联电容各部分电容的电容值，从而可以减小屏蔽栅SG与漏极D之间的电容C_DS2，进而减小整体的源漏电容C_DS。

可以理解的是，屏蔽栅SG中包括的掺杂层的层数越多，则串联的PN结电容越多，使得屏蔽栅SG与漏极D之间的电容C_DS2越小，进而使得整体的源漏电容C_DS越小。

然而，屏蔽栅SG中包括的掺杂层的层数需要根据器件的击穿电压及外延层的厚度等参数来决定。

例如，如果需要SiC MOSFET器件的击穿电压为70V左右，则需要外延层20的厚度约为10μm-12μm，若栅极G的厚度约为1μm，屏蔽栅SG的底部与漂移区23的底部距离约3μm，并假设屏蔽栅SG中每层掺杂层的厚度为1μm，那么，屏蔽栅SG中可以设置6-8层掺杂层。

由此可知，SiC MOSFET器件的击穿电压需求越大，外延层越厚，则屏蔽栅SG中可以设置的掺杂层层数越多，对屏蔽栅SG与漏极D之间的电容C_DS2减小越多，进而使得整体的源漏电容C_DS越小。

需要说明的是，前述虽然只是以屏蔽栅SG中最远离沟槽21底部的一层掺杂层与源极S电连接为例进行说明，但可以理解的是，屏蔽栅SG中最靠近沟槽21底部的一层掺杂层与源极S电连接的情况完全类似，此处不在赘述。

还需要说明的是，如图3所示，源极S通常覆盖在栅极G之上，这样在制造过程中，可以使用大面积的源极金属，避免采用窄金属条制作源极，降低器件的源极键合引线电阻。不过这种做法不可避免地增加了栅极G和源极S的重叠面积，导致栅源电容C_GS的产生。

结合图3-图7所示，器件的栅源电容C_GS原本为沟槽侧壁的栅极G与基区24重叠部分的电容、沟槽侧壁的栅极G与第一源区25重叠部分的电容，以及栅极G与源极S经绝缘氧化层22重叠部分的电容之和C_GS1，而由于栅极G下方屏蔽栅SG的存在，且屏蔽栅SG与源极S电连接，因此，器件的栅源电容C_GS中也多出了栅极G与屏蔽栅SG重叠部分的电容C_GS2，此处，栅极G与屏蔽栅SG之间的绝缘氧化层22的厚度对栅极G与屏蔽栅SG重叠部分的电容C_GS2影响较大，通常可采用较厚的绝缘氧化层22来降低这部分栅源电容C_GS2。

综上，本申请实施例所提供的SiC MOSFET器件，通过在外延层20背离衬底10的表面设置沟槽21，且沟槽21内设置栅极G和位于栅极G靠近漏极D一侧的屏蔽栅SG，从而在栅极G和漏极D之间引入屏蔽栅SG，减小栅极G和漏极D之间的交叠面积，进而减小栅漏电容C_GD。并且，设置屏蔽栅SG包括沿垂直于沟槽21底部的方向层叠的至少两层掺杂层，且相邻两层掺杂层的掺杂类型相反，屏蔽栅SG中最靠近沟槽21底部的一层掺杂层或最远离沟槽21底部的一层掺杂层与源极S电连接，使得屏蔽栅SG中相邻两层掺杂层形成PN结，而PN结的结电容C_J的引入，使得屏蔽栅SG与漏极D之间的电容C_DS2有了降低的空间，因此，本申请实施例所提供的SiC MOSFET器件，可以在减小栅漏电容C_GD的同时解决源漏电容C_DS过大的问题，进而可以减小开关损耗。

可选的，在本申请的一个实施例中，屏蔽栅SG中与源极S电连接的一层掺杂层的掺杂浓度大于其他掺杂层的掺杂浓度。这是因为，屏蔽栅SG中与源极S电连接的一层掺杂层需要与源极S形成良好的欧姆接触，因此，屏蔽栅SG中与源极S电连接的一层掺杂层需要重掺杂。

发明人研究发现，对于屏蔽栅SG中的各掺杂层，其掺杂浓度越低，则相邻两层掺杂层形成的PN结的耗尽层就会越宽，该相邻两层掺杂层形成的PN结的结电容就会越小，越有利于减小屏蔽栅SG与漏极D之间的电容C_DS2，进而使得整体的源漏电容C_DS越小。但由前述可知，屏蔽栅SG中与源极S电连接的一层掺杂层又需要重掺杂，从而和源极S形成良好的欧姆接触。因此，在本实施例中，设置屏蔽栅SG中与源极S电连接的一层掺杂层的掺杂浓度较大，大于其他掺杂层的掺杂浓度，即其他掺杂层的掺杂浓度可以较小，从而在保证和源极S形成良好的欧姆接触的基础上，使得其他掺杂层形成的PN结的结电容较小。

在上述实施例的基础上，可选的，在本申请的一个实施例中，屏蔽栅SG中，沿远离与源极S电连接的一层掺杂层的方向，各掺杂层的掺杂浓度逐渐减小。也就是说，当屏蔽栅SG中最靠近沟槽21底部的一层掺杂层与源极S电连接时，即沿背离沟槽21底部的方向，各掺杂层的掺杂浓度逐渐减小。同理，当屏蔽栅SG中最远离沟槽21底部的一层掺杂层与源极S电连接时，即沿靠近沟槽21底部的方向，各掺杂层的掺杂浓度逐渐减小。

由于屏蔽栅SG中掺杂层的掺杂浓度越小，相邻两层掺杂层形成的PN结的结电容越小，因此，在本实施例中，设置屏蔽栅SG中，沿远离与源极S电连接的一层掺杂层的方向，各掺杂层的掺杂浓度逐渐减小，使得沿远离与源极S电连接的一层掺杂层的方向，相邻两层掺杂层形成的PN结的结电容越小，而PN结最小的结电容决定了屏蔽栅SG与漏极D之间的电容C_DS2，进而决定了整体的源漏电容C_DS，从而有利于对器件整体的源漏电容C_DS进行控制。

在上述任一实施例的基础上，可选的，在本申请的一个实施例中，屏蔽栅SG中与源极S电连接的一层掺杂层的掺杂浓度的取值范围为1×10²⁰cm^-3-1×10²¹cm^-3，包括端点值，使得屏蔽栅SG中与源极S电连接的一层掺杂层为重掺杂，与源极S形成良好的欧姆接触。

在上述任一实施例的基础上，可选的，在本申请的一个实施例中，屏蔽栅SG中各掺杂层为多晶硅掺杂层，即屏蔽栅SG中各掺杂层的材料为多晶硅。由于屏蔽栅SG与源极电连接，因此，此时屏蔽栅SG也可以称为源极多晶硅结构。

可选的，栅极G也可以为多晶硅栅极，即栅极G的材料也可以为多晶硅，此时，栅极G为多晶硅栅极。

图8示出了本申请实施例所提供的另一种SiC MOSFET器件的剖面结构示意图，参考图3和图8所示，在本申请实施例所提供的SiC MOSFET器件中，外延层20包括沿背离衬底10的方向依次排布的漂移区23、基区24和第一源区25，沟槽21深入漂移区23内；

其中，基区24和第一源区25均与栅极G对应设置，且基区24靠近栅极G的一侧为第一沟道区；

基区24和第一源区25均与源极电连接。

在上述实施例的基础上，可选的，在本申请的一个实施例中，如图8所示，漂移区23包括沿背离衬底10的方向依次排布的第一漂移区231和第二漂移区232，第二漂移区232的掺杂浓度大于第一漂移区231的掺杂浓度，沟槽21深入第二漂移区232内。

在本实施例中，设置漂移区23包括沿背离衬底10的方向依次排布的第一漂移区231和第二漂移区232，且第二漂移区232的掺杂浓度较大，有利于减小器件的导通电阻，进而减小器件的导通损耗；而第一漂移区231的掺杂浓度较小，有利于维持器件具有较高的击穿电压。

可选的，第一漂移区231的掺杂浓度的取值范围可以为3×10¹⁵cm^-3-8×10¹⁵cm^-3，包括端点值。

第二漂移区232的掺杂浓度的取值范围可以为1×10¹⁶cm^-3-5×10¹⁶cm^-3，包括端点值。

在上述实施例的基础上，可选的，在本申请的一个实施例中，如图8所示，基区24和第一源区25位于沟槽21的一侧，第二漂移区232包围沟槽21的部分底部；

外延层20还包括第二源区27和第二沟道区28；

第二源区27位于沟槽21背离第一源区25及基区24的一侧，第二源区27与源极S电连接，且第二源区27呈L型延伸至沟槽21靠近衬底10的一侧；

第二沟道区28位于沟槽21靠近衬底10的一侧，且第二沟道区28连通第二源区27和第二漂移区232。

在本实施例中，如图8所示，由于沟槽21深入第二漂移区232内，因此，基区24和第一源区25位于沟槽21的一侧，即基区24和第一源区25位于沟槽21侧壁的一侧，此时，第二漂移区232又包围沟槽21的部分底部，即本实施例所提供的SiC MOSFET器件为非对称结构，其基区24、第一源区25及第二漂移区232位于沟槽21的一侧，而不是位于沟槽21相对的两侧。

在本实施例中，如图8所示，外延层20还包括第二源区27和第二沟道区28，其中，第二源区27呈L型由沟槽21背离基区24及第一源区25的一侧延伸至沟槽21靠近衬底10的一侧，第二源区27背离衬底10的表面与源极S电连接，第二源区27在沟槽21靠近衬底10的一侧通过第二沟槽区28与第二漂移区232相连通。

可选的，第二源区27为N⁺掺杂，从而与源极S形成良好的欧姆接触。第二源区27的掺杂浓度的取值范围可以为5×10¹⁶cm^-3-9×10¹⁶cm^-3，包括端点值。

可选的，第二沟道区28为N掺杂。

当本实施例所提供的SiC MOSFET器件正向导通时，沟槽21底部的第二沟道区28作为积累型沟道，与基区24中的第一沟道区(反型沟道)并联，从而降低器件的导通电阻，提高器件的正向导通能力。

在上述实施例的基础上，可选的，在本申请的一个实施例中，外延层20还包括阱区26，阱区26包括第一阱区261和第二阱区262；

第一阱区261位于第一源区25、基区24及第二漂移区232背离沟槽21一侧；

第二阱区262位于第二源区27及第二沟道区28远离沟槽23一侧。

在实际制作工艺中，需先在外延层20中刻蚀出沟槽21，然后再对外延层20进行离子注入，形成第一阱区261和第二阱区262，第一阱区261和第二阱区262可以为P型掺杂，进而再形成第二漂移区232、基区24和第一源区25，以及第二沟道区28和第二源区27。

在本实施例中，通过在沟槽21一侧的第二阱区262引入L型的第二源区27，并在沟槽21底部较深的第二阱区262引入第二沟道区28，从而降低体二极管势垒高度，使器件具有较低的开启电压和导通损耗，显著改善器件的第三象限性能，抑制体二极管开通引起的双极退化问题，同时，由于器件内部集成了低导通压降的二极管，因此，去除了***应用中SiCMOSFET器件需要外部反并联的肖特基二极管，节约了芯片面积，降低了成本。

在上述任一实施例的基础上，可选的，在本申请的一个实施例中，第一源区25的掺杂浓度的取值范围为1×10¹⁸cm^-3-3×10¹⁸cm^-3，包括端点值，以便降低第一源区25与源极S的接触电阻，使第一源区25与源极S形成良好的欧姆接触，有利于器件导通时电子流的流通。

在上述任一实施例的基础上，可选的，在本申请的一个实施例中，栅极G在衬底10所在平面的正投影位于屏蔽栅SG在衬底10所在平面的正投影范围内，即栅极G在衬底10所在平面的正投影与屏蔽栅SG在衬底10所在平面的正投影重叠，或者栅极G在衬底10所在平面的正投影被屏蔽栅SG在衬底10所在平面的正投影所包围。

可以理解的是，栅极G在衬底10所在平面的正投影位于屏蔽栅SG在衬底10所在平面的正投影范围内，有利于进一步减小栅极G和漏极D的交叠面积，使得栅漏电容C_GD进一步减小，从而进一步减小器件的开关损耗。

本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种SiC MOSFET器件，其特征在于，包括：

衬底；

位于所述衬底一侧的外延层；

位于所述外延层背离所述衬底一侧的源极和位于所述衬底背离所述外延层一侧的漏极；

所述外延层背离所述衬底的表面设置有沟槽，所述沟槽内设置有栅极和位于所述栅极靠近所述漏极一侧的屏蔽栅，所述沟槽的侧壁和底部、所述栅极和所述屏蔽栅之间以及所述栅极和所述源极之间均设置有绝缘氧化层；

所述屏蔽栅包括沿垂直于所述沟槽底部的方向层叠的至少两层掺杂层，相邻两层所述掺杂层的掺杂类型相反，所述屏蔽栅中最靠近所述沟槽底部的一层掺杂层或最远离所述沟槽底部的一层掺杂层与所述源极电连接。

2.根据权利要求1所述的SiC MOSFET器件，其特征在于，所述屏蔽栅中与所述源极电连接的一层掺杂层的掺杂浓度大于其他掺杂层的掺杂浓度。

3.根据权利要求2所述的SiC MOSFET器件，其特征在于，所述屏蔽栅中，沿远离与所述源极电连接的一层掺杂层的方向，各所述掺杂层的掺杂浓度逐渐减小。

4.根据权利要求2或3所述的SiC MOSFET器件，其特征在于，所述屏蔽栅中与所述源极电连接的一层掺杂层的掺杂浓度的取值范围为1×10²⁰cm^-3-1×10²¹cm^-3，包括端点值。

5.根据权利要求1所述的SiC MOSFET器件，其特征在于，所述屏蔽栅中各所述掺杂层为多晶硅掺杂层。

6.根据权利要求1所述的SiC MOSFET器件，其特征在于，所述外延层包括沿背离所述衬底的方向依次排布的漂移区、基区和第一源区，所述沟槽深入所述漂移区内；

所述基区和所述第一源区均与所述栅极对应设置，且所述基区靠近所述栅极的一侧为第一沟道区；

所述基区和所述第一源区均与所述源极电连接。

7.根据权利要求6所述的SiC MOSFET器件，其特征在于，所述漂移区包括沿背离所述衬底的方向依次排布的第一漂移区和第二漂移区，所述第二漂移区的掺杂浓度大于所述第一漂移区的掺杂浓度；

所述沟槽深入所述第二漂移区内。

8.根据权利要求7所述的SiC MOSFET器件，其特征在于，所述基区和所述第一源区位于所述沟槽的一侧，所述第二漂移区包围所述沟槽的部分底部；

所述外延层还包括第二源区和第二沟道区；

所述第二源区位于所述沟槽背离所述第一源区及所述基区的一侧，所述第二源区与所述源极电连接，且所述第二源区呈L型延伸至所述沟槽靠近所述衬底的一侧；

所述第二沟道区位于所述沟槽靠近所述衬底的一侧，且所述第二沟道区连通所述第二源区和所述第二漂移区。

9.根据权利要求8所述的SiC MOSFET器件，其特征在于，所述外延层还包括阱区，所述阱区包括第一阱区和第二阱区；

所述第一阱区位于所述第一源区、所述基区及所述第一漂移区背离所述沟槽一侧；

所述第二阱区位于所述第二源区及所述第二沟道区远离所述沟槽一侧。

10.根据权利要求6-9任一项所述的SiC MOSFET器件，其特征在于，所述第一源区的掺杂浓度的取值范围为1×10¹⁸cm^-3-3×10¹⁸cm^-3，包括端点值。