CN113327982B - 超结mosfet器件及芯片 - Google Patents
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Abstract
本申请公开一种超结MOSFET器件及芯片。该超结MOSFET器件包括N型外延层以及位于N型外延层上的元胞区和终端区；元胞区包括第一超结结构，第一超结结构两侧的上表面各设有第一P型基区，第一超结结构中间的上端面上设有第一多晶硅栅极，第一多晶硅栅极的下表面以及两侧面均设有第一氧化层，第一氧化层的***设有源极金属；终端区包括第二超结结构，第二超结结构的上表面设有第二P型基区，第二P型基区的上表面设有第二氧化层，第二氧化层上设有第二多晶硅栅极；通过控制第一多晶硅栅极以及第二多晶硅栅极的状态，以控制在第一P型基区的表面形成供电流通过的导电沟道。本申请可以提高反向恢复特性。
Description
技术领域
本申请涉及功率半导体器件领域，具体涉及一种超结MOSFET器件及芯片。
背景技术
超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)器件的体二极管特性相比于常规MOSFET更差，其原因是超结MOSFET器件内部具有交替的PN柱结构，使得体二极管正向导通时存储在耐压层中的非平衡载流子浓度更高，而在体二极管反向恢复过程中非平衡载流子被抽取的速度很快。在反向恢复过程中极易出现电流和电压的过冲，造成超结MOSFET器件损坏，导致反向恢复特性较差。
发明内容
鉴于此，本申请提供一种超结MOSFET器件及芯片，以解决现有的超结MOSFET器件反向恢复特性较差的问题。
本申请提供的一种超结MOSFET器件，包括N型外延层以及位于所述N型外延层上的元胞区和终端区；其中，
所述元胞区包括第一超结结构，所述第一超结结构两侧的上表面各设有第一P型基区，所述第一超结结构中间的上端面上设有第一多晶硅栅极，所述第一多晶硅栅极的下表面以及两侧面均设有第一氧化层，所述第一氧化层的***设有源极金属；
所述终端区包括第二超结结构，所述第二超结结构的上表面设有第二P型基区，所述第二P型基区与所述第一P型基区相接触，所述第二P型基区的上表面设有第二氧化层，所述第二氧化层上设有第二多晶硅栅极，所述第二多晶硅栅极的上表面设有栅极PAD(焊垫)；
通过控制所述第一多晶硅栅极以及所述第二多晶硅栅极的状态，以控制在所述第一P型基区的表面形成供电流通过的导电沟道。
其中，所述第一多晶硅栅极包括第一N型多晶硅以及位于所述第一N型多晶硅的上表面的第一P型多晶硅，所述第一P型多晶硅与所述源极金属形成欧姆接触，所述第一N型多晶硅通过栅走线与所述栅极PAD连接。
其中，每侧的所述第一P型基区中设有相接触的N+源区和P+体区，其中一侧的所述N+源区的部分上表面和P+体区的部分上表面与所述源极金属的一端连接，另一侧的所述N+源区的部分上表面和P+体区的部分上表面与所述源极金属的另一端连接。
其中，所述第一多晶硅栅极的两侧面的第一氧化层的厚度大于所述第一多晶硅栅极的下表面的第一氧化层的厚度。
其中，所述第一超结结构包括第一N柱以及位于所述第一N柱两侧的第一P柱，所述第一N柱为所述N型外延层的部分区域，每侧的所述第一P柱的上表面与位于同一侧的所述第一P型基区接触，所述第一N柱的上表面与所述第一氧化层接触。
其中，所述第一N型多晶硅为掺杂磷的N型多晶硅，所述第一P型多晶硅为掺杂硼的P型多晶硅。
其中，所述第二多晶硅栅极包括第二N型多晶硅以及位于所述第二N型多晶硅上表面的第二P型多晶硅，所述第二P型多晶硅与所述栅极PAD上的栅极金属形成欧姆接触。
其中，所述第二N型多晶硅包括相接触的第一N型多晶硅区域和第二N型多晶硅区域，所述第二N型多晶硅区域位于所述超结MOSFET器件的中心位置或靠近所述超结MOSFET器件的中心位置。
其中，所述第一N型多晶硅区域连接栅走线，所述第一N型多晶硅区域的宽度等于所述第二P型多晶硅的宽度，所述第二N型多晶硅区域沿着栅叉指延伸至与所述第一N型多晶硅相接触。
其中，所述第二超结结构包括交替分布的第二N柱和第二P柱，所述第二N柱为所述N型外延层的部分区域，所述第二N柱的上表面和所述第二P柱的上表面均与所述第二P型基区相接触。
本申请提供一种芯片，包括本申请实施例提供的超结MOSFET器件。
本申请上述超结MOSFET器件及芯片，通过设置N型外延层以及位于N型外延层上的元胞区和终端区；其中，元胞区包括第一超结结构，第一超结结构两侧的上表面各设有第一P型基区，第一超结结构中间的上端面上设有第一多晶硅栅极，第一多晶硅栅极的下表面以及两侧面均设有第一氧化层，第一氧化层的***设有源极金属；终端区包括第二超结结构，第二超结结构的上表面设有第二P型基区，第二P型基区与第一P型基区接触，第二P型基区的上表面设有第二氧化层，第二氧化层上设有第二多晶硅栅极。基于此，可以通过控制第一多晶硅栅极以及第二多晶硅栅极的状态，以控制在第一P型基区的表面形成供电流通过的导电沟道。从而，使得电流通过MOS沟道路径而不通过体二极管路径流动，减少了非平衡少子的注入。因此，本申请可以提高反向恢复特性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的超结MOSFET器件的俯视结构示意图；
图2是本申请实施例提供的图1中AA'BB'段的横截面示意图；
图3是本申请实施例提供的图1中CC'D段的横截面示意图；
图4是本申请实施例提供的芯片的结构示意图。
具体实施方式
超结MOSFET器件的体二极管特性相比于常规MOSFET更差，其原因是超结MOSFET器件内部具有交替的PN柱结构，使得体二极管正向导通时存储在耐压层中的非平衡载流子浓度更高，而在体二极管反向恢复过程中非平衡载流子被抽取的速度很快。在反向恢复过程中极易出现电流和电压的过冲，造成超结MOSFET器件损坏，导致反向恢复特性较差。为了解决这个问题，本申请提出一种超结MOSFET器件，可以提高反向恢复特性。
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
请参阅图1至图3，图1是本申请实施例提供的超结MOSFET器件的结构示意图；图2是本申请实施例提供的图1中AA'BB'段的横截面示意图；图3是本申请实施例提供的图1中CC'D段的横截面示意图。该超结MOSFET器件包括N型外延层10、元胞区20和终端区30，其中，元胞区20和终端区30位于N型外延层10上。元胞区20和终端区30可以相接触。
需要说明的是，BB'段对应的是超结MOSFET器件的元胞区20，本申请实施例示例性的给出了一个元胞区20，在实际应用中，元胞区20的数量根据具体需求还可以是多个，本申请实施例对元胞区20的数量不做特别限制。
本申请实施例中，元胞区20即为超结MOSFET器件的元胞结构，元胞区20包括第一超结结构201，第一超结结构201两侧的上表面各设有第一P型基区202，第一超结结构201中间的上端面上设有第一多晶硅栅极203，该第一多晶硅栅极203的下表面以及两侧面均设有第一氧化层204，第一氧化层204的***设有源极金属205，该第一氧化层204可以用于将第一多晶硅栅极203与源极金属205进行隔离，以避免发生短路现象。
需要说明的是，在一种实施方式中，第一氧化层204的材质可以是二氧化硅(SiO2)。在另一种实施方式中，第一氧化层204的材质可以是二氧化硅和氮化硅的复合材料。
本申请实施例中，源极金属205两端的宽度可以小于同侧的第一P型基区202的宽度，以便于在第一P型基区202限制的宽度范围内，可以形成源极金属205的两端，以节省空间。
本申请实施例中，终端区30包括第二超结结构301，第二超结结构301的上表面设有第二P型基区302，第二P型基区302与第一P型基区202相接触。第二P型基区302的上表面设有第二氧化层303，第二氧化层303上设有第二多晶硅栅极304，第二氧化层303可以用于将第二多晶硅栅极304与源极金属205进行隔离，以避免发生短路现象。
需要说明的是，在一种实施方式中，第二氧化层303的材质可以是二氧化硅(SiO2)。在另一种实施方式中，第二氧化层303的材质可以是二氧化硅和氮化硅的复合材料。
本申请实施例中，第二多晶硅栅极304的上表面设有栅极PAD305。
本申请实施例中，可以通过控制第一多晶硅栅极203以及第二多晶硅栅极304的状态，以控制在第一P型基区202的表面形成可供电流通通过的导电沟道。比如，通过控制元胞区20的第一多晶硅栅极203正偏，以及栅极PAD305下方的第二多晶硅栅极304反偏，可以使第一P型基区202的表面反型形成可供电流通过的导电沟道，这样可以使电流通过MOS沟道路径而不通过超结MOSFET器件的体二极管路径流动，减少了非平衡少子的注入。
可以理解的是，本申请实施例中，通过设置N型外延层10以及位于N型外延层10上的元胞区20和终端区30。其中，元胞区20包括第一超结结构201，第一超结结构201两侧的上表面各设有第一P型基区202，第一超结结构201位于中间位置的上端面上设有第一多晶硅栅极203，第一多晶硅栅极203的下表面以及两侧面均设有第一氧化层204，第一氧化层204的***设有源极金属205。终端区30包括第二超结结构301，第二超结结构301的上表面设有第二P型基区302，第二P型基区302与第一P型基区202相接触，第二P型基区302的上表面设有第二氧化层303，第二氧化层303上设有第二多晶硅栅极304。基于此，可以通过控制第一多晶硅栅极203以及第二多晶硅栅极304的状态，以控制在第一P型基区202的表面形成供电流通过的导电沟道。从而，使得电流通过MOS沟道路径而不通过体二极管路径流动，减少了非平衡少子的注入。因此，本申请可以提高反向恢复特性。
比如，在一种实施方式中，第一多晶硅栅极203可以包括第一N型多晶硅231和第一P型多晶硅232，其中，第一P型多晶硅232可以位于第一N型多晶硅231的上表面，第一P型多晶硅232与源极金属205形成欧姆接触，第一N型多晶硅231通过栅走线与栅极PAD305连接，以保证第一N型多晶硅231与栅极PAD305是连通的。
需要说明的是，第一N型多晶硅231是一个高浓度掺杂区，比如，在一种实施方式中，第一N型多晶硅231可以为掺杂磷的N型多晶硅。第一P型多晶硅232是一个高浓度掺杂区，比如，在一种实施方式中，第一P型多晶硅232可以为掺杂硼的P型多晶硅，该掺杂的硼可以是注入了砷和硼的复合材料，也可以是单纯的硼。
本申请实施例中，元胞区20中包含两个第一P型基区202，该两个第一P型基区202相对于第一超结结构201的中心线对称分布。
比如，在一种实施方式中，每侧的第一P型基区202中可以设有相接触的N+源区221和P+体区222，其中一侧的N+源区221的部分上表面和P+体区222的部分上表面与源极金属205的一端连接，另一侧的N+源区221的部分上表面和P+体区222的部分上表面与源极金属205的另一端连接。
本申请实施例中，N+源区221可以靠近第一超结结构201顶端的中心位置。两侧的N+源区221相对于第一超结结构201的顶端可以是对称分布的，两侧的P+体区222相对于第一超结结构201可以是对称分布的，这样可以保证第一氧化层204对源极金属205两侧的绝缘性能是一致的。
比如，在一种实施方式中，第一多晶硅栅极203的两侧面的第一氧化层204的厚度可以大于第一多晶硅栅极203的下表面的第一氧化层204的厚度，这样可以提升对第一多晶硅栅极203和源极金属205的隔离效果，以进一步避免发生短路现象。
当然，在其它实施方式中，第一多晶硅栅极203的两侧面的第一氧化层204的厚度可以等于第一多晶硅栅极203的下表面的第一氧化层204的厚度，或者第一多晶硅栅极203的两侧面的第一氧化层204的厚度可以小于第一多晶硅栅极203的下表面的第一氧化层204的厚度，此时对第一多晶硅栅极203和源极金属205的隔离效果将会变差。
比如，在一种实施方式中，第一超结结构201可以包括第一N柱211以及位于第一N柱211两侧的第一P柱212，即第一超结结构201中包含两个第一P柱212。第一N柱211与第一P柱212是交替分布的，第一N柱211与第一P柱212可以构成体二极管。
需要说明的是，第一N柱211可以为N型外延层的部分区域，每侧的第一P柱212的上表面与位于同一侧的第一P型基区202接触，第一N柱211的上表面与第一氧化层204接触。
图2中示例性地画出了第一超结结构201包括一个第一N柱211和两个第一P柱212。实际应用中，第一超结结构可以包括多个第一N柱以及多个第一P柱，第一N柱与第一P柱交替分布，相邻第一N柱与第一P柱可以构成一个体二极管，在第一超结结构包括多个第一N柱以及多个第一P柱的情况下，可以构成多个体二极管。
比如，第一P柱的数量为两个，第一N柱的数量为两个，第一P柱与第一N柱交替分布，例如从左至右按照第一P柱、第一N柱、第一P柱、第一N柱的顺序交替分布。
再比如，第一P柱的数量为三个，第一N柱的数量为两个，第一P柱与第一N柱交替分布，例如从左至右按照第一P柱、第一N柱、第一P柱、第一N柱、第一P柱的顺序交替排列。
又如，第一P柱的数量为四个，第一N柱的数量为三个，第一P柱与第一N柱交替分布，例如从左至右按照第一P柱、第一N柱、第一P柱、第一N柱、第一P柱、第一N柱、第一P柱的顺序交替排列。在实际应用中，可以根据具体需求设置超结结构中包含的第一N柱和第一P柱的数量，本申请实施例对第一超结结构201包含的第一N柱211以及第一P柱212的数量不做特别限制。
需要说明的是，超结MOSFET器件的全部或部分元胞区20可以作为沟道二极管实用，避免元胞区20中的体二极管(如第一N柱211与第一P柱212构成的体二极管、第一N型多晶硅231和第一P型多晶硅232构成的体二极管等)导通。该沟道二极管几乎没有非平衡载流子存储效应，因此反向恢复时间更短，反向恢复特性更佳。
比如，在一种实施方式中，第一P型基区202可以设置在第一P柱212的上表面以及第一N柱211的部分侧面，并与第一P柱212的上表面以及第一N柱211的部分侧面相接触。
比如，在一种实施方式中，第二多晶硅栅极304可以包括第二N型多晶硅以及位于第二N型多晶硅上表面的第二P型多晶硅341，第二P型多晶硅341与栅极PAD305上的栅极金属形成欧姆接触，以保证第二P型多晶硅341与栅极PAD305上的栅极金属是连通的。从AA'段和CC'段可以看出，位于栅极PAD305下方的第二N型多晶硅以及第二P型多晶硅341形成第二多晶硅二极管。
需要说明的是，第二N型多晶硅是一个高浓度掺杂区，比如，在一种实施方式中，第二N型多晶硅可以为掺杂磷的N型多晶硅。第二P型多晶硅341是一个高浓度掺杂区，比如，在一种实施方式中，第二P型多晶硅341可以为掺杂硼的P型多晶硅，该掺杂的硼可以是注入了砷和硼的复合材料，也可以是单纯的硼。
比如，在一种实施方式中，根据图中的AA'段以及CC'段可以看出，第二N型多晶硅包括相接触的第一N型多晶硅区域342和第二N型多晶硅区域343。这样，第一N型多晶硅区域342和第二N型多晶硅区域343可以分别与第二P型多晶硅341构成不同性能的第二多晶硅二极管。其中，第二N型多晶硅区域343可以位于超结MOSFET器件的中心位置或靠近超结MOSFET器件的中心位置。
比如，在一种实施方式中，第一N型多晶硅区域342连接栅走线，请参阅AA'段，第一N型多晶硅区域342的宽度可以等于第二P型多晶硅341的宽度。请参阅CC'段，第二N型多晶硅区域343可以沿着栅叉指CD方向延伸至与第一N型多晶硅231，实现与元胞区20的第一N型多晶硅231相接触，同时还实现了第一多晶硅二极管与第二多晶硅二极管的接触，以方便同时对第一多晶硅二极管与第二多晶硅二极管的状态进行控制。
需要说明的是，为了保证第二N型多晶硅区域343可以沿着栅叉指CD方向延伸，在一种实施方式中，第二P型基区302的宽度可以大于第一P型基区202的宽度。当第二P型基区302的宽度可以大于第一P型基区202的宽度时，可以在第二P型基区302的上表面提供足够的空间用于布局第二氧化层303，相应的，第二氧化层303就可以提供足够的空间供第二N型多晶硅区域343沿着栅叉指CD方向延伸。
比如，在一种实施方式中，第二超结结构301包括交替分布的第二N柱311和第二P柱312，其中，第二N柱311为N型外延层10的部分区域，第二N柱311的上表面和第二P柱312的上表面均与第二P型基区302相接触。
图2中示例性地画出了第二超结结构301包括两个第二N柱311和两个第二P柱312。实际应用中，第二超结结构可以包括一个第二N柱和一个第二P柱，或者，也可以包括多个第二N柱以及多个第二P柱，第二N柱与第二P柱交替分布，相邻第二N柱与第二P柱可以构成一个体二极管，在第二超结结构包括多个第二N柱以及多个第二P柱的情况下，可以构成多个体二极管。
需要说明的是，该超结MOSFET器件的工作原理如下：当该超结MOSFET器件作为超结MOSFET正常工作时，源极金属205接地，漏极金属(漏极金属从N型外延层10下方的衬底引出，图中未示出)接高电位，栅PAD305接高电位，栅PAD305下方的第二多晶硅二极管正偏，不影响栅极信号通过栅PAD305传输到元胞区20的第一多晶硅栅极203。同时，元胞区20的第一多晶硅二极管(即第一N型多晶硅栅203)反偏，源极金属205和第一N型多晶硅栅203之间为阻断状态，因此超结MOSFET器件正常导通。
当栅PAD305和源极金属205都接地，漏极金属接高电压，超结MOSFET器件将关断，此时超结MOSFET器件的雪崩击穿电压与相同参数的普通超结MOSFET的雪崩击穿电压基本相同，超结MOSFET器件的关断不受影响。
当利用超结MOSFET器件的体二极管续流使用时，源极金属205接高电位，漏极金属和栅PAD305接地，元胞区20的第一多晶硅二极管正偏，栅PAD305下方的第二多晶硅二极管反偏，因此元胞区20的第一N型多晶硅231的电压与源极金属205的电位相同，且带正电，第一N型多晶硅231下方的第一P型基区202的表面将反型形成导电沟道，因此电流将通过MOS沟道路径而不通过体二极管路径流动，减少了非平衡少子的注入。因此，本申请实施例可以提高反向恢复特性。
本申请实施例还提供一种芯片，请参阅图4，图4是本申请实施例提供的芯片的结构示意图。该芯片400包括本申请实施例提供的超结MOSFET器件401。
需要说明的是，本申请实施例以上各实施例之间可以相互结合，共同作用以使电流将通过导电沟道路径而不通过体二极管路径流动，减少了非平衡载流子的注入，反向恢复电荷减少，从而提高反向恢复特性，在此不再一一举例说明。
尽管已经相对于一个或多个实现方式示出并描述了本申请，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本申请包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。
即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
另外，在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请中，“示例性”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“示例性”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请，本申请给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。
Claims (9)
1.一种超结MOSFET器件，其特征在于，包括N型外延层以及位于所述N型外延层上的元胞区和终端区；其中，所述元胞区包括第一超结结构，所述第一超结结构两侧的上表面各设有第一P型基区，所述第一超结结构中间的上端面上设有第一多晶硅栅极，所述第一多晶硅栅极的下表面以及两侧面均设有第一氧化层，所述第一氧化层的***设有源极金属；
所述终端区包括第二超结结构，所述第二超结结构的上表面设有第二P型基区，所述第二P型基区与所述第一P型基区相接触，所述第二P型基区的上表面设有第二氧化层，所述第二氧化层上设有第二多晶硅栅极，所述第二多晶硅栅极的上表面设有栅极PAD；
所述第一多晶硅栅极包括第一N型多晶硅以及位于所述第一N型多晶硅的上表面的第一P型多晶硅，所述第一P型多晶硅与所述源极金属形成欧姆接触，所述第一N型多晶硅通过栅走线与所述栅极PAD连接；
所述第二多晶硅栅极包括第二N型多晶硅以及位于所述第二N型多晶硅上表面的第二P型多晶硅，所述第二P型多晶硅与所述栅极PAD上的栅极金属形成欧姆接触；
通过控制所述第一多晶硅栅极以及所述第二多晶硅栅极的状态，以控制在所述第一P型基区的表面形成供电流通过的导电沟道。
2.根据权利要求1所述的超结MOSFET器件，其特征在于，每侧的所述第一P型基区中设有相接触的N+源区和P+体区，其中一侧的所述N+源区的部分上表面和P+体区的部分上表面与所述源极金属的一端连接，另一侧的所述N+源区的部分上表面和P+体区的部分上表面与所述源极金属的另一端连接。
3.根据权利要求1所述的超结MOSFET器件，其特征在于，所述第一多晶硅栅极的两侧面的第一氧化层的厚度大于所述第一多晶硅栅极的下表面的第一氧化层的厚度。
4.根据权利要求1所述的超结MOSFET器件，其特征在于，所述第一超结结构包括第一N柱以及位于所述第一N柱两侧的第一P柱，所述第一N柱为所述N型外延层的部分区域，每侧的所述第一P柱的上表面与位于同一侧的所述第一P型基区接触，所述第一N柱的上表面与所述第一氧化层接触。
5.根据权利要求1所述的超结MOSFET器件，其特征在于，所述第一N型多晶硅为掺杂磷的N型多晶硅，所述第一P型多晶硅为掺杂硼的P型多晶硅。
6.根据权利要求1所述的超结MOSFET器件，其特征在于，所述第二N型多晶硅包括相接触的第一N型多晶硅区域和第二N型多晶硅区域，所述第二N型多晶硅区域位于所述超结MOSFET器件的中心位置或靠近所述超结MOSFET器件的中心位置。
7.根据权利要求6所述的超结MOSFET器件，其特征在于，所述第一N型多晶硅区域连接栅走线，所述第一N型多晶硅区域的宽度等于所述第二P型多晶硅的宽度，所述第二N型多晶硅区域沿着栅叉指延伸至与所述第一N型多晶硅相接触。
8.根据权利要求1所述的超结MOSFET器件，其特征在于，所述第二超结结构包括交替分布的第二N柱和第二P柱，所述第二N柱为所述N型外延层的部分区域，所述第二N柱的上表面和所述第二P柱的上表面均与所述第二P型基区相接触。
9.一种芯片，其特征在于，包括如权利要求1至8中任一项所述的超结MOSFET器件。
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