JP2016028405A - 半導体装置 - Google Patents

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Abstract

【課題】耐圧とオン電圧のトレードオフを十分に解消することができ、帰還容量も低減されたトレンチゲート型の半導体装置を提供する。【解決手段】第１半導体領域、第２半導体領域、第３半導体領域、及び第４半導体領域が積層された半導体基板と、第４半導体領域の上面から延伸して第４半導体領域及び第３半導体領域を貫通して第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、溝の側面において第３半導体領域の側面に対向して絶縁膜上に配置された制御電極と、第１半導体領域と電気的に接続する第１の主電極と、第３半導体領域及び第４半導体領域と電気的に接続する第２の主電極と、溝の底面において制御電極と離間して絶縁膜の上に配置され、第２の主電極と電気的に接続された底面電極とを備え、平面視において溝の延伸する方向の長さは溝の幅以上であり、且つ、隣接する溝同士の間隔よりも溝の幅が広い。【選択図】図１

Description

本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、高入力インピーダンス、低オン電圧を有することから、モータ駆動回路などで使用されている。しかし、ＩＧＢＴにおいては、耐圧とオン電圧がトレードオフの関係にある。
このため、耐圧を高く保持しつつ、オン電圧を下げるために種々の方法が提案されている。例えば、ドリフト領域よりも不純物濃度が高く正孔（ホール）が蓄積されるｎ型層（以下において「キャリア蓄積層」という。）をベース領域とドリフト領域との間に形成する構造が提案されている。この構造によればコレクタ領域からの正孔がエミッタ電極に到達することが妨げられ、オン電圧を下げられる（例えば、特許文献１参照。）。
特開２００２−３５３４５６号公報
しかしながら、キャリア蓄積層を有する半導体装置を実現するには、キャリア蓄積層を形成するプロセスが必要になり、半導体装置の製造工程が増大する。また、半導体装置にドリフト領域よりも不純物濃度が高いキャリア蓄積層を配置する方法では、空乏層が良好に広がり難く、耐圧とオン電圧のトレードオフを十分に解消することができないという問題があった。
そこで、ＩＧＢＴにおいて溝の幅を広げることによってオン抵抗を下げられることが本出願人によって見出された。しかし、溝の幅を広げた構造のＩＧＢＴでは、帰還容量Ｃｒｓｓが増大するという問題があった。
本発明は、かかる問題点に鑑みてなされたものであり、耐圧とオン電圧のトレードオフを十分に解消することができ、帰還容量も低減されたトレンチゲート型の半導体装置を提供することを目的とする。
本発明の一態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、前記第１半導体領域と電気的に接続する第１の主電極と、前記第４半導体領域と電気的に接続する第２の主電極とを備え、前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であることを特徴とする半導体装置が提供される。
本発明の他の態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、前記第１半導体領域と電気的に接続する第１の主電極と、前記第４半導体領域と電気的に接続する第２の主電極とを備え、前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面延長上における前記溝の総面積の比が１以上であることを特徴とする半導体装置が提供される。
本発明によれば、耐圧とオン電圧のトレードオフを十分に解消することができ、帰還容量も低減されたトレンチゲート型の半導体装置を提供することができる。
本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の溝の幅と、コレクタ−エミッタ間電圧及びコレクタ−エミッタ間飽和電圧との関係を示すグラフである。 半導体装置において正孔が蓄積される様子を示すシミュレーション結果であり、図３（ａ）は溝の幅が２μｍの場合、図３（ｂ）は溝の幅が１μｍの場合である。 溝周辺の電位分布のシミュレーション結果であり、図４（ａ）は溝の幅が２μｍの場合、図４（ｂ）は溝の幅が１μｍの場合である。 本発明の実施形態に係る半導体装置の溝の幅と、コレクタ−エミッタ間電圧及びコレクタ−エミッタ間飽和電圧との関係を示す他のグラフである。 本発明の実施形態に係る半導体装置のベース領域のエミッタ電極に接する幅に対する溝の幅の比と、コレクタ−エミッタ間耐圧ＶＣＥＳ及びコレクタ−エミッタ間飽和電圧Ｖcesatとの関係を示すグラフである。 本発明の第１の実施形態に係る半導体装置のエミッタ電極の配置例を示す模式的な斜視図である。 本発明の第１の実施形態に係る半導体装置のエミッタ電極の他の配置例を示す模式的な斜視図である。 本発明の第１の実施形態に係る半導体装置の構造を示す模式的な平面図である。 図９に示されるXI-XI部に対応する、接続溝５５ａと外側溝５５bを示す模式的な断面図である。 本発明の第１の実施形態に係る半導体装置の比較例の半導体装置の構造を示す模式的な断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。 本発明の第１の実施形態の変形例に係る半導体装置の構造を示す模式的な断面図である。 本発明の第１の実施形態の他の変形例に係る半導体装置の構造を示す模式的な断面図である。 本発明のその他の実施形態に係る半導体装置の構造を示す模式的な断面図である。 本発明のその他の実施形態に係る半導体装置の構造を示す模式的な断面図である。 図８におけるドリフト領域２０とベース領域３０との界面の延長上における溝のエミッタ電極９０と対向する総面積と、エミッタ電極９０と接するベース領域３０の総面積の該当箇所を示す図である。 本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、請求の範囲において、種々の変更を加えることができる。
図１に示す本発明の第１の実施形態に係る半導体装置１は、第１導電型の第１半導体領域１０と、第１半導体領域１０上に配置された第２導電型の第２半導体領域２０と、第２半導体領域２０上に配置された第１導電型の第３半導体領域３０と、第３半導体領域３０上に互いに離間して配置された第２導電型の第４半導体領域４０と、第４半導体領域４０の上面から延伸して第４半導体領域４０及び第３半導体領域３０を貫通して第２半導体領域２０まで達する溝の内壁上に配置され、溝の底部及び第３半導体領域３０の側面に対向する絶縁膜５０と、溝の内部において絶縁膜５０上に配置された制御電極６０と、第１半導体領域１０と電気的に接続する第１の主電極８０と、第３半導体領域３０及び第４半導体領域４０と電気的に接続する第２の主電極９０とを備える。
第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下において、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明する。
上記のように、図１に示した半導体装置１は、トレンチゲート型のＩＧＢＴである。説明を分かりやすくするため、以下では、第１半導体領域１０をｐ型のコレクタ領域１０、第２半導体領域２０をｎ型のドリフト領域２０、第３半導体領域３０をｐ型のベース領域３０、第４半導体領域４０をｎ型のエミッタ領域４０として説明する。なお、図１に示した例では、ドリフト領域２０とコレクタ領域１０間に、ｎ型のバッファ層１５が配置されている。
複数のエミッタ領域４０が、ベース領域３０の上面の一部に選択的に埋め込まれている。また、制御電極６０をゲート電極６０、第１の主電極８０をコレクタ電極８０、第２の主電極９０をエミッタ電極９０として説明する。ゲート電極６０と対向するベース領域３０の表面がチャネル形成領域である。つまり、溝５５の側面に形成された絶縁膜５０の領域がゲート絶縁膜として機能する。
半導体基板における各半導体領域の不純物濃度及び厚み等を例示すると、以下の通りである。エミッタ領域４０の厚みは０．３μｍ以上且つ１μｍ以下程度であり、エミッタ領域４０の不純物濃度は１×１０1８ｃｍ-3〜１×１０２０ｃｍ-3程度である。また、ベース領域３０の厚みは４μｍ程度であり、ベース領域３０の不純物濃度は５×１０16ｃｍ-3〜１×１０18ｃｍ-3程度である。また、ドリフト領域２０の厚みは４０μｍ以上且つ１４０μｍ以下であり、ドリフト領域２０の比抵抗は１０Ωｃｍ以上且つ１５０Ωｃｍ以下であることが望ましい。また、コレクタ領域１０の厚みは１μｍ〜３００μｍであり、コレクタ領域１０の不純物濃度は、１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度である。
図１に示す半導体装置１では、互いに隣接する溝５５の間隔よりも溝５５の幅Ｗ１が広い。更に、溝５５の幅Ｗ１が溝５５の深さよりも広い。図１に示す半導体装置１では、溝５５の幅Ｗ１が３μｍ〜１５μｍであり、溝５５の深さは２μｍ〜１０μｍである。なお、本発明でいう溝５５の幅Ｗ１とは、図１に示すように、ベース領域３０とドリフト領域２０との界面の延長上の位置における幅を意味する。また、溝５５間において半導体基板１００の表面に露出したベース領域３０の幅、すなわちベース領域３０とエミッタ電極９０との接する部分の幅を「接続領域幅」といい、図１において幅Ｗ２として示した。なお、ここでいう「接続領域幅」とは、図１における紙面と垂直方向である溝５５の延伸する方向と垂直な方向に沿った幅である。すなわち、溝５５の幅方向と並行する方向での長さを意味する。
層間絶縁膜７０は隣り合う溝５５の間に開口部を有し、半導体基板の表面を覆って配置されたエミッタ電極９０は、この開口部を介してベース領域３０とエミッタ領域４０の上面に配置されている。上記の構成により、エミッタ電極９０は、半導体基板の表面においてベース領域３０及びエミッタ領域４０と電気的に接続される。
ここで、図１に示した半導体装置１の動作について説明する。エミッタ電極９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、エミッタ電極９０とゲート電極６０間に所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲート電圧は１０Ｖ〜２０Ｖ程度である。このようにして半導体装置１をオン状態にすると、チャネル領域においてｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを介して、エミッタ領域４０からの電子がドリフト領域２０に注入される。この注入された電子により、コレクタ領域１０とドリフト領域２０との間が順バイアスされ、コレクタ領域１０から正孔（ホール）がドリフト領域２０、ベース領域３０の順に移動する。更に電流を増やしていくと、コレクタ領域１０からの正孔が増加し、ベース領域３０の下方に正孔が蓄積される。この結果、伝導度変調によってオン電圧が低下する。
半導体装置１をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低くし、例えば、ゲート電圧をエミッタ電圧と同じ電位又は負電位となるように制御してチャネルを消滅させる。これにより、エミッタ領域４０からドリフト領域２０への電子の注入が停止する。コレクタ電極８０の電位がエミッタ電極９０よりも高いので、ベース領域３０とドリフト領域２０との界面から空乏層が広がっていく。また、ドリフト領域２０に蓄積された正孔は、互いに隣接する溝５５間に形成されたベース領域３０を通じて、エミッタ電極９０に排出される。すなわち、溝５５と溝５５との間のベース領域３０とエミッタ電極９０との接する部分が正孔の吸出し口となる。
図２に、半導体装置１の溝５５の幅Ｗ１と、ゲート−エミッタ短絡時のコレクタ−エミッタ間電圧ＶＣＥＳ及びコレクタ−エミッタ間飽和電圧Ｖcesatとの関係を示す。コレクタ−エミッタ間飽和電圧Ｖcesatはオン電圧に相当する。なお、互いに隣接する溝５５間の距離及び接続領域幅Ｗ２は一定とした。コレクタ−エミッタ間飽和電圧Ｖcesatは低いほど好ましく、コレクタ−エミッタ間電圧ＶＣＥＳは大きいほど好ましい。図２から、溝５５の幅Ｗ１を広げることにより、オン電圧が低下することがわかる。これは、以下の理由による。
エミッタ電極９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、エミッタ電極９０とゲート電極６０間に所定のゲート電圧を印加して半導体装置１がオンすると、チャネル領域がｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極９０から溝５５の側面に沿って主に移動してきた電子がドリフト領域２０に注入される。この注入された電子により、コレクタ領域１０とドリフト領域２０との間が順バイアスされ、正孔がコレクタ領域１０からドリフト領域２０に移動する。
コレクタ領域１０から移動してきた正孔は溝５５の底部によってその移動が妨げられ、溝５５の下方に蓄積される。そして、溝５５の幅Ｗ１が広いほど溝５５の下方における正孔の蓄積量が増加し、溝５５底部のみならず、その近傍における正孔の蓄積量も増加する。
また、溝５５底部の下方でのドリフト領域２０の厚みは溝５５の幅Ｗ１に比べて十分広く、少なくとも４０μｍ以上であるため、チャネルの延長部分のコレクタ領域１０とドリフト領域２０の界面だけでなく、それよりも広い範囲でコレクタ領域１０とドリフト領域２０の界面が順バイアスとなり、正孔がコレクタ領域１０からドリフト領域２０に容易に移動することができる。その結果、チャネルの延長部分及びその周辺におけるドリフト領域２０内に蓄積される正孔総量が増加し、伝導度変調がより強化され、オン電圧が低減される。
図３（ａ）に、溝５５の幅Ｗ１が２μｍの場合に正孔が蓄積される様子のシミュレーション結果を示す。参考に、図３（ａ）よりも溝５５の幅が狭い場合のシミュレーション結果を図３（ｂ）に示す。図３（ｂ）は、溝５５の幅Ｗ１が１μｍの場合のシミュレーション結果である。図３（ａ）及び図３（ｂ）の横軸は溝５５の幅、縦軸は溝５５の表面（開口）からの深さである。なお、領域Ｒ２０はドリフト領域２０、領域Ｒ３０はベース領域３０、領域Ｒ４０はエミッタ領域４０の位置を示す。蓄積される正孔の密度が高い領域ほど濃く表示している。つまり、溝５５の幅Ｗ１が２μｍの場合の方が、溝５５の底部近くのチャネルの延長部分及びその周辺のドリフト領域２０内に正孔が蓄積されることが分かる。
次に、接続領域による正孔の吸い出しについて、説明する。ベース領域３０のエミッタ電極９０と接する接続領域幅Ｗ２は、正孔がベース領域３０、そしてエミッタ電極９０へと移動するための窓口となる部分の長さである。後述するように幅Ｗ１が幅Ｗ２に比べて１〜１／６程度と十分に狭いので、エミッタ電極９０へと移動する正孔の量が減少し、溝５５の底部付近のドリフト領域２０内に正孔が蓄積される。このように溝５５の正孔蓄積効果と、接続領域幅W２を小さくすることによるエミッタ電極９０への正孔の移動の減少効果との相乗的な効果により、伝導度変調が著しく強化され、オン電圧が十分に低減された半導体装置１が実現される。
そして、接続領域幅Ｗ２が広いとベース領域３０の下方に蓄積されずにエミッタ電極９０へと移動する正孔の量が増加してしまう。したがって、オン電圧を低下させるためには、溝５５の幅Ｗ１が接続領域幅Ｗ２よりも大きいことが好ましい。一方、チップ面積の増大にはコスト及び製造プロセスから限界がある。そして、チップサイズを一定とした場合に溝５５の幅Ｗ１を広げると、チャネル本数が減少する。その結果、正孔が蓄積されて伝導度変調によってオン電圧が低下する効果よりも、チャネル本数の減少によるオン電圧の上昇の効果が大きくなり、半導体装置のオン電圧は上昇する。即ち、図５に示すように、溝５５の幅Ｗ１を広げすぎると、半導体装置のチップサイズに占めるチャネル領域の割合が減少することに起因して、コレクタ−エミッタ間飽和電圧Ｖcesatが増大するという問題が生じる。したがって、３μｍ〜２０μｍ程度であることが好ましい。
そして、溝５５の幅Ｗ１が７μｍ程度の場合に、最も効果的にオン電圧が低減されることがわかる。従来の半導体装置では、溝５５の幅Ｗ１は、広い場合でも１μｍ〜２μｍ程度である。
この結果、本実施例のように、溝５５の幅Ｗ１が広く形成された半導体装置１によれば、例えば従来例のようなキャリア蓄積層が配置された構造などを採用しなくても、オン電圧を低減することができる。
また、図２に示すように溝５５の幅Ｗ１を広くすることにより、半導体装置１の耐圧を向上させることができる。これは、以下の理由による。半導体装置１をオン状態からオフ状態にすると、ベース領域３０とドリフト領域２０との間に形成されるＰＮ接合界面側からだけでなく、溝５５の底部及びその周辺からドリフト領域２０内に空乏層が広がっていく。このとき、空乏層の広がり方が一様で、より広範囲に広がっていることが好ましい。空乏層の広がりが不均一であったり狭かったりする場合には、耐圧が低下する。例えば溝５５の底面において、溝５５の幅方向の両端部が電界集中点である。溝５５の幅Ｗ１が狭い場合には、溝５５の底面の溝５５の幅方向の両端部同士が近いために、溝５５の底面の直下において空乏層が良好に一様且つ広範囲に広がらない。一方、溝５５の底部の幅Ｗ１が広い場合には、溝５５の底面の両端部の間隔が広いために、溝５５の底部の直下における空乏層はより一様に又はより広範囲に広がる。このため、溝５５の幅Ｗ１が広い半導体装置１では、耐圧が向上する。
電位分布をシミュレーションした結果を図４（ａ）、図４（ｂ）に示す。図４（ａ）は溝５５の底面の幅Ｗ１が２μｍの場合、図４（ｂ）は溝５５の底面の幅Ｗ１が１μｍの場合である。図４（ａ）及び図４（ｂ）の縦軸は溝５５の表面からの深さである。なお、領域Ｒ２０はドリフト領域２０、領域Ｒ３０はベース領域３０、領域Ｒ４０はエミッタ領域４０の位置を示す。電位が高い領域ほど濃く表示している。図４（ａ）、図４（ｂ）から、溝５５の直下において空乏層が下方に広がっていることが分かる。特に、溝５５の底面の幅Ｗ１が広いほど溝５５下方の電位分布は幅広で平坦であり、電界が集中し難いことが確認される。
更に、接続領域幅Ｗ２を比較的狭くすることで、半導体装置１の耐圧は向上する。溝５５間における空乏層の深さは、溝５５直下の空乏層の深さよりも浅い。接続領域幅W２が広いと、溝５５間の間隔も広がり、溝５５間の領域におけるドリフト領域２０とベース領域３０との間のＰＮ接合からドリフト領域２０内へと広がる空乏層がより平坦化する。すると、この空乏層が溝５５の側方から広がる空乏層へと連続する部分がより歪んだ形状となる。このために半導体装置１の耐圧が低下してしまう。したがって、接続領域幅Ｗ２はある程度狭いことが好ましく、接続領域幅Ｗ２が溝５５の幅Ｗ１以下とすることが望ましい。
図６に、接続領域幅Ｗ２に対する溝の幅Ｗ１の比Ｗ１／Ｗ２と、ゲート−エミッタ短絡時のコレクタ−エミッタ間耐圧ＶＣＥＳ及びコレクタ−エミッタ間飽和電圧Ｖcesatとの関係を示す。既に述べたように、コレクタ−エミッタ間飽和電圧Ｖcesatはオン電圧に相当する。図６に電圧値Ｖａで示したのは、従来の半導体装置のコレクタ−エミッタ間飽和電圧Ｖcesatである。半導体装置１において、耐圧を高くしつつ、オン電圧を低くするためには、接続領域幅Ｗ２と溝の幅Ｗ１とは、以下の式（１）の関係を満足することが好ましい： １≦Ｗ１／Ｗ２≦６ ・・・（１） 式（１）のように接続領域幅Ｗ２に対する溝の幅Ｗ１の比Ｗ１／Ｗ２を１以上且つ６以下とすることにより、オン電圧を低減できる。
また、従来よりも溝の幅Ｗ１が広いことにより、オン電圧を下げることができ、接続領域幅Ｗ２と溝の幅Ｗ１が式（１）に示した関係を満足する範囲において溝の本数を少なくできる。これによりチャネル総量が減少し、ゲート電極６０と対向するベース領域３０及びエミッタ領域４０との間に生じるゲート電極６０と溝側面の半導体層との寄生容量（Ｃge）を低減できる。また、溝の幅Ｗ１を広くしセルピッチを広げることでチャネル総量が減り、チャネル抵抗が増大する。このため、負荷短絡時に半導体装置１を流れる電流が制限される。つまり、半導体装置１によれば、短絡耐量の確保が可能である。
ゲート電極６０は、例えばポリシリコンからなる。従来よりも溝の幅Ｗ１が広いことによって、ゲート抵抗が低減される。これにより、半導体装置１の高速動作化が可能であり、同一チップ内に多くの素子が配置された場合においても、半導体装置１内における素子動作の均一化を実現できる。なお、ゲート電極６０の不純物濃度は、1E19atom/cm3以上、且つ1E20atom/cm３以下である。
なお、半導体装置１のオン電圧を低減するために、接続領域幅Ｗ２と溝の幅Ｗ１とが以下の式（２）の関係を満足することがより好ましい： １．５≦Ｗ１／Ｗ２≦３ ・・・（２） 接続領域幅Ｗ２と溝の幅Ｗ１とは、以下の式（３）の関係を満足することが更に好ましい： １．７≦Ｗ１／Ｗ２≦２ ・・・（３） 図６に示すように、接続領域幅Ｗ２と溝の幅Ｗ１が式（３）の関係を満足する場合にオン電圧は最小である。
なお、図３（ａ）や図４（ａ）に示したシミュレーション結果や上記の比Ｗ１／Ｗ２の関係式は、図７に示すようにエミッタ領域４０が溝に沿って連続的に形成された構造について得られる。しかし、図８に示すように、エミッタ領域４０が溝に沿って飛び飛びに配置されてもよい。図８に示す構造の場合、エミッタ電極９０と接するベース領域３０の総面積Ｓ２が接続領域幅Ｗ２の代わりになり、ドリフト領域２０とベース領域３０との界面の延長上における溝のエミッタ電極９０と対向する総面積Ｓ１が溝の幅Ｗ１となって、上記の関係式が得られる。即ち、接続領域幅Ｗ２に対する溝の幅Ｗ１の比Ｗ１／Ｗ２の関係は、ベース領域３０のエミッタ電極９０に接する領域の総面積Ｓ２に対する、ドリフト領域２０とベース領域３０との界面と同一平面レベルにおける溝の総面積Ｓ１の比（以下において、「面積比Ｓ」という。）に置き換えられる。したがって、面積比Ｓは１以上であり、１以上且つ６以下であることが好ましい。また、面積比Ｓは、１．５以上且つ３以下であることがより好ましく、１．７以上且つ２以下であることが更に好ましい。 なお、図２１は、図８におけるドリフト領域２０とベース領域３０との界面の延長上における溝５５のエミッタ電極９０と対向する総面積Ｓ１と、エミッタ電極９０と接するベース領域３０の総面積Ｓ２の該当箇所を示したものである。
なお、溝の底面に配置された領域の厚みｔ１が、溝の側面に配置されてベース領域３０に対向する領域の厚みｔ２よりも厚くなるように、絶縁膜５０は形成される。半導体装置１ではゲート電極６０が形成される溝の幅Ｗ１が広いため、溝の底面側のゲート電極６０と半導体領域との間に生じる寄生容量（Ｃgd）は増加する傾向にある。しかし、溝の底面側の絶縁膜５０の膜厚を厚くすることにより、寄生容量（Ｃgd）を低減することができる。
半導体装置１ではゲート電極の下側の絶縁膜５０の膜厚が厚くなっていることにより、寄生容量Ｃｄｇを低減することができる。なお、絶縁膜５０の全体の膜厚を厚くしてしまうと、閾値電圧の問題が生じる。すなわち、絶縁膜５０の側面側はゲート絶縁膜として機能するため、絶縁膜５０の側面側の膜厚を厚くすると、閾値電圧が増加してしまう。このため、半導体装置１では、絶縁膜５０の側面側の膜厚は薄くし、絶縁膜５０の底面側の膜厚は厚くした。これにより、所望の閾値電圧を維持しつつ、寄生容量Ｃｄｇを低減することができた。絶縁膜５０の溝５５の底面での膜厚ｔ１は例えば３００ｎｍ程度であり、溝５５の側面での膜厚ｔ２は例えば１００ｎｍ程度である。
以上に説明したように、本発明の実施形態に係る半導体装置１では、ゲート電極６０が形成される溝の幅Ｗ１を広く、且つ、溝間にてベース領域３０がエミッタ電極９０に接する幅である接続領域幅Ｗ２を溝の幅Ｗ１以下に設定する。このため、半導体装置１によれば、溝底部近傍において正孔が蓄積されやすい。その結果、高耐圧・低オン電圧であり、且つ製造工程の増大が抑制された半導体装置を提供できる。
図１１は半導体装置１に対する比較例である。図１に示した半導体装置１とは異なる構造であり、例えば１つのセルに複数の溝を形成した構造によって、ゲート電極の断面積を実質的に増大させ、ゲート電極の抵抗（ゲート抵抗）を低減する方法が考えられる。図１１に示した比較例は、１つのセルに溝を２つ形成した例である。しかし、溝の本数を増加させることにより、寄生容量が増大する問題がある。
これに対し、半導体装置１では、溝を１つにすることによって、ゲート電極６０とそれに対向するベース領域３０及びエミッタ領域４０との間に生じる寄生容量が増大する問題が解決される。また、複数の溝を形成せずに溝の幅Ｗ１を広げることにより、ゲート抵抗を低減すると共に、耐圧低下の問題が解決される。
図１２〜図１６を用いて、本発明の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
図１２に示すように、ｐ-型のコレクタ領域１０とｎ+型のバッファ層１５の積層体上に形成されたｎ-型のドリフト領域２０上に、不純物拡散法又はエピタキシャル成長法によってｐ-型のベース領域３０を形成する。例えば不純物拡散法によれば、ドリフト領域２０の上面からイオン注入法によってｐ型不純物をドリフト領域２０に注入した後、アニール処理による拡散を行って、ベース領域３０が実質的に一様の厚みで形成される。ベース領域３０中のｐ型不純物は例えばボロン（Ｂ）である。次いで、図１３に示すように、ベース領域３０の上面の一部に、例えばイオン注入法と拡散を用いてｎ+型のエミッタ領域４０を形成する。
その後、図１４に示すように、フォトリソグラフィ技術とエッチング技術により、エミッタ領域４０の上面から延伸してエミッタ領域４０とベース領域３０を貫通し、ドリフト領域２０に先端が到達する溝５５を形成する。溝５５の底面は、実質的に平坦である。
このとき、接続領域幅Ｗ２が溝５５の幅Ｗ１以下であるように、溝５５が形成される。既に説明したように、接続領域幅Ｗ２に対する溝５５の幅Ｗ１の比Ｗ１／Ｗ２は、１以上且つ６以下であることが好ましい。なお、比Ｗ１／Ｗ２は、１．５以上且つ３以下であることがより好ましく、１．７以上且つ２以下であることが更に好ましい。
その後、図１５に示すように、溝５５の内壁に絶縁膜５０を形成する。例えば、酸化シリコン（ＳｉＯ2）膜を熱酸化法で形成する。このとき、溝５５の底面に配置された領域の厚みｔ１が、溝５５の側面に配置された領域の厚みｔ２よりも厚くなるように、絶縁膜５０を形成する。
次いで、ゲート電極６０を形成する。例えば、不純物を添加したポリシリコン膜を溝の内部に埋め込み、化学機械研磨（ＣＭＰ）などの研磨工程によって、図１６に示すようにベース領域３０の表面を平坦化してゲート電極６０を形成する。
更に、ゲート電極６０上に層間絶縁膜７０を形成した後、エミッタ領域４０とベース領域３０に接続するエミッタ電極９０を層間絶縁膜７０上に形成する。更に、コレクタ領域１０の裏面上にコレクタ電極８０を形成することにより、図１に示した半導体装置１が完成する。
以上に説明したように、本発明の第１の実施形態に係る半導体装置１の製造方法によれば、接続領域幅Ｗ２が溝の幅Ｗ１以下である半導体装置が製造される。このため、溝底部近傍において正孔が蓄積されやすく、高耐圧・低オン電圧であり、且つ製造工程の増大が抑制された半導体装置１を得ることができる。
また、半導体装置１の平面図を図９に示す。図９に示すように、溝５５の延伸する方向の長さ（Ｗ３）が溝５５の幅（Ｗ１）以上である複数の溝５５が並列に配置されている。さらに、図９の紙面の溝５５の左右の最も外側において、少なくとも１本の溝（外側溝）５５ｂが溝５５の延伸する方向と並行に配列されている。そして、溝５５の両側には、エミッタ領域４０が配置されている。なお、外側溝５５ｂの開口部における半導体基板１００の少なくとも外周側の側壁には、エミッタ領域４０が配置されていない。また、外側溝５５ｂは少なくともベース領域３０を貫通し、ドリフト領域２０に達している。
また、図９に示すように、半導体装置１は、隣り合う複数の溝５５及び外側溝５５ｂを相互に連結する接続溝５５ａを備える。接続溝５５ａの開口部周辺にもエミッタ領域４０は形成されていない。また、接続溝５５ａは少なくともベース領域３０と貫通し、ドリフト領域２０に達するように形成されている。
接続溝５５ａは、複数の溝５５の配列方向に延伸し、複数の溝５５のうち配列の最も外側に配列された溝５５の端部に連結されている。
接続溝５５ａは、複数の溝５５の一方の端部に接続された接続溝５５ａ（第１の接続溝）と、複数の溝５５の他方の端部に接続された接続溝５５ａ（第２の接続溝）を有し、前記複数の溝５５は、前記第１の接続溝と前記第２の接続溝とが対向した領域に配置されている。
よって、外側溝５５ｂと接続溝５５ａで囲まれた領域の内側が、半導体素子が形成される活性領域を含む領域であって、外側溝５５ｂと接続溝５５ａで囲まれた領域を含む外側が、活性領域を取り囲む外周領域となる。
溝５５及び外側溝５５ｂの中には、ゲート電極６０は溝５５の両側の接続溝５５ａに達するように、帯状に溝５５内を延伸して配置されている。なお、エミッタ電極９０などは図示を省略している。また、図９において溝５５は３本しか示していないが、模式的に示すものであって、実際にはもっと多くの溝５５が並列に配置されている。また、上述してきたとおり、面積比Ｓは１以上であり、１以上且つ６以下となるよう構成されている。
図１０は、図９に示されるXI-XI部に対応する、半導体装置１の接続溝５５ａと外側溝５５bを示す模式的な断面図である。接続溝５５ａと外側溝５５bの構造は、溝の構造と類似するが、エミッタ領域４０が形成されない点で異なる。ここで、溝５５の長さ方向における接続溝５５ａの幅Ｗ４と溝５５の配列方向における外側溝５５bの幅Ｗ４は、３μｍから２０μｍであることが好ましい。これにより、接続溝５５ａと外側溝５５bの下においても、正孔（ホール）を蓄積することができ、オン電圧を低下する事ができる。また、溝の長さW3は、溝５５の幅Ｗ１および接続溝５５ａの幅Ｗ４の幅よりも大きい。
このように、外側溝５５ｂと接続溝５５ａを設けることで、これらの溝の直下及びその近傍のドリフト領域２０にも正孔を溜めることができ、伝導度変調を生じさせ、オン電圧をさらに低減できる。
更に、接続溝５５ａの溝幅Ｗ４を溝５５同士の間隔Ｗ５より広くすることで、接続溝５５ａの直下及びその近傍のドリフト領域２０にも正孔が比較的溜まりやすくなる。その結果、ＩＧＢＴ特有の伝導度変調を生じさせ、オン電圧を低減できる。
なお、上記実施例においては、接続溝５５ａは溝５５と接続された構造について説明してきたが、例えば、接続溝５５ａを溝５５とは接続せず外側溝５５ｂとのみ接続し、互いに接続された接続溝５５ａと外側溝５５ｂが、複数の溝５５と離れて複数の溝５５を取り囲むように形成しても、上記実施例と同様の効果を有する。また、接続溝５５ａと外側溝５５ｂが互いに接続されない状態で、複数の溝５５と離れて、複数の溝５５を取り囲むように形成することもできる。
（第2の実施形態）
図２２に、本発明の第2の実施形態に係る半導体装置の模式的な断面図を示す。
本発明の第2の実施形態に係る半導体装置は、以下の通り、ゲート電極の構造が第1の実施形態に係る半導体発光装置と異なる。
ゲート電極６０は、溝５５を構成する一対の側面（第１の側面と第２の側面）に配置された左右のゲート電極６０（第１のゲート電極と第２のゲート電極）から構成されており、それぞれがベース領域３０に絶縁膜５０を介して対向するように設けられている。なお、図２２に示す断面図では左右のゲート電極６０は分離されているが、左右のゲート電極６０（第１のゲート電極と第２のゲート電極）は、溝５５の延伸方向に延伸し、接続溝５５ａ到達する。そして、接続溝５５ａにおいて、図示しないバスラインに接続されている。ゲート電極６０は、例えば高濃度にドープされた導電性の多結晶シリコン膜で構成される。
また、溝５５の底面の中央側にはゲート電極６０が形成されていない。すなわち、溝５５の側面に沿って配置されたゲート電極６０は、半導体基板の表面から溝５５の底面に向かって形成されているが、溝５５の底面の中央側にはゲート電極６０が形成されていない。
これによって、溝５５底部のドリフト領域２０とゲート電極６０間の寄生容量Ｃｄｇが低減され、高速スイッチングが可能となる。
ゲート電極６０はチャネル形成のために、溝５５の底面側まで延伸させる必要がある。そうすると、ゲート電極６０とドリフト領域２０との間に寄生容量Ｃｄｇが生じる。この寄生容量Ｃｄｇを下げるためには、ゲート電極の厚みを薄くするか、溝５５の底部の絶縁膜５０を厚くする必要がある。
一方、溝５５の底部で正孔が蓄積されやすくするためには、ゲート電極６０が溝５５の底面に達していることがより好ましい。
そのため、溝５５の幅Ｗ１に対するゲート電極６０の厚みｄ１は、１／２０〜１／３程度、より好ましくは１／１５〜１／５程度である。溝５５の幅Ｗ１に対するゲート電極６０の厚みｄ１が１／２０より小さくなると、ゲート電極６０の厚みが薄くなりすぎて、ゲート電極６０の抵抗値が上昇してしまい、スイッチング応答が悪化してしまう。逆に、溝５５の幅Ｗ１に対するゲート電極６０の厚みｄ１が１／３を超えると、ゲート電極６０を分断したことによる寄生容量Ｃｄｇの低減効果を十分に得られない。
また、図２２に示したように、絶縁膜５０における溝５５の底面に配置された領域の膜厚ｔ１が、溝５５の側面に配置されてベース領域３０に対向する領域の膜厚ｔ２よりも厚くなるように、絶縁膜５０を形成することが好ましい。これにより、コレクタ・エミッタ間耐圧が安定的に増加し、信頼性が向上する。
溝５５と同様に、接続溝５５ａの内壁面には絶縁膜５０が配置され、絶縁膜５０上にゲート電極６０からの延伸部が配置されている。したがって、溝５５を形成する工程において、接続溝５５ａを同時に形成することができる。
なお、接続溝５５ａの溝幅は、溝５５の溝幅Ｗ１よりも狭くしてもよい。接続溝５５ａの溝幅を狭くすることによって、接続溝５５ａの底面及びその近傍における正孔の蓄積は溝５５の底面に比べて少なくなる。これにより、半導体装置１の外周領域に残存する正孔に起因するラッチアップ現象の発生を抑制できる。接続溝５５ａの開口部周辺にはエミッタ領域４０が配置されていないため、チャネルは形成されない。
（変形例）
なお、半導体装置１では溝５５の幅Ｗ１が広いために、層間絶縁膜７０の下部の一部又は全体をエミッタ領域４０の上面に形成された溝に埋め込むことが容易である。そこで、層間絶縁膜７０の少なくとも一部が、ゲート電極６０が形成された溝の内部に埋め込まれていることが好ましい。これにより、エミッタ電極９０の上面がゲート電極６０上の領域で突出することが抑えられ、従来に比べて平坦化される。その結果、エミッタ電極９０上にワイヤーボンディングする工程などにおける不具合を解消できる。
図１７は、層間絶縁膜７０の全体が溝内部に配置された例を示している。図１７に示した半導体装置１では、層間絶縁膜７０の上面の位置とエミッタ領域４０の上面の位置とは同一の平面レベルにある。なお、層間絶縁膜７０の上面の位置をエミッタ領域４０の上面の位置よりも低くしてもよい。或いは図１８に示すように、層間絶縁膜７０の下部の厚みの半分以上の厚みが溝内部に配置されてもよい。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、図１９に示すように、端部よりも中央部が浅いように溝の底部を形成してもよい。このように溝の底部を形成することにより、溝の底部の中央部に正孔をより効率的に蓄積できる。その結果、オン電圧を下げることができる。
或いは、図２０に示すように、溝の底部の少なくとも一部が下に凸の曲面であるように丸まっていてもよい。溝の底部の端部の丸まりが広いと、正孔が溝の下に蓄積されずにベース領域３０に移動しやすくなる。このため、溝の底部が平坦又は上に凸である部分が広いと、オン電圧を低くできる。
本発明の半導体装置は、スイッチング動作を行うトレンチゲート型の半導体装置の用途に利用可能である。
本発明の一態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、前記第１半導体領域と電気的に接続する第１の主電極と、前記第４半導体領域と電気的に接続する第２の主電極とを備え、前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であり、前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ前記隣り合う溝の間隔よりも広い溝幅の接続溝を備えることを特徴とする半導体装置が提供される。
本発明の他の態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、前記第１半導体領域と電気的に接続する第１の主電極と、前記第４半導体領域と電気的に接続する第２の主電極とを備え、前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面延長上における前記溝の総面積の比が１以上であり、前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ前記隣り合う溝の間隔よりも広い溝幅の接続溝を備えることを特徴とする半導体装置が提供される。
本発明の一態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、前記第１半導体領域と電気的に接続する第１の主電極と、前記第４半導体領域と電気的に接続する第２の主電極とを備え、前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であり、前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅の接続溝を備えることを特徴とする半導体装置が提供される。
本発明の他の態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、前記第１半導体領域と電気的に接続する第１の主電極と、前記第４半導体領域と電気的に接続する第２の主電極とを備え、前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面延長上における前記溝の総面積の比が１以上であり、前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅の接続溝を備えることを特徴とする半導体装置が提供される。

Claims (11)

  1. 第１導電型の第１半導体領域と、前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、前記第１半導体領域と電気的に接続する第１の主電極と、前記第４半導体領域と電気的に接続する第２の主電極と、を備え、前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であることを特徴とする半導体装置。
  2. 第１導電型の第１半導体領域と、前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、前記第１半導体領域と電気的に接続する第１の主電極と、前記第４半導体領域と電気的に接続する第２の主電極と、を備え、前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面延長上における前記溝の総面積の比が１以上であることを特徴とする半導体装置。
  3. 前記溝は並行に配置された複数の溝から構成されており、前記隣り合う複数の溝は相互に接続溝で連結されており、前記接続溝は、前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達して形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記溝は並行に配置された複数の溝から構成されており、前記隣り合う複数の溝は相互に接続溝で連結されており、前記接続溝は、前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達しており、且つ前記複数の溝の配列方向に延伸し、前記複数の溝のうち配列の最も外側に配列された溝の端部に連結されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記溝は並行に配置された複数の溝から構成されており、前記隣り合う複数の溝は相互に接続溝で連結されており、前記接続溝は、前記複数の溝の一方の端部に接続された第１の接続溝と、前記複数の溝の他方の端部に接続された第２の接続溝を有し、前記第１の接続溝と前記第２の接続溝は、それぞれ前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達しており、且つ前記複数の溝の配列方向に延伸し、前記複数の溝のうち配列の最も外側に配列された溝の端部に連結されており、平面視において、前記複数の溝は、前記第１の接続溝と前記第２の接続溝とが対向した領域に配置されていることを特徴とする請求項１乃至４のいずれか1項に記載の半導体装置。
  6. 前記溝は並行に配置された複数の溝から構成されており、前記隣り合う複数の溝は相互に接続溝で連結されており、前記接続溝は、前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達して形成されており、且つ前記接続溝の幅は前記隣り合う溝の間隔よりも広いことを特徴とする請求項１乃至５のいずれか1項に記載の半導体装置。
  7. 前記溝は並行に配置された複数の溝から構成されており、前記隣り合う複数の溝は相互に接続溝で連結されており、前記接続溝は、前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達して形成されており、且つ前記接続溝の幅が前記溝の幅よりも狭いことを特徴とする請求項１乃至６のいずれか1項に記載の半導体装置。
  8. 前記制御電極は、前記溝の第１の側面とこれに対向する第２の側面に設けられ、且つ前記絶縁膜を介して前記第３半導体領域に対向するように配置された第１の制御電極と第２の制御電極とを備え、前記溝は平面視において帯状に延伸し、前記溝の延伸する方向における前記第１の側面と前記第２の側面の長さは、前記第１の側面と前記第２の側面とが対向する間隔よりも大きいことを特徴とする請求項１乃至７のいずれか1項に記載の半導体装置。
  9. 前記制御電極は、前記溝の第１の側面とこれに対向する第２の側面に設けられ、且つ前記絶縁膜を介して前記第３半導体領域に対向するように配置された第１の制御電極と第２の制御電極とを備え、前記第１の制御電極と前記第２の制御電極は、前記溝の延伸方向に延伸し、前記接続溝に達していることを特徴とする請求項１乃至８のいずれか1項に記載の半導体装置。
  10. 前記溝の幅が３μｍ〜１５μｍであり、前記溝の深さが２μｍ〜１０μｍであり、前記第２半導体領域の厚みが４０μｍ〜１４０μｍであり、前記第２半導体領域の比抵抗が１０Ωｃｍ〜１５０Ωｃｍであることを特徴とする請求項１乃至９のいずれか1項に記載の半導体装置。
  11. 前記溝の幅は前記溝の深さよりも大きく、且つ、前記溝の幅は３〜１５μｍであることを特徴とする請求項１乃至１０のいずれか1項に記載の半導体装置。
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