CN112103296B - 半导体结构的制造方法 - Google Patents
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Abstract
本发明实施例提供了一种半导体结构制造方法，提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；在所述第一开口的侧壁形成第一厚度的第一介质层；对所述第一介质层进行氧化处理，部分所述第一介质层形成氧化层；在所述第一开口中，所述第二气体的分布随着开口深度的增加而减小；去除所述氧化层，得到具有第二厚度的第一介质层；所述第二厚度小于所述第一厚度。如此，在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构的制造方法。
背景技术
在半导体器件的制造过程中，经常需要在高深宽比(HAR，High Aspect Ratios)的开口中形成介质层。一般利用位于开口底部的介质层的厚度(Btop) 与位于开口顶部的介质层的厚度(Ttop)的比例来衡量介质层的台阶覆盖率。理想情况下，介质层的厚度随着开口深度的增加保持不变即台阶覆盖率(英文可以表达为step coverage)为1，而实际应用中，由于通入用于形成介质层的气体在开口中的密集程度分布呈现如图1a所示的随着深度的增加而减小，因而介质层的厚度会随着开口深度的增加而减少即台阶覆盖率小于1，呈现上厚下薄的形态(如图1b所示)。然而，当阶覆盖率较小时，会影响半导体器件的电学性能，如当开口为三维存储器的沟道孔(CH，Channel Hole)，而CH中的电荷捕获层的台阶覆盖率小于95％时，CH上下电性差异较大，不能满足工艺要求。
因此，亟待一种有效的半导体结构的制造方法，在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。
发明内容
为解决相关技术问题，本发明实施例提出的半导体结构的制造方法在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。
本发明实施例还提供了一种半导体结构的制造方法，包括：
提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；
在所述第一开口的侧壁形成第一厚度的第一介质层；
对所述第一介质层进行氧化处理，部分所述第一介质层形成氧化层；
去除所述氧化层，得到第二厚度的第一介质层；所述第二厚度小于所述第一厚度。
上述方案中，所述提供基底结构，包括：
提供半导体衬底，所述半导体衬底上形成有绝缘层和牺牲层交替层叠设置的堆叠结构；
形成若干贯穿所述堆叠结构的沟道孔；
所述在所述沟道孔第一开口的侧壁形成第一厚度的第一介质层，包括：
在所述沟道孔的侧壁形成第一厚度的第一介质层。
上述方案中，所述方法还包括：
在所述沟道孔的侧壁形成第一厚度的第一介质层之前，在所述沟道孔的侧壁形成第二介质层；
所述在所述沟道孔的侧壁形成第一厚度的第一介质层，包括：
在所述第二介质层的表面形成具有第一厚度的第一介质层。
上述方案中，所述在所述第一开口的侧壁形成第一厚度的第一介质层；
利用低压沉积工艺，在所述第一开口的侧壁形成第一厚度的第一介质层；
所述对所述第一介质层进行氧化处理，包括：
利用现场水汽生成ISSG(ISSG，In-Situ Steam Generation)工艺，对所述第一介质层进行氧化处理。
上述方案中，所述第一介质层的材料包括氮化硅或者多晶硅。
上述方案中，所述至少在所述第一开口的侧壁形成第一厚度的第一介质层，包括：
利用利用化学气相沉积法(CVD，Chemical Vapor Deposition)或者原子层沉积法(ALD，Atomic Layer Deposition)，至少在所述第一开口的侧壁形成第一厚度的第一介质层。
上述方案中，所述去除所述氧化层，包括：
利用湿法刻蚀工艺去除所述氧化层；其中；所述湿法刻蚀工艺利用氢氟酸溶液执行所述氧化层的去除。
上述方案中，所述第一厚度与所述第二厚度之比在2:1～3:1范围内。
本发明实施例提供的半导体结构的制造方法，提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；在所述第一开口的侧壁形成第一厚度的第一介质层；对所述第一介质层进行氧化处理，部分所述第一介质层形成氧化层；在所述第一开口中，所述第二气体的分布随着开口深度的增加而减小；去除所述氧化层，得到具有第二厚度的第一介质层；所述第二厚度小于所述第一厚度。本发明实施例中，在深度较深的开口中沉积薄膜时，先沉积一层比欲沉积厚度更厚的介质层，该厚度更厚的介质层的厚度随着开口深度的增加而减小；然后对该更厚的介质层进行氧化处理，在进行氧化处理时，通入用于氧化的气体在开口中的密集程度分布与通入用于沉积的气体在开口中的密集程度分布类似均随着开口深度的增加而减小，即该更厚的介质层中被氧化部分的形态与该更厚的介质层的形态类似均表现为随着开口深度的增加而减小；之后在去除氧化层时，该厚度更厚的介质层被去除部分的厚度随着开口深度的增加而减小，从而得到的欲沉积的介质层的厚度的均匀性得到了很好的提升。如此，本发明实施例提供的半导体结构的制造方法在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。
附图说明
图1a为本发明实施例中用于形成介质层的气体在开口中的密集程度分布示意图；
图1b为相关技术中在高HAR的开口中沉积薄膜时，沉积的介质层的形态示意图；
图2为本发明实施例提供的半导体结构的制造方法的实现流程示意图。
图3a-图3d为本发明实施例中一种半导体结构的制造过程的剖面示意图；
图4为本发明应用实施例中三维存储器的ONOP结构中薄膜的分布示意图；
图5a-5d为本发明应用实施例中三维存储器的ONOP结构中的电荷捕获层的制造过程的剖面示意图。
附图标记说明：
30-基底结构；301-第一开口；302-具有第一厚度的第一介质层；303-完整氧化层；302'-具有第二厚度的第一介质层；304-半导体衬底；305-堆叠结构； 3051-绝缘层；3052-牺牲层；306-CH；307-第二介质层；308-外延层；309-初始的电荷捕获层；310-电荷捕获层氧化后的氧化层；309'-最终的电荷捕获层。
具体实施方式
为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。
本发明的各实施例中，在深度较深的开口中沉积薄膜时，先沉积一层比欲沉积厚度更厚的介质层，该厚度更厚的介质层的厚度随着开口深度的增加而减小；然后对该更厚的介质层进行氧化处理，在进行氧化处理时，通入用于氧化的气体在开口中的密集程度分布与通入用于沉积的气体在开口中的密集程度分布类似均随着开口深度的增加而减小，即该更厚的介质层中被氧化部分的形态与该更厚的介质层的形态类似，均表现为随着开口深度的增加而减小；之后在去除氧化层时，该厚度更厚的介质层被去除部分的厚度随着开口深度的增加而减小，从而得到的欲沉积的介质层的厚度的均匀性得到了很好的提升。
本发明实施例提供一种半导体结构的制造方法，图2为本发明实施例刻蚀方法的实现流程示意图。如图2所示，所述方法包括以下步骤：
步骤201：提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；
步骤202：在所述第一开口的侧壁形成第一厚度的第一介质层；
步骤203：对所述第一介质层进行氧化处理，部分所述第一介质层形成氧化层；
步骤204：去除所述氧化层，得到第二厚度的第一介质层；所述第二厚度小于所述第一厚度。
图3a-图3d为本发明一实施例的半导体结构制造过程的剖面示意图。下面结合图2和图3a-图3d描述本实施例的半导体结构的形成方法。
其中，在步骤201中，如图3a所示，所述基底结构30可以包括衬底及从衬底上形成的薄膜结构，这里对薄膜结构的具体组成材料不做限制。所述第一开口301可以是基底结构30中刻蚀的沟槽或孔结构。实际应用中，所述开口的横截面可以为圆形、椭圆形、长条形等。这里，所述第一开口301深度大于预设深度可以理解为该第一开口301为深度较深的开口。可以理解的是在深度较深的开口，尤其在深HAR的开口中，被通入到开口中的气体在开口中的密集程度的分布随着开口深度的增加而减小的现象更加明显，此时，在开口的侧壁沉积的薄膜的厚度呈现随着厚度的增加而减小的现象也更加明显。
实际应用中，这里所述第一开口301的侧壁的垂直度较好，即所述第一开口301的开口尺寸随着深度的增加基本保持不变。
实际应用中，可以通过多种方法获得垂直度较好的第一开口301，这里对获得垂直度较好的第一开口301的方法不做限制。一种具体的实现方法包括：对基底结构30进行第一刻蚀，以去除部分的基底结构30，从而在所述基底结构30中形成具有第一深度的第一开口301；形成保护层，所述保护层至少覆盖所述第一开口301侧壁；对所述第一开口301进行第二刻蚀，使得所述第一开口301的深度增大至第二深度；其中，在所述第二刻蚀过程中，通过消耗所述保护层来补偿垂直于所述第一开口301的侧壁方向的刻蚀作用。如此，可以得到深度较深，且开口尺寸随着深度的增加基本保持不变的第一开口301。
在步骤202中，如图3b所示，向所述第一开口301中通入第一气体，在所述第一开口301的侧壁形成具有第一厚度的第一介质层302；可以理解的是，在所述第一开口301，所述第一气体的分布随着开口深度的增加而减小。
实际应用中，需要控制沉积工艺参数使得在第一开口301的侧壁形成具有第一厚度的第一介质层302。这里所述第一厚度为比最终希望得到的介质层的厚度大，实际应用中，第一厚度可以为最终希望得到的介质层的厚度的2至3 倍。如，当最终希望得到的介质层的厚度为30埃，则第一厚度可以为60～90 埃。
在本发明实施例中，所述第一介质层302的材料包括能够被氧化的材料。实际应用中，在一实施例中，所述第一介质层302的材料可以包括氮化硅或者多晶硅。
其中，在一实施例中，所述第一介质层302的材料包括氮化硅；所述第一气体包括二氯二氢硅与氨气。
实际应用中，向第一开口中通入二氯二氢硅气体与氨气，在700℃～800℃的反应条件下，二氯二氢硅与氨气反应生成氮化硅，氮化硅沉积在第一开口的侧壁上形成第一介质层。
实际应用中，可以利用CVD，或者ALD，形成具有第一厚度的第一介质层302。
需要说明的是，实际应用中，在对第一开口301的侧壁形成第一介质层时，也会在第一开口301的底部沉积第一介质层，由于本发明实施例中涉及的改进不关注第一开口301底部沉积的情况，图3a中未示出该底部沉积的第一介质层。
可以理解的是，这里，所述第一气体在所述第一开口301中的密集程度的分布随着开口深度的增加而减小，即第一开口301顶部的第一气体多，第一开口301底部的第一气体少，从而形成的第一厚度的第一介质层302同样表现为厚度随着开口深度的增加而减少。
在步骤203中，如图3c所示，向所述第一开口301中通入第二气体，对所述第一介质层302的部进行氧化处理，部分所述第一介质层302形成氧化层 303；在所述第一开口中301，所述第二气体的分布随着开口深度的增加而减小。
实际应用中，在进行氧化反应后得到的完整氧化层303一般包括第一部分和第二部分；其中，第一部分为部分的第一厚度的第一介质层被氧化后形成的氧化层部分；第二部分则覆盖在第一部分的表面的氧化层部分。实际应用中，第一部分与第二部分的存在一定的比例关系，可以通过控制氧化工艺参数获得预设厚度的第一部分。
实际应用中，可以采用热氧化工艺实现该氧化过程。
实际应用中，考虑到在低压环境下，通入第一气体和/或第二气体可以使第一气体和/或第二气体更多的进入到第一开口301的底部即低压可以缩小两种气体在开口不同位置处的分布的差异，因此可以利用低压沉积工艺，在第一开口 301的侧壁形成具有第一厚度的第一介质层，同时利用低压的热氧化工艺，如 ISSG工艺，以改善第一气体和第二气体在第一开口中的分布，从而进一步优化对沉积的介质层形态的改善。
基于此，在一实施例中，所述在所述第一开口301的侧壁形成具有第一厚度的第一介质层302，包括：
利用低压沉积工艺，在所述第一开口301的侧壁形成第一厚度的第一介质层302；
所述对所述第一介质层302进行氧化处理，包括：
利用现场水汽生成ISSG工艺，对所述第一介质层302的进行氧化处理。
其中，所述第二气体包括氧气和氢气。
实际应用中，ISSG工艺是一种快速热退火工艺，可以在较短的时间内加热和冷却晶圆，热预算少，而且温度均匀性比较好。ISSG工艺通常是在氧气气氛中加入少量的氢气作为催化剂，高温下晶圆正面产生类似于燃烧的化学反应。第一反应会生成大量的气相活性自由基，即原子氧，这些自由基参与了硅片的氧化过程。该氧化过程速度快，但氧化层的质量一般。在本发明后续的步骤中，氧化层需要被去除，因此，氧化层的质量不被重点关注。
可以理解的是，这里，所述第二气体在所述第一开口301中的密集程度的分布随着开口深度的增加而减小，即第一开口301顶部的第二气体多，第一开口301底部的第一气体少，从而形成的氧化层同样表现为厚度随着开口深度的增加而减少。
在步骤204中，如图3d所示，实际应用中，在一实施例中，所述去除所述氧化层303，包括：利用湿法刻蚀工艺去除所述氧化层303；其中；所述湿法刻蚀工艺利用氢氟酸溶液执行所述氧化层的去除。
这里，所述第二厚度为实际准备沉积的第一介质层302的厚度。显然，第二厚度比第一厚度小。实际应用时，在一实施例中，所述第一厚度与所述第二厚度之比在2:1～3:1范围内。
可以理解的是，在去除了该氧化层后，具有第一厚度的第一介质层302被去除部分的厚度随着开口的增加而减小，该被去除的部分很好的弥补了第一厚度的第一介质层本来的形态差异，从而得到的第二厚度的第一介质层302'的均匀性得到了很好的提升。
实际应用中，本发明实施例还可以是对已经沉积有介质层的第一开口中再次沉积的介质层的形态改进。
基于此，在一实施例中，所述方法还包括：
在所述第一开口301的侧壁形成第二介质层；所述在所述第一开口301的侧壁形成具有第一厚度的第一介质层，包括：
在所述第二介质层的表面形成具有第一厚度的第一介质层302。
这里，所述第二介质层的阶梯覆盖度好，即所述第二介质层的厚度随着深度的增加基本保持不变。当第二介质层的材料为能够被氧化的材料时，可以采用本发明实施例的方法得到阶梯度覆盖度好的第二介质层；当第二介质层的材料为不能够被氧化的材料时，可以采用其他适用于不能氧化的材料的方案得到阶梯度覆盖度好的第二介质层。
需要说明的是，本发明实施例提供的半导体结构的制造方法中第一气体与第二气体不同，实际应用中很难将二者的进气参数控制为完全的一致，从而使初次沉积的较厚的薄膜层与较厚薄膜层中被氧化部分的形态完全一致，进而使最终得到的沉积层在开口上、下的厚度完全保持一致，但是只要两种气体均呈现上多下少的类似分布，本发明最终得到的介质层的厚度的均匀性必然比直接进行沉积得到的介质层的好，即介质层的形态得到了改善。
本发明实施例提供的半导体结构的制造方法，提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；在所述第一开口的侧壁形成第一厚度的第一介质层；在对所述第一介质层的进行氧化处理，部分所述第一介质层形成氧化层；去除所述氧化层，得到第二厚度的第一介质层；所述第二厚度小于所述第一厚度。本发明实施例中，在深度较深的开口中沉积薄膜时，先沉积一层比欲沉积厚度更厚的介质层，该厚度更厚的介质层的厚度随着开口深度的增加而减小；然后对该更厚的介质层进行氧化处理，在进行氧化处理时，通入用于氧化的气体在开口中的密集程度分布与通入用于沉积的气体在开口中的密集程度分布类似均随着开口深度的增加而减小，即该更厚的介质层中被氧化部分的形态与该更厚的介质层的形态类似均表现为随着开口深度的增加而减小；之后在去除氧化层时，该厚度更厚的介质层被去除部分的厚度随着开口深度的增加而减小，从而得到的欲沉积的介质层的厚度的均匀性得到了很好的提升。如此，本发明实施例提供的半导体结构的制造方法在深度较深的开口中沉积薄膜时，能够改善介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。
实际应用中，所述第一开口301可以用来形成三维存储器的CH结构，所述第二介质层可以用来形成三维存储器的阻挡介电层，所述第二厚度的第一介质层302'可以用来形成三维存储器的电荷捕获层。具体地：
本发明实施例的一种应用场景为，形成三维存储器的CH中电荷捕获层。在三维存储器的制造过程中，需要在CH中形成ONOP结构。这里，ONOP结构中薄膜的分布情况如图4所示。从图4可以看出，ONOP结构包括四层薄膜，具体包括沿CH径向方向依次层叠设置的阻挡介电层、电荷捕获层、隧穿介电层及沟道层；其中，覆盖于CH的侧壁表面的阻挡介电层，用于降低存储单元中的电荷运动至存储单元的栅极中的几率，阻挡介电层的材料可以包括：氧化物(OX)；覆盖于阻挡介电层表面的电荷捕获层，用于捕获电荷，电荷捕获层的材料可以包括：氮化硅(SIN)；覆盖于电荷捕获层表面的隧穿介电层，用于在外加电压的作用下使电荷在沟道区与电荷捕获层之间发生隧穿，隧穿介电层的材料可以包括：氧化物(OX)；覆盖于隧穿介电层表面的沟道层，用于所述沟道层用于起到支撑的作用，沟道层的材料可以包括：多晶硅(Poly)。
ONOP薄膜结构中各层薄膜的阶梯覆盖率非常关键，要求做到阶梯覆盖率>95％，否则CH中随着孔的深度变化，上下电性差异比较大，从而影响三维存储器的良率或者可靠性。电荷捕获层作为ONOP结构的夹心层，一般是采用用单步的ALD工艺实现SIN的沉积，然而随着三维存储器中堆叠层数越来越高(大于或等于128层)，单步ALD工艺很难保证电荷捕获层的阶梯覆盖率>95％。
基于此，在本应用实施例中，将单步ALD工艺改成三步，以保证电荷捕获层的阶梯覆盖率>95％。下面将结合图5a至图5d对该三步的方案进行详细的阐述。
需要说明的是，在本应用实施例中，如图5a所示，所述提供基底结构的步骤，包括：
提供半导体衬底304，所述半导体衬底304上形成有绝缘层3051和牺牲层 3052交替层叠设置的堆叠结构305；
形成若干贯穿所述堆叠结构305的CH 306；
所述在所述第一开口301的侧壁形成第一厚度的第一介质层302，包括：
在所述沟道孔306的侧壁形成第一厚度的第一介质层302。所述方法还包括：
在所述CH 306的侧壁形成第一厚度的第一介质层302之前，在所述CH的侧壁形成第二介质层307；
所述在所述沟道孔306的侧壁形成第一厚度的第一介质层302，包括：
在所述第二介质层307的表面形成具有第一厚度的第一介质层302。
实际应用中，所述半导体衬底304，可以包括至少一个单质半导体材料(如，硅(Si)衬底、锗(Ge)衬底)、至少一个有机半导体材料或者在本领域已知的其他半导体材料。半导体衬底中还可以形成阱区。所述堆叠结构305包含间隔排列的绝缘层3051牺牲层3052。所述绝缘层3051的材料包括但不限于氧化物层、氮化物层和碳化硅层中的一种或几种；所述牺牲层3052也可以称为伪栅极层，牺牲层3052的材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物中的一种或几种；在后续的制程中，所述牺牲层3052可以被去除，并在被去除后的位置处填充栅极材料(如，金属钨(W))，在填充栅极材料后，该牺牲层3052 对应位置处被称为栅极层。
这里，所述CH即为前述的第一开口301，所述CH用于形成存储层；所述第二介质层307即为阻挡层介电层，所述阻挡层介电层用于阻挡存储层中的电荷流出，阻挡介电层的材料可以包括：氧化物。这里，所述阻挡层介电层在CH 侧壁的厚度一致性较好；所述第一介质层301即为电荷捕获层。
在一些实施例中，可以在所述CH中先形成外延层308，再在CH的侧壁形成第二介质层307。这里，所述外延层308用于将沟道层与衬底中的阱区电性连接。
实际应用中，形成三维存储器最终的电荷捕获层的步骤如下：
步骤a：如图5b所示，采用ALD工艺在形成有阻挡介电层的沟道孔的侧壁沉积SIN薄膜309(初始的电荷捕获层)；其中，沉积SIN薄膜厚度302大于最终的电荷捕获层的厚度；
步骤b：如图5c所示，采用ISSG工艺将沉积的SIN薄膜的一部分氧化成 OX，形成氧化层310；
步骤c：如图5d所示，采用湿法刻蚀工艺将沉积的SIN薄膜中被氧化氧化成OX的部分去除，以形成最终的电荷捕获层309'。
本发明实施例中，在CH中沉积SIN薄膜时，先沉积一层比欲沉积厚度更厚的SIN沉积层；然后对该更厚的沉积层进行氧化处理，将SIN沉积层中部分氧化；去除SIN沉积层中被氧化的部分，最终得到的SIN沉积层的厚度一致性好，即最终得到的电荷捕获层的阶梯覆盖率能够很好的满足工艺要求。
需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
Claims (7)
1.一种半导体结构的制造方法，其特征在于，包括：
提供基底结构；所述基底结构包含第一开口；所述第一开口深度大于预设深度；
利用低压沉积工艺，在所述第一开口的侧壁形成第一厚度的第一介质层；所述第一厚度的尺寸随所述第一开口的深度增加而减小；
利用现场水汽生成ISSG工艺，对所述第一介质层进行氧化处理，部分所述第一介质层形成氧化层；其中，用于形成所述氧化层的气体的分布密度随所述第一开口的深度增加而减小；
去除所述氧化层，得到第二厚度的第一介质层，所述第二厚度小于所述第一厚度。
2.根据权利要求1所述的方法，其特征在于，所述提供基底结构，包括：
提供半导体衬底，所述半导体衬底上形成有绝缘层和牺牲层交替层叠设置的堆叠结构；
形成若干贯穿所述堆叠结构的沟道孔；
所述第一开口包括所述沟道孔，所述在所述第一开口的侧壁形成第一厚度的第一介质层，包括：
在所述沟道孔的侧壁形成第一厚度的第一介质层。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
在所述沟道孔的侧壁形成第一厚度的第一介质层之前，在所述沟道孔的侧壁形成第二介质层；
所述在所述沟道孔的侧壁形成第一厚度的第一介质层，包括：
在所述第二介质层的表面形成具有第一厚度的第一介质层。
4.根据权利要求1所述的方法，其特征在于，所述第一介质层的材料包括氮化硅或者多晶硅。
5.根据权利要求1所述的方法，其特征在于，所述在所述第一开口的侧壁形成第一厚度的第一介质层，包括：
利用化学气相沉积法或者原子层沉积法，至少在所述第一开口的侧壁形成第一厚度的第一介质层。
6.根据权利要求1所述的方法，其特征在于，所述去除所述氧化层，包括：
利用湿法刻蚀工艺去除所述氧化层；其中；所述湿法刻蚀工艺利用氢氟酸溶液执行所述氧化层的去除。
7.根据权利要求1所述的方法，其特征在于，所述第一厚度与所述第二厚度之比在2:1～3:1范围内。
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