CN112909013B

CN112909013B - 三维存储器及制备三维存储器的方法

Info

Publication number: CN112909013B
Application number: CN202110290700.9A
Authority: CN
Inventors: 许波; 严龙翔; 刘力恒; 徐伟; 郭亚丽
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2021-03-18
Filing date: 2021-03-18
Publication date: 2022-02-18
Anticipated expiration: 2041-03-18
Also published as: CN112909013A

Abstract

本申请提供三维存储器及制备三维存储器的方法。制备三维存储器的方法包括：在衬底的一侧上形成叠层结构以及形成贯穿叠层结构的沟道结构和与沟道结构具有间距的共源极孔；经由共源极孔，去除叠层结构的栅极牺牲层以形成栅极间隙；经由共源极孔，在栅极间隙的内壁上依次形成高阻材料层、阻挡层和导电层。该方法还包括：在形成阻挡层之前，对高阻材料层进行表面活化处理。根据该制备方法，通过在形成阻挡层之前对高阻材料层进行表面活化处理，从而能够增加后续阻挡层的连续性，提高阻挡层的阻挡效果，从而提升三维存储器的性能。

Description

三维存储器及制备三维存储器的方法

技术领域

本申请涉及半导体领域，并且更具体地，涉及一种用于制备三维存储器的方法。

背景技术

随着诸如固态驱动器的应用，对三维存储器的存储能力的需求不断增加。而对于三维存储器，增大存储能力往往需要增加存储器的存储密度，这就意味着需要增加与三维存储器的存储区对应的沟道孔的密度和深度。

在实际的制备过程中，沟道孔密度的增加会导致沟道孔之间的间距减小。在后续蚀刻栅极牺牲层之后，在栅极间隙中形成栅极结构的各层膜的步骤中，沟道孔的间距减小以及沟道孔的深度增加将导致气体的流动性变差，各层膜的沉积过程受到影响，使得膜的质量变差，进而导致存储器的性能受到影响。

发明内容

本申请提供制备三维存储器的方法，其可至少部分地解决现有技术中存在的上述问题。

根据本申请的一方面，提供了制备三维存储器的方法，该方法包括：在衬底的一侧上形成叠层结构以及形成贯穿叠层结构的沟道结构和与沟道结构具有间距的共源极孔；经由共源极孔，去除叠层结构的栅极牺牲层以形成栅极间隙；经由共源极孔，在栅极间隙的内壁上依次形成高阻材料层、阻挡层和导电层。该方法还包括：在形成阻挡层之前，对高阻材料层进行表面活化处理。

在实施方中，在栅极间隙的内壁上依次形成高阻材料层、阻挡层和导电层可包括：在栅极间隙的内壁、共源极孔的侧壁和衬底的与所述共源极孔重叠的部分上依次形成高阻材料层、阻挡层和导电层；以及去除共源极孔的侧壁和衬底的与共源极孔重叠的部分上的高阻材料层、阻挡层和导电层。

在实施方式中，该方法还可包括：在共源极孔内形成共源极结构。

在实施方式中，该方法还可包括：经由共源极孔，对衬底的与共源极孔重叠的部分进行离子掺杂以形成共源极区。

在实施方式中，该方法还可包括：去除高阻材料层、阻挡层和导电层位于共源极孔的侧壁上的部分，以及去除高阻材料层、阻挡层和导电层位于衬底的与共源极孔重叠的位置处的部分；以及在衬底的与去除了高阻材料层、阻挡层、导电层的共源极孔重叠的位置以及共源极孔的去除了高阻材料层、阻挡层、导电层的侧壁中形成共源极。

在实施方式中，该方法还可包括：在形成共源极之前，在共源极孔的去除了高阻材料层、阻挡层、导电层的侧壁上形成介质层，其中，介质层位于共源极孔的侧壁和共源极之间。

在实施方式中，在共源极孔的侧壁上形成介质层可包括：在共源极孔的侧壁和衬底的与共源极孔重叠的部分上形成介质层；以及去除位于衬底的与共源极孔重叠的位置处的介质层。

在实施方式中，表面活化处理可通过将至少高阻材料层浸泡在处理试剂中来执行，其中处理试剂包括H₂O、H₂O₂、H₂SO₄和HF，或者包括HF和H₂O。当处理试剂包括H₂SO₄、H₂O₂、H₂O和HF，处理试剂包括：摩尔百分比为95％至98％的H₂O；摩尔百分比为1％至3％的H₂O₂；摩尔百分比为1％至3％的H₂SO₄；以及摩尔百分比为0.02％至0.1％的HF，其中浸泡在室温下执行，并且浸泡的时间为8秒至85秒。当处理试剂包括HF和H₂O时，处理试剂包括：摩尔百分比为40％至60％的HF；以及摩尔百分比为40％至60％的H₂O，其中浸泡在室温下执行，并且浸泡的时间为3秒至40秒。

在实施方式中，在经表面活化处理之后高阻材料层的表面处的所有原子中处于稳态的原子的数量大于在表面活化处理之前高阻材料层的表面处的所有原值中处于稳态的原子的数量。

在实施方式中，在经表面活化处理之后所述高阻材料层的表面处的所有原子所处的能级比在表面活化处理之前高阻材料层的表面处的所有原子所处的能级彼此之间更相近。

在实施方式中，高阻材料层可包括HfO₂或Al₂O₃。导电层可包括钨。阻挡层可包括TiN。

在实施方中，可通过使用反应气体SiH₄和WF₆形成薄钨层并且然后通过使用反应气体H₂和WF₆来形成最终的钨层作为导电层。

在实施方式中，该方法还可包括：在形成高阻材料之前，在暴露的衬底上形成氧化物层。

根据本申请的另一方面，提供了一种基于中间件形成三维存储器的方法，该中间件可包括衬底、形成在衬底的一侧上的叠层结构、贯穿叠层结构的沟道结构和与沟道结构具有间距的共源极孔，叠层结构中形成有栅极间隙，该方法包括：经由共源极孔，在栅极间隙的内壁上依次形成高阻材料层、阻挡层和导电层，方法还包括：在形成阻挡层之前，对高阻材料层进行表面活化处理。

在实施方式中，衬底与共源极对应的位置处可包括共源极区。

在实施方式中，叠层结构与共源极之间可形成有介质层。

在实施方式中，高阻材料层的与阻挡层接触的表面处的原子的能级可以是基本上均匀的。

在实施方式中，沟道结构与多个导电层中最靠近衬底的导电层之间还形成有氧化物层，且氧化物层位于沟道结构与高阻材料层之间。

上述实施方案的制备三维存储器的方法和三维存储器，由于高阻挡层经过表面活化处理，高阻材料层的表面处的原子所处的能级彼此之间更相近(即，表面原子处于相近的能级)并且更多数量的原子处于稳态(例如，表面原子中至少一半数量的原子处于稳态或稳态附近)，表面活性位点得到有效地增加，从而能够增加后续阻挡层的连续性，提高阻挡层的阻挡效果，从而提升三维存储器的性能。

附图说明

附图被包括以提供对本申请的进一步理解，并且被并入本说明书中且构成本说明书的一部分，附图示出了本申请的示例性实施方式，并且与说明书一起用于解释本申请构思。在附图中：

图1是根据本申请的示例性实施方式的制备三维存储器的方法的流程图；以及

图2至图11为根据本申请示例性实施方式的用于制备三维存储器的工艺过程的示意图。

具体实施方式

以下将结合附图对本申请进行详细描述，本文中提到的示例性实施方式仅用于解释本申请，并非用于限制本申请的范围。

在附图中通常提供交叉影线和/或阴影的使用来阐明相邻元件之间的边界。因此，交叉影线或阴影的存在或不存在都不传达或指示对特定材料、材料性质、尺寸、比例、所示元件之间的共性和/或元件的任何其它特性、属性、性质等的任何偏好或要求，除非另有说明。此外，在附图中，为了清楚和/或描述的目的，调整了元件的尺寸和相对尺寸及形状。应理解，附图仅为示例而并非严格按比例绘制。

在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表示近似，而不用作表示程度，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。应理解，在本说明书中，第一、第二等表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何先后顺序。

还应理解，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性”旨在指代示例或举例说明。

此外，在本申请中当使用“连接”、“覆盖”和/或“在…上形成”等表述时，可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域中普通技术人员的通常理解相同的含义。此外，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

各种示例性实施方式可以是不同的，但不必是排它的。例如，在不背离本申请构思的情况下，示例性实施方式的特定形状、配置和特性可以在另一示例性实施方式中使用或实施。

除非另外说明，否则所示出的示例性实施方式应理解为提供可在实践中实施本申请构思的一些方式的变化细节的示例性特征。因此，除非另有说明，否则各种实施方式的特征、分子、组件、模块、层、膜、面板、区域和/或方面等(在下文中单独或统称为“元件”)可在不背离本申请构思的情况下以其它方式组合、分离、互换和/或重新布置。

本文中参考作为实施方式和/或中间结构(中间件)的示意图的剖视图描述各种实施方式。同样地，应预期例如由于制造技术和/或公差而导致的、图中的形状的变型。另外，本文中公开的特定结构性或功能性描述仅仅是说明性的，以用于描述根据本公开构思的实施方式的目的。因此，本文中所公开的实施方式不应该解释为受限于具体示出的区域形状，而是应包括例如由制造而导致的形状的偏差。图中示出的区域本质上是示意性的，并且它们的形状不旨在示出装置的区域的实际形状，并且不旨在进行限制。此外，如本领域技术人员将认识到的，在均不背离本发明的精神或范围的情况下，所描述的实施方式可以以各种不同的方式进行修改

应理解，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，例如，可以与所描述的顺序不同地执行特定的工艺顺序。例如，两个连续描述的工艺可以基本上同时执行，或者以与所描述的顺序相反的顺序执行。下面将参考附图并结合实施方式来详细说明本申请。

图1是根据本申请的示例性实施方式的制备三维存储器的方法1000的流程图。

如图1中所示，根据本申请的示例性实施方式的制备三维存储器的方法1000包括以下步骤：

S1：在衬底的一侧上形成叠层结构，以及形成贯穿叠层结构的沟道结构和与沟道结构具有间距的共源极孔。衬底、叠层结构、沟道结构和共源极孔等部件形成用于构成存储器的中间件。

S2：经由共源极孔，去除叠层结构的栅极牺牲层以形成栅极间隙；

S3：经由共源极孔，在栅极间隙的内壁上形成高阻材料层；

S4：对高阻材料层进行表面活化处理；

S5：在经表面活化处理的高阻材料层上形成阻挡层；

S6：在阻挡层上形成导电层。

以上步骤中叠层结构可包括多个介质层和多个栅极牺牲层，但本申请中的中间件不限于此。例如，在另一示例中，上述中间件的叠层结构可以是已经经过步骤S2处理去除了栅极牺牲层而形成有栅极间隙的叠层结构。

以下将结合图2至图11所示的工艺图详细描述上述的步骤S1～步骤S6。为了便于理解，在下文中以NAND存储器的结构作为示例进行描述，然而本申请不限于此。如本领域技术人员将理解的，上述方法也可以应用于具有类似结构的其它三维存储器中。

步骤S1

在步骤S1中形成的中间件可包括衬底100、形成在衬底100的一侧上的叠层结构110、贯穿叠层结构110的沟道结构120(其还可以延伸至衬底100中)、以及与沟道结构120具有间距的共源极孔130，如图2所示。

衬底100可例如包括硅(Si)衬底、锗衬底(Ge)、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底或在本领域中已知的其它半导体材料中的至少一种。衬底100可以是没有形成共源极区的衬底，但本申请不限于此。例如，衬底100可以是已经形成有共源极区的衬底。在下文中，以衬底100尚未形成共源极区为例进行描述。

叠层结构110包括交替叠置的多个电介质层111和多个栅极牺牲层112。多个电介质层111通过多个栅极牺牲层112彼此间隔开。电介质层111包括但不限于氧化硅(SiO₂)等，栅极牺牲层112可以是任意一种相较于电介质层111具有较高刻蚀选择比的材料，例如氮化硅(SiN)，但实施方式不限于此。层叠结构110可例如通过原子层沉积(Atomic LayerDeposition，ALD)、物理气相沉积(Physical Vapor Deposition，PVD)或化学气相沉积(Chemical Vapor Deposition，CVD)等的沉积工艺形成在衬底100上。

电介质层111与栅极牺牲层112的层数不限于图2中所示的层数，而是可以根据需要另外设置，例如，32层、64层、128层等。电介质层111与栅极牺牲层112可通过一种或多种沉积工艺形成。本文中所描述的沉积工艺包括但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)或其任何组合。

应理解，中间件也可以是已经从图2中所示的叠层结构110去除了栅极牺牲层112而形成有栅极间隙(例如，参考图3中的“140”)的结构。在中间件的叠层结构包括介质层和栅极间隙的情况下，根据本申请的另一实施方式，可以省略上述步骤S2。在下文中，以叠层结构110中尚未形成有栅极间隙(即，叠层结构110包括栅极牺牲层112)为例进行描述。

参考图2，沟道结构120可包括：形成在贯穿叠层结构110并延伸至衬底100的多个沟道孔(未示出)的底部处的外延结构121、形成在外延结构121的远离衬底100的表面上的外延介质层(未示出)和通过填充沟道孔形成的沟道柱122。

沟道孔可通过各向异性刻蚀(例如，诸如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等的干法刻蚀)工艺形成在叠层结构110中并且在衬底100的表面下方附近停止(这可通过控制刻蚀时间来实现)。

外延结构121可例如为多晶硅或单晶硅，外延介质层可例如为氧化硅，但实施方式不限于此。

沟道柱122可例如包括：依次形成在沟道孔的侧壁上的阻挡介质层123、电荷存储层124、隧穿介质层125和沟道层126。沟道层126可由掺杂多晶硅组成，阻挡介质层123和隧穿介质层125可包括但不限于氧化硅(SiO₂)，电荷存储层124可由包含量子点或纳米晶体的绝缘材料组成，例如，包含金属或者半导体微粒的氮化硅(SiN)。

沟道柱122还可包括芯部绝缘层127。在替代的实施方式中，沟道柱122中可省略芯部绝缘层。沟道柱122在远离衬底100的端部还可包括沟道插塞128，沟道插塞128的材料可选用与沟道层相同的材料制备，但实施方式不限于此。

应理解，以上示出的沟道结构120的结构仅仅是示例性的，根据本申请实施方式的方法中的沟道结构120的结构不限于上述结构。

共源极孔130可通过采用例如各向异性刻蚀(例如，诸如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等的干法刻蚀)工艺形成并且在衬底100的表面下方附近停止(这可通过控制刻蚀时间来实现)。

应理解，上述步骤S1中的中间件仅仅是示例性的，根据本申请实施方式的方法中所提供的半导体结构不限于此。例如还可以在图2的中间件的上方形成有各种用于改进三维存储器的性能的其它层，只要该中间件存在或可以形成栅极间隙即可。

步骤S2

在步骤S2中，经由共源极孔130，去除叠层结构110的栅极牺牲层112以形成栅极间隙140，如图3中所示。

在此步骤中，利用共源极孔130作为刻蚀剂的通道，采用例如各向同性刻蚀去除叠层结构110中的栅极牺牲层112以形成栅极间隙140。具体地，采用对栅极牺牲层112具有较高刻蚀去除速率且对电介质层111几乎不能去除的刻蚀剂进行刻蚀。

各向同性刻蚀可采用选择性的湿法刻蚀或气相刻蚀。在湿法刻蚀中，使用刻蚀溶液作为刻蚀剂，并将半导体结构浸没在刻蚀溶液中。在气相刻蚀中，使用刻蚀气体作为刻蚀剂，并将半导体结构暴露于刻蚀气体中。

在叠层结构110中的电介质层111和栅极牺牲层112分别为氧化硅(SiO₂)和氮化硅(SiN)的情形下，在湿法刻蚀中，可采用磷酸溶液作为刻蚀剂，在气相刻蚀中，可采用C₄F₈、C₄F₆、H₂F₂和O₂中的一种或多种作为刻蚀剂。在刻蚀步骤中，使刻蚀剂充满共源极孔130，并逐渐向叠层结构110内部刻蚀栅极牺牲层112。由于刻蚀剂的选择性，该刻蚀去除叠层结构110中的栅极牺牲层112并保留电介质层111以形成栅极间隙140。

应理解，根据本申请的实施方式，步骤S1中的中间件也可以是具有图3中所示的三维存储器的中间件。在这种情况下，可省略上述步骤S2。

步骤S1中的中间件也可以具有如图4中所示的结构，即，沟道结构120的外延结构121被栅极间隙140暴露的部分和衬底100被共源极孔暴露的部分上形成有氧化物层150。在这种实施方式中，也可省略上述步骤S2。在步骤S1中的中间件如图2或图3中所示的情况下，为了防止底部选择栅极漏电，制备三维存储器的方法可以在步骤S3之前，对衬底100被共源极孔130暴露的部分和沟道结构120的外延结构121被栅极间隙140暴露的部分进行氧化处理以形成氧化物层150。氧化处理例如可通过使整个中间件在高温环境下有水(或水蒸气)的条件下氧化来实现。例如，在衬底100为硅衬底的情况下，氧化物层可以氧化硅层。

参考图5，根据本申请的又一示例性实施方式，步骤S1中的中间件也可以具有如图5中所示的结构，即，衬底100与共源极孔130重叠的部分处可以形成有N型掺杂的共源极区160。在这种实施方式中，也可省略上述步骤S2。在步骤S1中的中间件如图2、图3或图4中所示的情况下，制备三维存储器的方法可以在步骤S3之前，采用离子注入工艺对衬底100的与共源极孔130重叠的部分进行N型离子注入以形成共源极区。

步骤S3

对具有或已经形成有栅极间隙140的中间件执行步骤S3，即，经由共源极孔130，在栅极间隙140的内壁上形成高阻材料层141。在一个实施方式中，可以对具有或者已经形成有栅极间隙140的中间件执行步骤S3，即，经由共源极孔130，在栅极间隙140的内壁、共源极孔130的侧壁和衬底100的与共源极孔130重叠的部分上形成高阻材料层141，如图6中所示。

高阻材料层141可通过一种或多种沉积工艺来形成。高阻材料层141可例如为二氧化铪(HfO₂)和氧化铝(Al₂O₃)，但不限于此。在高阻材料为氧化铝(Al₂O₃)的情况下，形成氧化铝(Al₂O₃)的铝源可例如为三甲基铝(TMA)、氯化铝(AlCl₃)等，氧源可例如为水(H₂O)、臭氧(O₃)等。在本申请的一个示例性实施方式中，采用氯化铝(AlCl₃)作为铝源且采用臭氧(O₃)作为氧源，利用化学气相沉积法沉积氧化铝作为高阻材料层141，沉积温度例如为500℃至600℃，沉积完成后对形成的初始高阻材料层进行退火，退火温度例如为900℃至1200℃，但本申请不限于此。

步骤S4和S5

在形成高阻材料层141之后，可以执行步骤S4，即，对高阻材料层141进行表面活化处理。本申请示例性实施方式中的表面活化处理可例如通过将至少高阻材料层141(或者形成有高阻材料层141的中间件)浸泡在处理试剂(处理试剂例如为DSP(其包括H₂SO₄、H₂O₂、H₂O和HF)或DHF(其包括HF和H₂O))中，通过虹吸效应，使得DSP或DHF进入整个阻材料层141中，从而可以通过浸泡对高阻材料层141的表面起到清洗作用，使得经处理的高阻材料层141的表面处的原子所处的能级彼此之间更相近，并且更多数量的表面原子处于稳态(例如，表面原子中至少一半数量的原子处于稳态或稳态附近)。

在本申请的实施方式中，DSP可包括摩尔百分比为95％至98％的H₂O；摩尔百分比为1％至3％的H₂O₂；摩尔百分比为1％至3％的H₂SO₄；以及摩尔百分比为0.02％至0.1％的HF。在使用DSP执行表面活化处理的情况下，浸泡可在室温下进行，并且浸泡的时间为8秒至85秒，但是本发明不限于此。

在本申请的实施方式中，DHF可包括摩尔百分比为40％至60％的HF；以及摩尔百分比为40％至60％的H₂O。在使用DHF执行表面活化处理的情况下，浸泡可在室温下进行，并且浸泡的时间为3秒至40秒。

在高阻材料层141经表面活化处理之后，可以执行步骤S5，即，在位于栅极间隙140的内壁上的高阻材料层141上的高阻材料层141上形成阻挡层142。在一个实施方式中，参考图7，可以在位于栅极间隙140的内壁、共源极孔130的侧壁和衬底100的与共源极孔130重叠的部分上的高阻材料层141上形成阻挡层142。

阻挡层142例如但不限于氮化钽(TaN)、氮化钛(TiN)或TaN/TiN中的至少一种。阻挡层142可通过一种或多种沉积工艺形成。在本申请的一个示例性实施方式中，利用化学气相沉积法沉积TiN作为阻挡层142，但本申请不限于此。根据本申请的一个示例性性实施方式，采用四氯化钛(TiCl4)和氨气(NH3)作为反应气体，在400℃至500℃的温度下沉积TiN作为阻挡层142，但本申请不限于此。

步骤S6

在形成阻挡层142之后，可以执行步骤S6，即，在位于栅极间隙140的内壁上的阻挡层142上形成导电层143作为栅极。在一个实施方式中，可以在位于栅极间隙140的内壁、共源极孔130的侧壁和衬底100的与共源极孔130重叠的部分上的阻挡层142上形成导电层143作为栅极，如图8中所示。导电层143可例如但不限于钨、钴、铜、镍、多晶硅、掺杂硅等。导电层143可通过一种或多种沉积工艺形成。在本申请的一个示例性实施方式中，采用化学气相沉积法形成钨(W)作为导电层143，但本申请不限于此。当作为栅极的导电层143由钨(W)形成时，在形成导电层143的初始阶段通入还原物(例如，甲矽烷SiH₄、乙硼烷B₂H₆、氢气等)与钨源(例如，六氟化钨WF₆等)以使二者进行反应。在反应过程中，形成薄钨(W)层和氢气(H₂)。该薄钨层可作为后续大量沉积钨(W)的种子层，具体反应过程如下：

3SiH₄+2WF₆→2W(s)+3SiF₄+6H₂

在初始阶段之后，可主要通过氢气(H₂)还原六氟化钨(WF₆)以沉积导电层143，具体反应过程如下：

WF₆+3H₂→W(s)+6HF

以氢气(H₂)作为还原物进行说明主要是由于氢气分子的半径比甲矽烷(SiH₄)的半径小，因此可得到对等角度的沉积以及较好的台阶覆盖率和填充性能，但本申请不限于此。

当在步骤S3之后直接执行步骤S5时(即，不对高阻材料层141进行表面活化处理，下文中将这种情况称为比较例)，沉积的阻挡层142的连续性较差，阻挡层142的阻挡效果受到影响。而当根据本申请的示例性实施方式在步骤S3之后紧接着执行步骤S4时，后续阻挡层142的连续性得到改善，进而提高了阻挡层142的阻挡效果。以氮化钛作为阻挡层142的示例，分别测量了根据本申请示例性实施方式制备的阻挡层142和上述比较例的阻挡层142在透射电镜下的孔隙率。比较例(没有对高阻材料层141进行表面活化处理)中的阻挡层142的空隙率近似为8％。根据本申请示例性实施方式(对高阻材料层141进行了表面活化处理)制备的阻挡层142的空隙率近似为1.5％。由此可见，对高阻材料层141进行表面活化处理后，后续形成的阻挡层142的孔隙率明显降低，也说明阻挡层142的连续性得到改善。

发明人发现，由于表面缺陷，未经表面活化处理的高阻材料层141的表面的原子处于彼此不相近的能级(表面活性位点少)，并且处于稳态的原子数量较少，导致后续在高阻材料层141上形成阻挡层142时，构成阻挡层142的材料会优先在能级低的表面位置处聚集，从而导致构成阻挡层142的材料的形核点分布不均匀，宏观上表现为阻挡层142不均匀(即，连续性差)。此外，在导电层143为钨(W)的情况下，由于反应气体(例如，WF₆)含氟(F)，使得整体结构(尤其是在一些存在少许空洞的区域)中引入氟(F)。这些氟(F)会在后续的高温工艺中穿过阻挡层142(例如，TiN层)不连续的位置，引起层间薄膜氧化物层(例如，氧化硅层)产生破坏，从而导致层间漏电。然而，经过表面活化处理的高阻材料层141的表面处的原子所处的能级彼此之间更相近(即，表面原子处于相近的能级)，并且更多数量的原子处于稳态(例如，表面原子中至少一半数量的原子处于稳态或稳态附近)，因此表面活性位点得到有效地增加，从而能够增加后续阻挡层142的连续性，提高阻挡层142的阻挡效果。

根据上述描述可知，在经由共源极孔130在栅极间隙140的内壁上形成高阻材料层141、阻挡层142和导电层143时，在一些实施方式中，上述步骤中沉积的高阻材料层141、阻挡层142和导电层143不可避免地还形成在共源极孔130的侧壁、衬底100的与共源极孔130的重叠的部分上。因此，为了形成最终的三维存储器，还需要将高阻材料层141、阻挡层142和导电层143的多余部分(位于共源极孔130的侧壁和衬底100的与共源极孔130的重叠的部分上的部分)去除，并且然后在共源极孔130中形成共源极(参考图11中的“172”)。

以下将参考图9至图11描述去除共源极孔130的侧壁和衬底100的与共源极孔130重叠的部分上的高阻材料层141、阻挡层142和导电层143以形成共源极的示例性过程。根据本发明的示例性实施方式，可通过湿法刻蚀(例如，通过高温混合酸对共源极孔130的侧壁和衬底100的与共源极孔130的重叠的部分进行回刻)，以将位于共源极孔130的侧壁和衬底100的与共源极孔130的重叠的部分上的阻挡层142和导电层143去除。可选地，在其它实施方式中，在导电层143由金属钨(W)形成时，可通过将形成有高阻材料层141、阻挡层142和导电层143的中间件放入炉管内进行含氧退火，使表面的金属钨形成钨氧化物，再通过酸溶液(例如，氢氟酸)将氧化的金属钨去除，并搭配对导电层143和阻挡层142具有高选择比的溶液，将位于共源极孔130的侧壁和衬底100的与共源极孔130的重叠的部分上的导电层143和阻挡层142去除。该过程也可能使得栅极间隙140中的导电层143和阻挡层142的与共源极孔130邻近的部分被去除而形成凹陷的形状。

接下来，可通过干法刻蚀(例如，通过高温混合酸对共源极孔130的侧壁和衬底100的与共源极孔130的重叠的部分进行回刻)，以将位于共源极孔130的侧壁和衬底100的与共源极孔130的重叠的部分上的高阻挡材料层141去除。该过程也可能使得栅极间隙140中的高阻挡材料层141的与共源极孔130邻近的部分被去除而形成凹陷的形状，如图9中所示。

根据本申请的示例性实施方式，可例如采用化学气相沉积工艺或高温炉管生长工艺在共源极孔130中形成位于衬底100的与共源极孔130重叠的部分和共源极孔130的侧壁上的共源极(参考图11中的“172”)。

参考图10和图11，根据本申请的示例性实施方式，在形成共源极172之前，还可在去除了高阻材料层141、阻挡层142、导电层143的共源极孔130的侧壁上形成介质层171，其中，介质层171位于共源极孔130的侧壁和共源极172之间。介质层171例如为氧化硅层。共源极172的导电层例如为与上述作为栅极的导电层143的材料相同或不同的材料。

在本申请的示例性实施方式中，在共源极孔130的侧壁上形成介质层171可例如通过以下过程实现：在共源极孔130的侧壁和衬底100的与共源极孔130重叠的部分上形成介质层171；以及去除位于衬底100的与共源极孔130重叠的部分上的介质层171。去除位于衬底100的与共源极孔130重叠的部分上的介质层171可例如采用干法刻蚀。在该干法刻蚀中，衬底100的与源极孔130重叠的部分上的氧化物层150也可与介质层171一起去除，但本申请不限于此。

应理解，共源极区160也可以在去除了多余的高阻材料层141、阻挡层142、导电层143之后，在形成共源极172或介质层171之前形成，本申请的共源极区160的形成顺序不受上述描述的过程的限制。

通过上述工艺制造的三维存储器包括：衬底100；叠层结构，位于衬底的一侧上，叠层结构包括交替叠置的多个导电层143和多个电介质层111；沟道结构120，贯穿叠层结构；共源极172，贯穿叠层结构并延伸至衬底100中，共源极172与沟道结构120具有间距。导电层143与电介质层111之间以及导电层143与沟道结构120之间形成高阻材料层141和阻挡层142，且阻挡层142位于高阻材料层141和导电层143之间，高阻材料层141的与阻挡层142接触的表面是经过表面活化处理的。

叠层结构与共源极172之间可以形成有介质层171。高阻材料层141的与阻挡层142接触的表面处的原子的能级可以是近似均匀的。

沟道结构120与多个导电层143中最靠近衬底110的导电层142之间还可以形成有氧化物层150，且氧化物层150位于沟道结构120与高阻材料层141之间。

还应理解，共源极孔130的侧壁与共源极172之间的结构不限于以上描述的结构，例如，共源极孔130的侧壁与共源极172之间的层不限于上述介质层171，还可包括其它具有阻挡功能或保护功能的层。

此外，上述参照图2至图11所示的工艺示意图中的结构适用于上述的三维存储器，出于简要的目的，在此省略对图中所示的用于三维存储器的各个部件的进一步描述。

在上述实施方式中，均以单堆栈结构的三维存储器件为例进行描述，但应理解，本申请的构思可应用于多堆栈结构的三维存储器件，例如，双堆栈结构的三维存储器件。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims

1.制备三维存储器的方法，其特征在于，所述方法包括：

在衬底的一侧上形成叠层结构以及形成贯穿所述叠层结构的沟道结构和与所述沟道结构具有间距的共源极孔；

经由所述共源极孔，去除所述叠层结构的栅极牺牲层以形成栅极间隙；

经由所述共源极孔，在所述栅极间隙的内壁上依次形成高阻材料层、阻挡层和导电层，

其中，所述方法还包括：

在形成所述阻挡层之前，对所述高阻材料层进行表面活化处理，以使得满足以下中的至少之一：

在经所述表面活化处理之后所述高阻材料层的表面处的所有原子中处于稳态的原子的数量大于在所述表面活化处理之前所述高阻材料层的表面处的所有原子中处于稳态的原子的数量；以及

在经所述表面活化处理之后所述高阻材料层的表面处的所有原子所处的能级比在所述表面活化处理之前所述高阻材料层的表面处的所有原子所处的能级彼此之间更相近。

2.根据权利要求1所述的方法，

其中，在所述栅极间隙的内壁上依次形成高阻材料层、阻挡层和导电层包括：

在所述栅极间隙的内壁、所述共源极孔的侧壁和所述衬底的与所述共源极孔重叠的部分上依次形成高阻材料层、阻挡层和导电层；以及

去除所述共源极孔的侧壁和所述衬底的与所述共源极孔重叠的部分上的高阻材料层、阻挡层和导电层，以及

其中，所述方法还包括在所述共源极孔内形成共源极结构。

3.根据权利要求1所述的方法，其中，所述表面活化处理通过将至少所述高阻材料层浸泡在处理试剂中来执行，其中，所述处理试剂包括H₂O、H₂O₂、H₂SO₄和HF，或者包括HF和H₂O。

4.根据权利要求3所述的方法，其中，当所述处理试剂包括H₂O、H₂O₂、H₂SO₄和HF时，所述处理试剂包括：

摩尔百分比为95％至98％的H₂O；

摩尔百分比为1％至3％的H₂O₂；

摩尔百分比为1％至3％的H₂SO₄；以及

摩尔百分比为0.02％至0.1％的HF。

5.根据权利要求4所述的方法，其中，所述浸泡在室温下执行，并且所述浸泡的时间为8秒至85秒。

6.根据权利要求3所述的方法，其中，当所述处理试剂包括HF和H₂O时，所述处理试剂包括：

摩尔百分比为40％至60％的HF；以及

摩尔百分比为40％至60％的H₂O。

7.根据权利要求6所述的方法，其中，所述浸泡在室温下执行，并且所述浸泡的时间为3秒至40秒。

8.根据权利要求1所述的方法，其中，所述高阻材料层包括HfO₂或Al₂O₃，所述阻挡层包括TiN。

9.根据权利要求1所述的方法，其中，所述导电层包括钨。

10.根据权利要求9所述的方法，其中，通过使用反应气体SiH₄和WF₆形成薄钨层并且然后通过使用反应气体H₂和WF₆来形成最终的钨层作为所述导电层。

11.一种基于中间件形成三维存储器的方法，所述中间件包括衬底、形成在衬底的一侧上的叠层结构、贯穿所述叠层结构的沟道结构和与所述沟道结构具有间距的共源极孔，所述叠层结构中形成有栅极间隙，其特征在于，所述方法包括：

其中，所述方法还包括：

12.一种三维存储器，其特征在于，所述三维存储器包括：

衬底；

叠层结构，位于所述衬底的一侧上，所述叠层结构包括交替叠置的多个导电层和多个电介质层；

沟道结构，贯穿所述叠层结构；

共源极，贯穿所述叠层结构并延伸至所述衬底中，所述共源极与所述沟道结构具有间距，以及

其中，所述导电层与所述电介质层之间以及所述导电层与所述沟道结构之间形成高阻材料层和阻挡层，

其中，所述阻挡层位于所述高阻材料层和所述导电层之间，且所述高阻材料层的与所述阻挡层接触的表面是经过表面活化处理的，以使得满足以下中的至少之一：

13.根据权利要求12所述的三维存储器，其中，所述高阻材料层的与所述阻挡层接触的表面处的原子中的至少一半数量的原子处于稳态。

14.根据权利要求12所述的三维存储器，其中，所述高阻材料层包括HfO₂或Al₂O₃，所述阻挡层包括TiN，所述导电层包括钨。