CN108389864B - 三维闪存器件的制造方法 - Google Patents
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Abstract
本发明涉及通过采用基于高压超临界的氧化物组成比最佳化技术来以超临界蒸镀工序或高压致密化工序形成纵横比非常大的三维闪存器件的介电填料的三维闪存器件的制造方法，可通过低温高压热处理来对用于填充介电质的介电填料进行填充，从而可改善三维闪存器件的特性和可靠性。
Description
技术领域
本发明涉及在高纵横比(Aspect ratio)条件下对无空隙(void-free)介电质间隙进行填充的三维闪存器件的制造方法，尤其，涉及通过采用基于高压超临界的氧化物组成比最佳化技术来以超临界蒸镀工序或高压致密化(Densification)工序形成纵横比非常大的三维闪存器件的介电填料(Dielectric filler)的三维闪存器件的制造方法。
背景技术
通常，闪存(flash memory)器件根据单元结构及工作来分为与非(NAND)类型和或非(NOR)类型。
并且，根据用于单位单元的电荷存储层(电荷储存膜)的物质种类来分为浮动栅极类的存储器件、金属氧化物氮化物半导体(MONOS，Metal Oxide Nitride OxideSemiconductor)结构或氮化硅半导体(SONOS，Silicon Oxide Nitride OxideSemiconductor)结构的存储器件。
浮动栅极类的存储器件为利用势阱(potential well)来体现记忆特性的器件，金属氧化物氮化物半导体或氮化硅半导体类通过利用在作为介电膜的硅氮化膜的容积(bulk)内所存在的浮动栅或存在于介电膜与介电膜之间的界面等的浮动栅来体现记忆特性。上述金属氧化物氮化物半导体是指控制栅极由金属形成的情况，氮化硅半导体是指控制栅极由多晶硅形成的情况。
尤其，与浮动栅极类型的闪存相比，氮化硅半导体或金属氧化物氮化物半导体类型的优点在于，具有相对容易的扩展(scaling)和得到改善的持续性特性(endurance)及均匀的门限电压分布。但是，在为了高集成化而使得隧道绝缘膜及闭塞绝缘膜的厚度变薄的情况下，在记录保存性(retention)和持续性方面导致特性下降。
近来，闪存器件根据持续扩展来实现大容量化，由此在多个领域被用作存储用存储器，并得以实现20nm级128Gbit产品的量产，预计将通过浮动栅极技术(floating gatetechnology)来扩展到10nm以下水平。
并且，为了实现闪存器件的高集成化，从二维结构变为三维结构，由于与非(NAND)闪存器件可在无需在每个存储单元(cell)形成触点(contact)的情况下以串(string)形态连接存储单元，因而可实现垂直方向上的多种三维结构。
这种三维与非闪存以在Si容积内配置N+接合(junction)扩散层并将其用作共同源极线的形态形成。这种结构具有优点，但由于扩散层的电阻大，因而产生存储单元特性劣化的现象。
另一方面，还对缩小用于使存储单元的各个器件电隔离的隔离区域的尺寸进行着技术开发。在上述隔离区域形成磁场氧化膜的硅局部氧化(LOCOS，local oxidation ofsilicon)工序中，使得磁场氧化膜向上述活性区域侵入的上述活性区域的有效面积缩小的鸟嘴式线脚(bird's beak)成为问题。为了改善这种硅局部氧化的问题，提出了浅沟道隔离(STI：shallow trench isolation)工序。在上述浅沟道隔离工序中，随着设计规则(designrule)减少，使得沟道的宽度变小，但是沟道的深度几乎恒定，因而导致沟道的纵横比逐渐增加。因此，使用绝缘物完整地填充上述沟道内的空间逐渐变得困难。
这种技术的一例在下述文献等中有公开。
例如，在下述专利文献1中，公开了如下的浅沟道隔离方法，即，包括：在将多层绝缘膜层叠于半导体基板的表面上之后，通过常规的光蚀刻工序来形成浅沟道的步骤；在上述浅沟道的底面及内侧面形成氧化膜的步骤；在上述氧化膜的表面上形成没有底层依赖性的规定膜的步骤；以及以能够填充形成有上述规定膜的上述浅沟道的方式按规定厚度层叠规定绝缘膜的步骤。
并且，在下述专利文献2中，公开了如下的半导体基板的处理方法，即，包括：步骤(a)，作为提供包括具有一个以上的特征(feature)的特征部的基板的步骤，提供上述特征分别具有特征开口部的基板；步骤(b)，为了部分填充多个上述特征，使得上述基板露出于含钴前体；步骤(c)，使得上述基板露出于含氮气体及等离子；步骤(d)，选择性地反复执行上述步骤(b)及上述步骤(c)；以及步骤(e)，根据差动抑制配置，在上述特征内蒸镀钴，在小于约400℃的温度下执行半导体基板的处理方法。
并且，在下述专利文献3中，公开了如下的三维闪存器件，即，包括：器件形成基板，形成有贯通上部面和下部面的贯通孔；导电体，间隙填充于上述贯通孔；垂直通道，形成于上述贯通孔上，以沿着上述器件形成基板的上侧方向长长地延伸的形状形成；以及共同源极线，与上述导电体电连接，由导电性物质形成。
并且，在下述专利文献4中，公开了如下的高纵横比特征的覆盖工序，即，包括：在对包括被图案化的特征的半导体基板进行湿式清洗之后，不经过干燥步骤二在上述半导体基板的被图案化的上述特征上蒸镀膜溶液的步骤；通过以烧制温度来对上述基板进行加热来对基于上述膜溶液形成的膜的溶剂和未反应溶液中的至少一种进行烧制的步骤；以及使用旋涂(spin-on)方法来对被图案化的上述特征涂敷上述膜溶液的步骤，在工序中使用用于执行加热、热退火、紫外线(UV)固化、等离子固化或化学反应性固化的旋涂介电质。
并且，在下述非专利文献1中，公开了在400～500℃的低温下对在H2O超临界条件下很难通过普通工序进行氧化的Si3N4进行氧化的技术。
现有技术文献
专利文献
专利文献0001：韩国公开专利公报第1999-0058163号(1999年07月15日公开)
专利文献0002：韩国公开专利公报第2016-0024351号(2016年03月04日公开)
专利文献0003：韩国授权专利公报第10-1040154号(2011年06年02日注册)
专利文献0004：韩国公开专利公报第2016-0019391号(2016年02月19日公开)
非专利文献
非专利文献0001：Low-Temperature Oxidation of siliconnitride by waterin supercritical condition,Journal of the European Ceramic Society,Vol.16,no.10,1996,p.1111.
发明内容
要解决的技术问题
但是，在如上所述的现有技术中，在基于空心(Macaroni)Si通道的闪存器件中填充介电质的情况下，存在因高纵横比而产生空隙(void)或接缝(seam)的问题。
即，在现有的三维闪存器件中，形成纵横比非常大的结构，在向空心结构的硅通道的中央部填充介电填料的结构中，需以组成比充分符合的氧化物进行填充来确保器件的稳定的动作特性。
本发明为了解决如上所述的问题而提出，本发明的目的在于，提供通过对纵横比非常大的三维闪存器件的介电填料进行低温高压处理来在介电填料的充电过程中不形成空隙和接缝的三维闪存器件的制造方法。
本发明的另一目的在于，提供可使三维闪存器件的器件特性和可靠性极大化的三维闪存器件的制造方法。
解决问题的技术方案
为了实现上述目的，本发明提供一种的三维闪存器件的制造方法，属于用于制造用于向具有高纵横比的间隙填充作为无空隙(void-free)的介电质的三维闪存器件的制造方法，其特征在于，用于填充上述介电质的介电填料通过低温高压热处理来进行填充。
并且，本发明的特征在于，在本发明的三维闪存器件的制造方法中，上述介电填料为氧化膜。
并且，本发明的特征在于，在本发明的三维闪存器件的制造方法中，上述低温高压热处理在1～20气压条件及100～500℃的温度条件下执行。
并且，本发明的特征在于，在本发明的三维闪存器件的制造方法中，上述低温高压热处理通过利用水(H2O)来执行30分钟时间。
并且，本发明的特征在于，本发明的三维闪存器件的制造方法包括：步骤(a)，通过在基板上以多层的方式层叠用于控制栅极的层间绝缘膜和牺牲层来形成成型结构体；步骤(b)通过对上述成型结构体进行蚀刻来形成间隙；步骤(c)，在上述层间绝缘膜及牺牲层的内壁形成栅极绝缘膜；步骤(d)，在上述栅极绝缘膜内壁形成通道；步骤(e)，通过超临界蒸镀工序或高压致密化工序来向上述通道的内部填充介电填料；以及步骤(f)，去除上述牺牲层。
并且，本发明的特征在于，在本发明的三维闪存器件的制造方法中，上述步骤(e)包括：步骤(e1)，利用聚硅氮烷溶液来在上述通道的内部涂敷旋涂玻璃绝缘膜；步骤(e2)，为了去除上述绝缘膜的溶剂成分，在规定温度下实施预烧制；以及步骤(e3)，在高压状态下执行作为湿式热处理的热处理。
并且，本发明的特征在于，在本发明的三维闪存器件的制造方法中，上述步骤(e2)在50～350℃的范围内执行20分钟～40分钟。
发明的有益效果
如上所述，根据本发明的三维闪存器件的制造方法，通过在具有空心结构并具有高纵横比的三维闪存器件中使得空隙最小化，从而具有可改善器件特性和可靠性的效果。
并且，根据本发明的三维闪存器件的制造方法，还具有可通过实施低温高压热处理来以超临界蒸镀或高压致密化工序形成三维闪存器件的介电填料的效果。
并且，根据本发明的三维闪存器件的制造方法，在对Ge或III-V等新兴器件采用浅沟道隔离工序的情况下，在非常低温的状态下使得质量良好的氧化膜致密化，从而具有热消耗费用(thermal budget)的效果。
附图说明
图1为示出作为适用于本发明的三维闪存器件的与非型闪存装置的单元区域的立体图。
图2为示出构成图1中的单元区域的单元晶体管的一例的立体图。
图3为示出构成图1中的单元区域的单元晶体管的再一例的立体图。
图4至图8为用于说明在控制栅极内依次形成栅极绝缘膜、通道、绝缘体的过程的剖视图。
图9为示出根据本发明的实施例来形成的绝缘体的剖面的扫描式电子显微镜(SEM)图像。
附图标记的说明
15：控制栅极 16：通道
20：栅极绝缘膜 21：绝缘体
具体实施方式
根据本说明书中的技术及附图，将更加明确本发明的如上所述的目的和新特征。
以下，根据附图来说明本发明的结构。
图1为示出适用于本发明的三维闪存器件的与非型闪存装置的单元区域的立体图，图2为示出构成图1中的单元区域的单元晶体管的一例的立体图，图3为示出构成图1中的单元区域的单元晶体管的另一例的立体图。
作为采用于本发明的三维闪存器件，垂直与非型(vertical NAND-type)闪存装置100包括：单元区域，包括多个存储单元；以及周边区域，包括用于使存储单元工作的周边电路。即，上述垂直与非型闪存装置100包括行(row)控制电路、页缓冲电路、共同源极线控制电路、存储单元阵列及列栅极电路。这种垂直与非型闪存装置由电荷完全耗尽(fullydepleted)通道的全栅极(GAA，Gate-All-Around)结构，因而，在程序抑制动作(programinhibition)期间的程序抑制特性非常优秀。
在以下说明中，对作为单元区域的存储单元阵列进行说明，但并不限定于此，还可适用于如上所述的周边领域。
例如，上述单元区域包括：多个控制栅极15，形成板形状，在半导体基板10上沿着Z方向垂直层叠并形成X-Y平面；下部选择栅极13，设置于多个控制栅极15的下侧；多个上部选择栅极14，设置于多个控制栅极15的上侧；多个比特线11，层叠于上部选择栅极14的上侧，沿着Y方向延伸；以及多个通道，在半导体基板10上沿着Z方向垂直延伸。
多个通道16分别以从半导体基板10到比特线11为止延伸并贯通上部选择栅极14、下部选择栅极13和控制栅极15的方式形成。并且，半导体基板10采用P型硅基板，但并不限定于此，通道16由与半导体基板10相同或类似的物质构成，可以是相同的导电型。半导体基板10可包括N型的源极。
如图1所示，在适用于本发明的三维闪存器件中，通道16和控制栅极15构成存储晶体管，通道16和下部选择栅极13可构成下部选择晶体管，通道16和上部选择栅极14可构成上部选择晶体管。
如上所述，如图1所示，适用于本发明的垂直与非型闪存装置100通过使形成于一个通道16的多个存储晶体管和上部晶体管、下部晶体管串联来构成一个单元串12。
并且，在图1所示的结构中，由4个存储晶体管构成一个单元串12，但一个单元串12的存储晶体管的数量并不限定于此，可根据存储容量来选择任意数量，例如8个、16个、32个等。并且，在图1所示的结构中以圆柱形状形成通道16，但并不限定于此，可采用四边形柱形状。
如上所述的存储晶体管及上部选择晶体管、下部选择晶体管形成在通道16不存在源极和漏极的耗尽型(depletion)晶体管，但并不限定于此，存储晶体管及上部选择晶体管、下部选择晶体管可由在通道16具有源极和漏极的增加型(enhancement)晶体管构成。
多个通道16沿着Z方向贯通多个控制栅极15，因此，多个控制栅极15和多个通道16之间的交点实现三维分布。本发明的存储晶体管分别形成于如上所述的三维分布的多个交点上。
如图2所示，适用于本发明的垂直与非型闪存装置100的存储晶体管可具有在通道16与控制栅极15之间设置有电荷储存膜的栅极绝缘膜20。上述电荷储存膜可包括能够使电荷浮动的绝缘膜。例如，在栅极绝缘膜20为硅氧化膜、硅氮化膜(或者硅氧化氮化膜)和硅氧化膜层叠而成的所谓氧化物-氮化物-氧化物(ONO；Oxide-Nitride-Oxide)膜的情况下，电荷可被硅氮化膜(或者硅氧化氮化膜)浮动并维持。并且，上述电荷储存膜可包括由导电体构成的浮动栅极。
并且，在适用于本发明的垂直与非型闪存装置100中，如图3所示，存储晶体管可形成在通道16的内部具有作为介电填料的绝缘体21的所谓空心形态。绝缘体21以与通道16的形状相对应的方式形成柱形状。由于绝缘体21占据通道16的内部，因而，通道16可具有比图2中的结构更薄的厚度，这可减少载体的浮动栅。
并且，在图1中，上部选择晶体管14、下部选择晶体管13可具有与图2或图3所示的结构相同或类似的结构。上部选择晶体管及下部选择晶体管的栅极绝缘膜20可由硅氧化膜或硅氮化膜构成。
接着，根据图4至图9来说明在本发明的具有高纵横比的三维闪存器件中形成绝缘体21的过程中向设置于通道16的间隙300填充无空隙的介电质的方法。
图4至图8为用于说明在控制栅极内依次形成栅极绝缘膜、通道、绝缘体的过程的剖视图，图9为示出根据本发明的实施例来形成的绝缘体的剖面的扫描式电子显微镜图像。
并且，在以下的说明中，以如图3所示的空心结构的三维闪存器件为例来进行说明，但并不限定于此，还可适用于图2所示的结构。并且，为了便于说明，以在基板10层叠控制栅极15的串结构来进行说明，但并不限定于此，可适用于图1所示的在基板10上设置下部选择栅极13及上部选择栅极14的结构。
首先，如图4所示，在基板10上多层层叠用于控制栅极15的层间绝缘膜和牺牲层200来形成成型结构体。基板10可以为半导体物质，例如，可以为硅单晶基板、锗单晶基板或硅-锗单晶基板或绝缘体上半导体(SOI，Semiconductor on Insulator)基板。例如，基板10可包括在用于保护半导体基板上的多个晶体管的绝缘层上所配置的半导体层(例如，硅层、硅-锗层或锗层)
上述牺牲层200作为相对于层间绝缘膜具有蚀刻选择性的物质，优选地，与层间绝缘膜相比，在利用化学溶液的湿式蚀刻工序中具有高蚀刻选择比。例如，层间绝缘膜可以是硅氧化膜或硅氮化膜，牺牲层200可选自硅氧化膜、硅氮化膜、碳化硅、硅、硅锗，可以是相对于层间绝缘膜具有蚀刻选择比的物质。例如，上述层间绝缘膜可使用金属氮化物，上述牺牲层200可使用硅氧化物。这种层间绝缘膜及牺牲层200可利用热化学气相沉积(ThermalCVD)、等离子体增强化学气相沉积(Plasma enhanced CVD)或原子层沉积(Atomic LayerDeposition；ALD)技术来形成。
并且，为了说明的便捷性，在图4中示出了用于4个控制栅极15的结构，但并不限定于此，还可适用于由8个、12个等构成的串结构。
接着，如图5所示，通过对上述成型结构体进行蚀刻来形成大致呈圆筒形的间隙300。间隙300在成型结构体上形成掩模图案，将掩模图案用作蚀刻掩模，来对成型结构体进行异向性蚀刻来形成。上述间隙300可根据三维闪存器件的大容量化来使纵横比增加，例如增加到50以上。
接着，如图3及图6所示，在作为层间绝缘膜的控制栅极15及牺牲层200的内部形成栅极绝缘膜20。这种栅极绝缘膜20可包括可使来自通道的电荷浮动的电荷储存膜，例如，在闪存为金属氧化物氮化物半导体类或氮化硅半导体类的情况下，电荷可由硅氮化膜(或者硅氧化氮化膜)浮动并维持。并且，上述栅极绝缘膜20可包括闭塞绝缘膜、电荷储存膜及隧道绝缘膜。例如，闭塞绝缘膜、电荷储存膜及隧道绝缘膜从控制栅极15及牺牲层200的内壁依次形成。
接着，如图7所示，在上述栅极绝缘膜20的内壁形成通道16。上述通道16能够以可轻松实现子临界特性的控制的Poly-Si形成。
接着，如图8所示，以超临界蒸镀或高压致密化工序向通道16的内部填充介电填料，在上述成型结构体形成沟道(未图示)，在沟道中去除露出的牺牲层200，借助在用于控制栅极15的层间绝缘膜之间形成开口区域来使得多个控制栅极15通过通道16隔开配置，从而形成如图1所示的结构。而对上述牺牲层200的去除方面，例如，牺牲层200为硅氮化膜，在层间绝缘膜为硅氧化膜的情况下，使用包含磷酸的蚀刻液来对牺牲层200进行均质性蚀刻，从而可形成开口领域。
接着，对在防止产生空隙或接缝的同时并向通道16填充作为介电填料的绝缘体21的过程进行说明。
在上述通道16设置具有50以上的纵横比的孔。
在设置于基板10上的最上部的控制栅极15的表面上利用聚硅氮烷溶液涂敷旋涂玻璃(SOG)绝缘膜。即，为了通过向具有高纵横比的孔填充介电填料来形成绝缘体21，例如，在空气氛围下，以1500rpm的速度旋涂聚硅氮烷溶液达到30秒钟，由此进行填充。在上述说明中，以旋涂方式按1500rpm的速度执行30秒钟的方式进行了说明，但并不限定于此，可根据纵横比的值进行变更。上述聚硅氮烷为能够以-(SixNyHz)-进行表示的物质，使用可溶解于二甲苯或二丁基醚(dibuthy lether)等的溶剂来具有规定重量比的溶液。并且，可在涂敷聚硅氮烷之前，利用间隙填充能力优秀的高密度等离子化学气相沉积法(CVD)、等离子增强化学气相沉积法(PECVD)、液相化学气相沉积法(LPCVD)等来形成Al2O3缓冲层。
之后，为了去除绝缘体21的溶剂成分而在50℃至350℃的温度范围内实施预烧制。预烧制以相同的加热或在加热装备的基座使基板从常温按步骤升温的方式，在50～350℃的范围加热规定时间(例如，30分钟)。通过这种过程，将去除大部分的溶剂成分。上述的温度和时间可根据三维闪存器件的形成条件来进行调节。
之后，对上述绝缘体21进行热处理。在本发明中，热处理在低温高压状态下以湿式热处理来执行。
即，在预烧制之后，在1～20气压条件及100～500℃的温度条件下进行低压湿式热处理，例如，利用可与旋涂的聚硅氮烷充分产生反应的量(例如，20ml)的水来执行30分钟的低压湿式热处理。
在如上所述的热处理过程中，经过旋涂的聚硅氮烷与H2O产生反应来生成SiO2绝缘体21。
图9中示出在进行如上所述的热处理的结果将作为介电填料的绝缘体21填充于通道16内的状态。
图9为示出在如同本发明的实施例的10气压条件下形成的绝缘体21的剖面的扫描式电子显微镜图像，可看出，以在上部及下部均未产生空隙和接缝的方式均匀地填充绝缘体21。这是因为，通过高压热处理，即使在通道16的深处也可充分使水和聚硅氮烷进行反应。
如上所述，根据本发明，通过采用基于高压超临界的氧化物组成比最佳化技术来以超临界蒸镀或高压致密化工序形成纵横比非常大的三维闪存器件的介电质填充物，从而可使空隙及接缝最小化。
以上，根据上述实施例来具体说明了由本发明人完成的发明，但本发明并不限定于上述实施例，可在不脱离本发明的主旨的范围内实施多种变更。
产业上的可利用性
通过使用本发明的三维闪存器件的制造方法，可在三维闪存器件中使空隙最小化，从而可改善器件的特性和可靠性。
Claims (3)
1.一种三维闪存器件的制造方法，用于制造向具有高纵横比的间隙填充作为无空隙的介电质的三维闪存器件，其特征在于，包括：
步骤(a)，通过在基板上以多层方式层叠用于控制栅极的层间绝缘膜和牺牲层来形成成型结构体；
步骤(b)通过对上述成型结构体进行蚀刻来形成间隙；
步骤(c)，在上述层间绝缘膜及牺牲层的内壁形成栅极绝缘膜；
步骤(d)，在上述栅极绝缘膜内壁形成通道；
步骤(e)，通过高压致密化工序来向上述通道的内部填充介电填料；以及
步骤(f)，去除上述牺牲层，
上述步骤(e)包括：
步骤(e1)，利用聚硅氮烷溶液来在上述通道的内部涂敷旋涂玻璃绝缘膜；
步骤(e2)，为了去除上述绝缘膜的溶剂成分，在规定温度下实施预烧制；以及
步骤(e3)，在高压状态下执行作为湿式热处理的热处理，
用于填充上述介电质的介电填料通过低温高压热处理来进行填充，
上述低温高压热处理在1～20气压条件及100～500℃的温度条件下执行，
上述低温高压热处理通过利用水来执行30分钟时间。
2.根据权利要求1所述的三维闪存器件的制造方法，其特征在于，上述介电填料为氧化膜。
3.根据权利要求1所述的三维闪存器件的制造方法，其特征在于，上述步骤(e2)在50～350℃的范围内执行20分钟～40分钟。
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