KR20040090152A - 반도체 소자의 필드 산화막 형성방법 - Google Patents

Abstract

반도체 소자의 필드 산화막 형성방법이 개시되어 있다. 셀 및 페리 영역이 정의된 반도체 기판의 페리 영역에 선택적으로 제1 산화막을 형성한다. 상기 셀 및 페리 영역에 선택적으로 트렌치를 형성한 후, 상기 트렌치의 내벽 및 반도체 기판 상에 균일하게 질화막 라이너를 형성한다. 상기 트렌치의 일부를 1차로 매립하고, 과도하게 도포된 산화물을 습식식각한다. 상기 습식식각에 의해 노출된 영역의 질화막 라이너를 제거한 후, 상기 제거된 질화막 라이너의 영역을 포함하여 상기 트렌치를 완전히 매립한다. 이와 같이, 질화막 라이너를 형성한 후, 습식 식각 공정 후에 제거함으로써 산화막을 보호하면서도 덴트가 발생하는 것을 방지할 수 있다.

Description

반도체 소자의 필드 산화막 형성방법{METHOD FOR FORMING FIELD OXIDE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 필드 산화막 형성방법에 관한 것으로, 보다 상세하게는 하부 막질에 손상을 주지 않는 반도체 소자의 필드 산화막 형성방법에 관한 것이다.

급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 고집적 디바이스가 요구되고 있다. 일정 크기의 반도체 소자에 구성 요소들을 집약적으로 형성하기 위해, 액티브(active) 영역을 정의하기 위한 소자 격리 영역의 크기를 축소하는 방법들이 제안되고 있다.

소자 격리 영역을 형성하기 위한 격리 산화막은 공정이 간단하고 재현성이 우수한 로코스(LOCal Oxidation of Silicon:LOCOS) 공정으로 형성되었다. 그러나, 소자가 점차로 고집적화 됨에 따라 로코스로 형성된 격리 산화막은 액티브 영역으로 확장되는 격리 산화막 에지부에 버즈빅(Bird's Beak)이 발생하여 액티브 영역의 면적이 축소되어 64MB급 이상의 디램(Dynamic Random Access Memory:DRAM, 이하, "DRAM"라고 한다.) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.

따라서, 버즈빅의 생성을 방지하거나 또는 버즈빅을 제거하여 격리 영역을 축소시키고 액티브 영역을 늘릴 수 있는 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 256MB급 DRAM의 제조공정에서 사용되었다.

그러나, 상기 어드밴스드 로코스를 사용한 격리 영역의 형성공정도 기가(GIGA)급 이상의 DRAM에서는 격리 영역이 차지하는 면적이 여전히 크다. 또한, 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드산화막과 결합으로 인해 낮아지게 되어 누설전류가 발생함으로써 격리 영역으로써의 특성이 저하된다.

따라서, 기가 디램급 이상의 격리 영역 형성방법으로 격리 영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트렌치(Trench)를 이용한 격리영역 형성방법이 제안되었다.

일반적으로, 셸로우 트렌치 분리(Shallow Trench Isolation; STI, 이하, "STI"라고 한다.) 공정으로 형성되는 트렌치는 버즈빅이 없다는 장점과 수직(vertical) 한 소자분리로써 소자의 완벽한 격리가 가능한 특성 등으로 인해 현재 가장 주목받는 소자분리 기술로 알려져 있다.

일반적인 STI 공정은 실리콘 기판의 전면에 패드(pad) 질화막 및 포토 레지스트 패턴을 차례로 형성한다. 상기 포토 레지스트 패턴을 식각 마스크로 하여 상기 패드 질화막 및 실리콘 기판을 식각하여 소정깊이를 갖는 트렌치를 형성한 후, 포토 레지스트 패턴을 제거한다.

상기 트렌치를 포함한 반도체 기판의 전면에 산화물을 증착한 후, 상기 패드 질화막을 종결점으로 하여 전면에 화학 기계적 연마(Chemical Mechanical Polishing:CMP, 이하, "CMP"라고 한다.) 공정 등의 평탄화 공정을 실시한다. 상기 평탄화 후, 상기 패드 질화막을 제거한다.

도 1은 일반적인 필드 산화막 형성방법에 의해 형성된 필드 산화막의 단면도이다.

도 1을 참조하면, 패드 질화막이 제거될 때, 동일한 재질로 이루어진 라이너가 일부 침식되는 덴트(dent)(100) 현상이 발생한다. 따라서, 후속에 인접한 영역에 도전 배선을 형성하게 되면, 침식된 틈으로 도전물질이 채워져 험프(hump) 현상을 초래할 수 있다. 즉, 반도체 소자의 오류를 유발하여 수율을 저하시키는 요인으로 작용한다. 따라서, 상기 라이너를 형성하지 않고 필드 산화막을 형성하는 것이 일반화되었다.

현재 반도체 소자의 집적률은 더욱 축소되면고 있다. 예컨대, 낸드형 플래쉬 메모리 소자(NAND flash memory device)의 경우에는 액티브 영역의 피치(pitch)가 약 146nm에 이르며, 이에 따른 트렌치의 폭은 약 76nm에 이르고 있다. 따라서, 일반적인 갭 매립(gap fill)방법으로는 한번에 매립하는 것이 불가능하므로, 다단계 공정(multi process)에 걸쳐 갭 매립이 이루어진다.

다단계의 갭 매립 공정을 진행하기 위해, 우선, 트렌치를 형성하고, 상기 트렌치를 산화물로 1차 매립한다. 상기 1차 트렌치 매립 후, 트렌치로 인해 발생한 단차를 줄이기 위해 습식식각을 진행한다. 이후, 상기 트렌치를 완전히 매립시키기 위해 2차 매립을 진행하여 필드 산화막을 형성한다.

도 2는 일반적인 필드 산화막 형성방법에 의한 필드 산화막 형성과정 중 일부 단계에 대한 단면도이다.

도 2를 참조하면, 상기 습식식각에 의해 페리 영역에 형성되어 있는 산화막(200)이 손상된다. 이와 같이 산화막이 손상되어 일부 침식되면, 후속에 트렌치를 매립할 때, 보이드(220)와 같은 불량을 초래하게 된다.

따라서, 본 발명의 목적은 질화막 라이너를 사용하면서도 덴트가 발생하지 않는 반도체 소자의 필드 산화막 형성방법을 제공하는 것이다.

도 1은 일반적인 필드 산화막 형성방법에 의해 형성된 필드 산화막의 단면도이다.

도 2는 일반적인 필드 산화막 형성방법에 의한 필드 산화막 형성과정 중 일부 단계에 대한 단면도이다.

도 3a 내지 도 3h는 본 발명의 바람직한 실시예에 의한 반도체 소자의 필드 산화막 형성방법에 대한 단면도이다.

도 4a는 본 발명의 실시예에 의한 1차 매립 산화막의 단면도이다.

도 4b는 본 발명의 실시예에 의한 습식식각을 진행한 제1 매립막의 단면도이다.

도 4c는 본 발명의 실시예에 의한 제2 산화막이 매립된 트렌치의 단면도이다.

도 4d는 본 발명의 실시예에 의한 반도체 소자의 페리 영역에 형성된 트렌치의 일부 단면도이다.

상기 목적을 달성하기 위하여 본 발명은, 셀 및 페리 영역이 정의된 반도체 기판의 페리 영역에 선택적으로 제1 산화막을 형성하는 단계, 상기 셀 및 페리 영역에 걸쳐 패드 질화막을 형성하는 단계, 상기 셀 및 페리 영역에 선택적으로 트렌치를 형성하는 단계, 상기 트렌치의 벽면을 산화시켜 내벽 산화막을 형성하는 단계, 상기 트렌치의 내벽 및 반도체 기판 상에 균일하게 질화막 라이너를 형성하는 단계, 상기 질화막 라이너가 형성된 기판에 제1 산화물을 균일하게 도포하여 상기 트렌치의 일부를 1차 매립하는 단계, 상기 1차 매립에 의해 반도체 기판 상에 과도하게 도포된 산화물을 습식식각하는 단계, 상기 습식식각에 의해 노출된 영역의 질화막 라이너를 제거하는 단계 및 상기 제거된 질화막 라이너의 영역을 포함하여 반도체 기판 상에 제2 산화물을 균일하게 도포하여 상기 트렌치를 완전히 매립하도록 2차 매립하는 단계를 포함하는 반도체 소자의 필드 산화막 형성방법을 제공한다.

이와 같이, 질화막 라이너를 형성한 후, 습식 식각 공정 후에 제거함으로써 산화막을 보호하면서도 덴트가 발생하는 것을 방지할 수 있다.

이하, 본 발명을 상세하게 설명한다.

본 발명에 의해 필드 산화막을 형성하기 위해 우선, 셀 및 페리 영역이 정의된 반도체 기판의 페리 영역에 선택적으로 제1 산화막을 형성한다. 상기 제1 산화막은 고전압 산화막일 수 있다.

상기 셀 및 페리 영역에 걸쳐 패드 질화막을 형성하고, 상기 셀 및 페리 영역에 선택적으로 트렌치를 형성한 후, 상기 트렌치의 벽면을 산화시켜 내벽 산화막을 형성한다.

상기 트렌치의 내벽 및 반도체 기판 상에 균일하게 질화막 라이너를 형성한다. 상기 질화막 라이너는 실리콘 나이트라이드로 이루어지며, 약 10 내지 100Å의 두께로 형성된다.

상기 질화막 라이너가 형성된 기판에 산화물을 균일하게 도포하여 상기 트렌치의 일부를 매립함으로써 HDP 또는 UGS로 이루어진 제1 산화막을 형성한다.

상기 1차 매립에 의해 반도체 기판 상에 과도하게 도포된 산화물을 습식식각한다. 상기 습식식각은 LAL 또는 HF로 이루어진 용액으로 이루어진다.

상기 습식식각에 의해 노출된 영역의 질화막 라이너를 인산 용액으로 제거한다.

상기 제거된 질화막 라이너의 영역을 포함하여 반도체 기판 상에 산화물을 균일하게 도포하여 상기 트렌치를 완전히 매립하도록 매립함으로써 HDP 또는 UGS로 이루어진 제2 산화막을 형성한다.

상기 2차 산화막을 평탄화하여 필드 산화막을 완성한다.

또한, 상기 질화막 라이너를 형성하기 전 또는 후에 MTO막을 더 구비할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

실시예

도 3a 내지 도 3h는 본 발명의 바람직한 실시예에 의한 반도체 소자의 필드 산화막 형성방법에 대한 단면도이다.

도 3a를 참조하면, 셀 및 페리 영역으로 구분된 실리콘 기판(300)의 페리 영역 상에 고전압 산화막(High Voltage oxide;이하, "HV 산화막"이라고 한다.)(305)을 형성한다. 상기 HV 산화막은 셀 및 페리 영역에 있어서, 구동 전압을 차별화하기 위해 형성된다.

상기 셀 및 페리 영역을 포함한 실리콘 기판 전면에 패드 질화막(310)을 형성한다. 상기 패드 질화막(310) 상에 포토레지스트를 도포한 후, 상기 포토레지스트의 일부분에 광을 조사하고 현상하여 상기 기판(300)의 일부분을 노출시키도록 포토레지스트 패턴(320)을 형성한다.

도 3b를 참조하면, 상기 포토레지스트 패턴(320)을 식각 마스크로 이용하여 표면에 노출된 패드 질화막(310)을 식각하고 셀 영역에 노출된 실리콘 기판(300) 및 페리 영역에 노출된 HV 산화막(305) 및 실리콘 기판을 차례로 이방성 식각하여 트렌치(330)를 형성한다. 통상의 에싱 및 스트립 공정에 의해 상기 포토레지스트 패턴(320)을 제거한다.

도 3c를 참조하면, 상기 트렌치(330)가 형성된 기판(300)에 존재하는 이물질을 제거하기 위해 상기 기판(300)을 세정할 수 있다. 이어서, 상기 실리콘 기판(300)의 노출된 부분을 산화 분위기에서 열처리하여 노출된 실리콘과 산화제와의 산화 반응에 의해 상기 트렌치 내벽에 산화막을 형성할 수 있다. 상기 산화반응에 의해 형성된 내벽 산화막(미도시)은 상기 트렌치(330)를 형성하기 위한 식각에 의해 입은 데미지를 커버하기 위해 상기 트렌치(330)의 바닥면과 측벽에 형성된다.

상기 트렌치(330)를 포함한 기판(300)전면에 실리콘 나이트라이드를 증착하여 상기 트렌치에 균일하게 질화막 라이너(345)를 형성한다. 상기 질화막 라이너(345)가 약 10Å이하로 형성되면, 후속에 습식식각시 하부의 HV 산화막을 보호하지 못할 수 있으며, 약 100Å을 초과하게 되면, 좁은 트렌치의 폭을 더 좁게 할 우려가 있으므로, 약 10 내지 100Å의 두께로 형성하는 것이 바람직하다.

도 3d를 참조하면, 상기 질화막 라이너(345)가 형성된 트렌치에 대해 중간 온도 산화막(Middle Temperature Oxide;MTO) 공정을 진행하여 중간 온도 산화막(미도시)을 균일하게 형성한다. 상기 트렌치(330)를 매립하도록 기판 전면에 HDP 방법에 의해 1차로 상기 트렌치를 매립하는 제1 산화막(350)을 형성한다.

도 4a는 본 발명의 실시예에 의한 1차 매립 산화막의 단면도이다.

도 4a를 참조하면, 상기 트렌치의 매립할 영역의 단차가 크기 때문에, 산화막을 형성하면, 트렌치가 형성되지 않은 실리콘 기판 상에는 트렌치가 채워진 만큼, 제1 산화막(350)이 쌓이게 된다.

따라서, 본래 트렌치가 갖고 있던 차이만큼 산화막의 단차가 발생한다. 뿐만 아니라, 본래 트렌치가 갖고 있던 종횡비에 비해 더욱 작아진 종횡비를 갖는 골을 형성하게 되어 후속에 매립을 어렵게 한다.

도 3e를 참조하면, 상기 제1 산화막(350)에 대해 LAL 또는 HF로 이루어진 용액을 이용하여 습식식각을 진행하여 에치백한다. 따라서, 상기 실리콘 기판 상부에존재하는 제1 산화막은 리세스되어 상기 트렌치 내부에만 제1 매립막(355)이 형성된다. 이때, 실리콘 기판 상에도 산화막이 일부 잔류할 수 있다.

도 4b는 본 발명의 실시예에 의한 습식식각을 진행한 제1 매립막의 단면도이다.

도 4b를 참조하면, 상기 습식식각에 의해 실리콘 기판 상에 존재하는 제1 산화막은 대부분이 식각되며, 상기 트렌치 내부에는 제1 매립막(355)이 형성되어 트렌치의 상대적인 종횡비를 감소시키게 된다.

또한, 상기 습식식각시 질화막 라이너는 페리 영역에서 HV 산화막 상에 형성된 채, 상기 HV 산화막이 습식식각에 의해 손상되는 것을 방지한다.

도 3f를 참조하면, 상기 습식식각이 완료되면, 인산 용액을 이용하여 습식식각으로 노출된 부분의 질화막 라이너(345)를 제거함으로써 질화막 라이너 패턴(345a)를 형성한다. 후속에 상기 질화막 라이너가 계속 존재하게 되면, 평탄화 후, 패드 질화막 제거시 덴트 등을 유발하기 때문이다.

트렌치 하부에 존재하는 영역의 질화막 라이너 패턴(345a)은 상기 제1 매립 산화막(355)에 의해 보호되어 제거되지 않으므로, 트렌치 상부분에 노출된 영역의 질화막 라이너만 제거된다. 즉, 덴트가 발생할 수 있는 영역의 질화막 라이너만이 제거된다.

도 3g를 참조하면, 상기 제1 매립 산화막(355)을 포함하여 상기 트렌치를 매립하도록 H에를 이용하여 2차로 상기 트렌치를 매립하는 산화물을 제공하여 제2 산화막(360)을 형성한다. 이때, 상기 질화막 라이너가 제거된 영역에도 상기 산화물이 매립되어 제2 산화막(360)이 형성된다. 상기 제 2 산화막(360)은 이미 트렌치 하부에 제1 매립 산화막(355)이 존재하므로, 매립할 영역의 종횡비가 작아져 용이하게 형성될 수 있다.

도 4c는 본 발명의 실시예에 의한 제2 산화막이 매립된 트렌치의 단면도이다.

도 4c를 참조하면, 트렌치 하부에는 질화막 라이너 패턴(345a)이 그대로 존재하며 상부에 덴트가 발생할 우려가 있는 영역에 실리콘 라이너가 제거된 것을 확인할 수 있다. 또한, 일반적으로 하부폭 보다 상부폭이 넓은 트렌치를 고려할 때, 하부에 제1 매립 산화막(355) 형성되어 상대적으로 트렌치의 종횡비가 감소함으로서 용이하게 제2 산화막(360)이 형성될 수 있는 것을 알 수 있다.

도 4d는 본 발명의 실시예에 의한 반도체 소자의 페리 영역에 형성된 트렌치의 일부 단면도이다.

도 4d를 참조하면, 습식 식각 후 질화막 라이너를 제거함으로서 페리 영역에 형성되어 있는 HV 산화막(305)이 손상되지 않은 채 존재하는 것을 확인할 수 있다. 따라서, 상기 HV 산화막(305)이 침식되는 등의 문제로 인해 보이드성의 불량을 방지할 수 있다.

도 3h를 참조하면, 상기 제2 산화막(360)의 상부를 상기 패드 질화막(310)을 종결점으로 사용하여 통상의 CMP(Chemical Mechanical Polishing) 방법에 의해 평탄화하며, 잔류하는 패드 질화막(310)을 추가적인 식각과정에 의해 제거함으로써 필드 산화막(370)을 완성한다.

상기 필드 산화막 형성과정은 USG를 이용하여 이루어질 수 있다.

상술한 바와 같이 본 발명에 의하면, 산화막이 형성된 기판에 트렌치를 형성하고 질화막 라이너를 형성한 후, 다단계에 걸쳐 상기 트렌치를 매립하기 위해 진행하는 습식식각 동안 상기 산화막을 상기 질화막 라이너에 의해 보호하고 상기 질화막 라이너를 제거한다.

이와 같이 일부 공정 진행 동안에만 국한하여 질화막 라이너를 형성하고, 제거함으로써, 후속에 상기 질화막 라이너가 필드 산화막 표면까지 노출됨으로써 발생하는 문제를 예방할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

1. 셀 및 페리 영역이 정의된 반도체 기판의 페리 영역에 선택적으로 제1 산화막을 형성하는 단계;

   상기 셀 및 페리 영역에 걸쳐 패드 질화막을 형성하는 단계;

   상기 셀 및 페리 영역에 선택적으로 트렌치를 형성하는 단계;

   상기 트렌치의 벽면을 산화시켜 내벽 산화막을 형성하는 단계;

   상기 트렌치의 내벽 및 반도체 기판 상에 균일하게 질화막 라이너를 형성하는 단계;

   상기 질화막 라이너가 형성된 기판에 산화물을 균일하게 도포하여 상기 트렌치의 일부를 매립하는 1차 산화막을 형성하는 단계;

   상기 1차 매립에 의해 반도체 기판 상에 과도하게 도포된 산화물을 습식식각하는 단계;

   상기 습식식각에 의해 노출된 영역의 질화막 라이너를 제거하는 단계; 및

   상기 제거된 질화막 라이너의 영역을 포함하여 반도체 기판 상에 산화물을 균일하게 도포하여 상기 트렌치를 완전히 매립하도록 매립하는 2차 산화막을 형성하는 단계를 포함하는 반도체 소자의 필드 산화막 형성방법.
2. 제1항에 있어서, 상기 질화막 라이너는 10 내지 100Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
3. 제1항에 있어서, 상기 질화막 라이너는 실리콘 나이트라이드인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
4. 제1항에 있어서, 상기 습식식각은 LAL 또는 HF로 이루어진 용액으로 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
5. 제1항에 있어서, 상기 질화막 라이너는 인산으로 이루어진 용액에 의해 제거되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
6. 제1항에 있어서, 상기 내벽 산화막 상에 MTO막을 더 구비하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
7. 제1항에 있어서, 상기 질화막 라이너 상에 MTO막을 더 구비하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
8. 제1항에 있어서, 상기 제1 산화막은 고전압 산화막인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
9. 제1항에 있어서, 상기 2차 산화막을 평탄화하는 것을 특징으로 하는 반도체소자의 필드 산화막 형성방법.
10. 제1항에 있어서, 상기 1차 및 2차 산화막은 HDP 또는 UGS로 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.