CN114068546B - 半导体结构及其制作方法 - Google Patents
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Abstract
本发明实施例提供一种半导体结构及其制作方法，半导体结构包括：基底，基底内具有导电接触区域，基底暴露出导电接触区域；位线结构和位于位线结构侧壁的隔离墙，多个分立的位线结构位于基底上，隔离墙包括至少一层隔离层，隔离层包括靠近位线结构的第一隔离部和背离位线结构的第二隔离部，至少一层隔离层的第二隔离部内具有掺杂离子，在具有掺杂离子的隔离层中，第二隔离部的硬度大于第一隔离部的硬度，或者，第二隔离部的介电常数低于第一隔离部的介电常数；电容接触孔，电容接触孔暴露导电接触区域，在平行于位线结构的排列方向上，电容接触孔的顶部宽度大于底部宽度。本发明有利于提高半导体结构的导电性能。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
DRAM晶体管和电容器之间通常通过沉积多晶硅或金属来进行导线连接，随着半导体制程的微缩，连接DRAM晶体管和电容器之间的电容接触孔的尺寸也随之微缩，当电容接触孔的深宽比较高时，电容接触孔的填充容易出现空洞问题，这会极大地增大导线阻值。
此外，随着半导体制程的微缩，相邻导电结构之间的距离逐渐缩短，这使得相邻位线之间、位线与电容导线之间、相邻电容导线之间都存在寄生电容问题。
发明内容
本发明实施例提供一种半导体结构及其制作方法，有利于提高半导体结构的导电性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内具有导电接触区域，所述基底暴露出所述导电接触区域；位线结构和位于所述位线结构侧壁的隔离墙，多个分立的所述位线结构位于所述基底上，所述隔离墙包括至少一层隔离层，所述隔离层包括靠近所述位线结构的第一隔离部和背离所述位线结构的第二隔离部，至少一层所述隔离层的第二隔离部内具有掺杂离子，在具有掺杂离子的所述隔离层中，第二隔离部的硬度大于所述第一隔离部的硬度，或者，所述第二隔离部的介电常数低于所述第一隔离部的介电常数；电容接触孔，相邻所述位线结构之间的所述隔离墙围成的区域构成所述电容接触孔，所述电容接触孔暴露所述导电接触区域，在平行于所述位线结构的排列方向上，所述电容接触孔的顶部宽度大于底部宽度。
另外，所述隔离层包括氧化硅层，所述掺杂离子包括氮离子；或者，所述隔离层包括氮化硅层，所述掺杂离子包括氧离子。
另外，所述隔离墙包括依次层叠的第一隔离层和第二隔离层，所述第一隔离层位于所述位线结构和所述第二隔离层之间，所述第一隔离层的第二隔离部内具有第一掺杂离子，所述第一隔离层中第二隔离部的介电常数低于第一隔离部的介电常数，所述第二隔离层的第二隔离部内具有第二掺杂离子，所述第二隔离层中第二隔离部的硬度大于第一隔离部的硬度。
另外，在所述隔离墙包括依次层叠的氮化硅层和氧化硅层，氮化硅层位于所述位线结构与氧化硅层之间，所述氮化硅层的第二隔离部内掺杂有氧离子，所述氧化硅层的第二隔离部内掺杂有氮离子。
另外，所述位线结构顶部具有倒角，所述倒角的角度为5°～35°。
相应地，本发明实施例还提供一种半导体结构的制作方法，包括：提供基底，所述基底内具有导电接触区域，所述基底露出所述导电接触区域；在所述基底上形成多个分立的位线结构，所述位线结构暴露所述导电接触区域，在平行于所述位线结构排列方向上，所述位线结构的顶部宽度小于底部宽度；在所述位线结构侧壁形成包括至少一层隔离层的隔离墙，相邻所述位线结构之间的所述隔离墙围成的区域构成电容接触孔，所述隔离层包括靠近所述位线结构的第一隔离部和背离所述位线结构的第二隔离部，在形成所述隔离墙的工艺步骤中，对至少一所述隔离层的第二隔离部掺杂掺杂离子，以使所述第二隔离部的硬度大于所述第一隔离部的硬度，或者，以使所述第二隔离部的介电常数低于所述第一隔离部的介电常数。
另外，形成所述位线结构的工艺步骤包括：形成多个分立的初始位线结构，在平行于所述初始位线结构排列方向上，所述初始位线结构的顶部宽度大于或等于底部宽度；对所述初始位线结构进行具有刻蚀角度的干法刻蚀工艺，形成顶部具有倒角的所述位线结构，所述倒角的角度与所述刻蚀角度相同，所述倒角的角度为5°～35°。
另外，所述隔离层包括氮化硅层或氧化硅层；所述对至少一所述隔离层的第二隔离部掺杂掺杂离子，包括：对氮化硅层的第二隔离部掺杂氧离子，或者，对氧化硅层的第二隔离部的掺杂氮离子。
另外，形成所述隔离墙的工艺步骤包括：在所述位线结构侧壁形成第一隔离层；对所述第一隔离层的第二隔离部掺杂第一掺杂离子，以使第二隔离部的介电常数低于第一隔离部的介电常数；在所述第一隔离层背离所述第二隔离部的一侧形成第二隔离层；对所述第二隔离层的第二隔离部掺杂第二掺杂离子，以使所述第二隔离部的硬度高于第一隔离部的硬度。
另外，形成所述隔离墙的工艺步骤，包括：在所述位线结构侧壁形成氮化硅层；对所述氮化硅层的第二隔离部掺杂氧离子；在所述氮化硅层背离所述位线结构的一侧形成氧化硅层，对所述氧化硅层的第二隔离部掺杂氮离子。
另外，在掺杂所述氧离子的工艺步骤中，所述氧离子的温度为800℃～1000℃；在掺杂所述氮离子的工艺步骤中，所述氮离子的温度为600℃～800℃。
另外，在形成所述隔离墙之后，向所述电容接触孔内填充导电材料，以形成与所述导电接触区域相接触的导电插塞。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，至少一隔离层的第二隔离部内具有掺杂离子，掺杂离子的存在能够改变隔离层本身材料的特性，从而使得隔离层的第一隔离部和第二隔离部具有不同的属性，换句话说，可采用第二隔离部具有掺杂离子的一层隔离层代替依次层叠的具有不同属性的两层膜层，从而减少隔离层数量以及减薄隔离墙总厚度，进而增大电容接触孔底面积，减小导电插塞的电阻，减小导电插塞与相邻导电结构之间的寄生电容；此外，电容接触孔的顶部宽度大于底部宽度，有利于保证在利用电容接触孔进行导电材料填充以形成导电插塞时，导电材料能够填充满电容接触孔，避免出现空洞问题，保证导电插塞具有较小的阻值。
另外，靠近相邻结构的膜层具有较高的硬度，背离相邻结构的膜层具有较低的介电常数，能够保证隔离墙结构整体具有较高的结构稳定性以及较低的介电常数。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1至图3为半导体结构的制作方法各步骤对应的剖面结构示意图；
图4至图13为本发明实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
具体实施方式
参考图1，提供基底11和位于基底11上的多个分立的位线结构13，基底11内具有导电接触区域12，位线结构13暴露出导电接触区域12；隔离墙14，隔离墙14位于位线结构13侧壁；电容接触孔15，电容接触孔15由位于相邻位线结构13之间的隔离墙14围成的区域构成，电容接触孔15暴露出导电接触区域12，电容接触孔15用于填充导电材料以形成导电插塞。
参考图2，向电容接触孔15内填充导电材料以形成导电插塞16。
由于隔离墙14在垂直于位线结构13侧壁方向上的厚度通常是相等的，因此，电容接触孔15的轮廓形貌取决于位线结构13的侧壁形貌。在平行于位线结构13的排列方向上，位线结构13的顶部宽度等于底部宽度时，电容接触孔15的顶部宽度等于底部宽度。
当电容接触孔15的深宽比较大时，在填充导电材料的过程中，电容接触孔15顶部开口可能会提前封口，形成具有空洞17的导电插塞16，空洞17的存在会增大导电插塞16的阻值。
参考图3，对导电插塞16进行回刻，以暴露出空洞17(参考图2)；再次填充导电材料，以消除空洞17并形成导电插塞16。
在刻蚀导电插塞16以暴露出空洞17的过程中，导电材料可能会因为暴露在氧气环境下，进而发生氧化，最终形成不导电的氧化层18。氧化层18的存在同样会增大导电插塞16的阻值，从而影响导电插塞16的导电性能。
为解决上述问题，本发明实施提供一种半导体结构及其制作方法，通过对隔离层的第二隔离部进行离子掺杂，使得隔离层的第一隔离部和第二隔离部具有不同的材料属性，从而代替依次层叠的具有不同材料属性的两层膜层，起到减少隔离层数量以及减薄隔离墙总厚度的作用。隔离墙的减薄有利于增大电容接触孔底面积，进而减小导电插塞的电阻，以及减小导电插塞与相邻导电结构之间的寄生电容；此外，通过增加电容接触孔的顶部宽度，扩大电容接触孔的工艺窗口，有利于避免电容接触孔顶部开口在材料沉积过程中提前封口，有利于保证导电材料能够填充满电容接触孔，进而形成没有空洞或氧化层的阻值较小的导电插塞。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图4至图13为本发明实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
参考图4，提供基底21，基底21内具有导电接触区域22，基底21暴露出导电接触区域22；在基底21上形成多个分立的初始位线结构230，在平行于初始位线结构230排列方向上，初始位线结构230的顶部宽度等于底部宽度。
初始位线结构230包括在垂直于基底21方向上依次排列的导电接触层231、金属栅极层232以及顶层介质层233，导电接触层231的材料包括多晶硅，金属栅极层232包括氮化钛-钨-氮化钛叠层结构，顶层介质层233的材料包括氮化硅。
在其他实施例中，初始位线结构的顶部宽度还可以大于或者小于底部宽度。
参考图5，进行沉积工艺，在初始位线结构230侧壁形成第一隔离层24。
第一隔离层24用于保护初始位线结构230中的金属栅极层232，避免后续进行的刻蚀和清洗等工艺对金属栅极层232造成损伤，从而保证金属栅极层232具有良好的导电性能和信号传输性能。
本实施例中，第一隔离层24采用沉积工艺单独形成，由于第一隔离层24需要起到保护作用以及侧壁支撑作用，因此可采用原子层沉积工艺形成第一隔离层24，使得第一隔离层24具有较高的致密性和较好的阶梯覆盖性。
本实施例中，第一隔离层24的材料与顶层介质层233的材料相同。如此，在后续的刻蚀工艺中，可针对第一隔离层24的材料选用特定的一种刻蚀剂，从而使得刻蚀工艺具有较快的刻蚀速率，有利于缩短半导体结构的制作周期。
参考图6，形成间隔层25，间隔层25将相邻初始位线结构230之间的沟槽分割为多个分立的凹槽，每一凹槽用于形成一导电插塞。
相邻凹槽内的导电插塞之间会有寄生电容，某一凹槽内的导电插塞与相邻初始位线结构中的金属栅极层之间也会有寄生电容。寄生电容的大小与导电插塞的阻值有关，导电插塞的阻值越小，寄生电容越小；此外，寄生电容的大小还与中间隔离材料的介电常数有关，介电常数越小，寄生电容越小。
导电插塞的阻值与导电插塞的底面积有关，底面积越大，阻值越小；导电插塞的阻值还与导电插塞的结构和材料有关，当导电插塞内具有较少或较小的空洞，以及具有较少的介质材料时，导电插塞具有较小的阻值。
需要说明的是，本文附图中主要以调整初始位线结构230的顶部结构和在初始位线结构230侧壁形成隔离墙作为示例性说明，实际上，在本发明实施例中，也同样对间隔层25的顶部结构做出相应调整，且在间隔层25的侧壁形成隔离墙。
参考图7，对初始位线结构230和第一隔离层24进行刻蚀工艺。
本实施例中，在形成第一隔离层24之后，对第一隔离层24和初始位线结构230进行具有刻蚀角度的干法刻蚀工艺，形成顶部具有倒角θ的位线结构23，倒角θ的角度与刻蚀角度相同，倒角θ的角度为5°～35°，例如为10°、15°、20°或30°，在实际工艺过程中，倒角θ的最佳角度为15°。形成处于该数值范围内的倒角θ，有利于扩大后续形成的电容接触孔的工艺窗口，避免沉积导电材料时电容接触孔提前封口；此外，设定倒角θ的上限值，有利于降低工艺难度，以及避免干法刻蚀工艺对金属栅极层232造成损伤，保证位线结构23的导电性能。
本实施例中，刻蚀工艺去除了顶层介质层233顶部转角处的部分材料，结构发生改变的顶层介质层233与金属栅极层232和导电接触层231一同构成新的位线结构23。
此外，刻蚀工艺还去除了位于相邻位线结构23之间的凹槽底部的第一隔离层24以及位于位线结构23顶部的第一隔离层24。
本实施例中，采用SF6、CF4和O2三种气体的混合等离子体进行干法刻蚀工艺，并用惰性气体(例如氩气)进行残余气体的清扫。
参考图8，对第一隔离层24进行第一离子掺杂工艺。
本实施例中，第一隔离层24包括靠近位线结构23的第一隔离部和背离位线结构23的第二隔离部，对第二隔离部进行离子掺杂，以使第一隔离层24中第二隔离部的介电常数小于第一隔离部的介电常数。如此，既能够维持第一隔离部的硬度，使得第一隔离部能够起到较好的侧壁支撑效果，又能够在不增加额外膜层的情况下，使得隔离墙具有较低的介电常数；此外，仅对第二隔离部进行离子掺杂，有利于避免离子掺杂工艺对金属栅极层232造成损伤，保证金属栅极层232具有良好的导电性能。
本实施例中，第一离子掺杂工艺不仅对第一隔离层24的第二隔离部进行离子掺杂，还对第一隔离层24暴露出的顶层介质层233进行离子掺杂。如此，在进行第一离子掺杂工艺时，仅需要控制掺杂离子的能量以控制掺杂深度，无需限定掺杂位置，有利于降低掺杂难度，且保证第一隔离层24的第二隔离部能够被有效掺杂。
本实施例中，第一隔离层24的材料包括氮化硅，第一离子掺杂工艺对第一隔离层24的第二隔离部进行氧离子掺杂，掺杂后的第二隔离部的材料包括氮氧化硅，氮氧化硅层相对于氮化硅层具有较低的介电常数。
本实施例中，以氧气作为氧源，采用氧等离子体对氮化硅进行离子掺杂，形成氧等离子体的射频功率为600W～2000W，例如为800W、1200W或1600W，氧等离子体的温度为800℃～1000℃，例如为850℃、900℃或950℃。
参考图9，在第一隔离层24背离位线结构23的一侧形成第二隔离层25。
具体地，第二隔离层25主要用于降低隔离墙的介电常数，第二隔离层25的材料的介电常数低于第一隔离层24的材料的介电常数。
本实施例中，第二隔离层25的材料包括氧化硅；第二隔离层25可通过原子层沉积工艺形成，具体地，可采用LTO250与氧气或者N zero与氧气发生反应生成氧化硅。
参考图10，对第二隔离层25的第二隔离部进行第二离子掺杂工艺。
本实施例中，对第二隔离层25的第二隔离部进行离子掺杂，以使第二隔离层25中第二隔离部的硬度大于第一隔离部的硬度。如此，能够在不增加额外膜层的情况下，使得隔离墙具有较高的侧壁支撑能力，有利于避免来源于相邻结构的应力对隔离墙的结构造成破坏。
具体地，第二隔离层25的材料包括氧化硅，第二离子掺杂工艺对第二隔离层25的第二隔离部进行氮离子掺杂，掺杂后的第二隔离部的材料包括氮化硅和/或氮氧化硅。氮化硅和氮氧化硅相对于氧化硅具有较高的硬度，有利于保证隔离墙具有较高的结构稳定性。
本实施例中，可以氮气或者氨气作为氮源，采用氮等离子体对氧化硅进行离子掺杂，形成氮等离子体的射频功率为600W～2000W，例如为800W、1200W或1600W，氮等离子体的温度为600℃～800℃，例如为650℃、700℃或750℃。
由于氧化硅的抗热冲击能力弱于氮化硅，因此，采用更低的等离子体温度进行离子掺杂，有利于避免第二隔离层25因受到较大的热冲击而发生应力集中、断裂以及表层剥落等损伤，保证隔离墙具有较高的结构稳定性。
参考图11，进行刻蚀工艺，暴露出导电接触区域22。
本实施例中，去除底部介质层之后，剩余的第一隔离层24和第二隔离层25构成隔离墙26。位于相邻位线结构23之间的隔离墙26围成的区域构成电容接触孔27，电容接触孔27暴露出导电接触区域22。
本实施例中，在平行于位线结构23的排列方向上，隔离墙26包括依次层叠的多种介质材料，构成氮化物-氧化物-氮化物结构(NON结构)，隔离墙26与相邻结构(例如位线结构23、导电插塞以及间隔层25)相接触的介质材料(氮化物)具有较高的硬度，起到侧壁支撑作用，有利于避免外部应力对隔离墙24的结构造成破坏；隔离墙26背离相邻结构的介质材料(氧化物)具有较低的介电常数，有利于使得隔离墙24具有较低的介电常数，从而降低位线结构23与导电插塞之间的寄生电容。
本实施例中，采用离子掺杂工艺，使得一隔离层同时具有较好的侧壁支撑作用以及较低的介电常数，无需额外形成新的介质层，有利于避免形成多层介质层时出现的侧壁形貌问题以及有利于减薄隔离墙24的厚度，为电容接触孔27预留更多的空间，进而使得填充于电容接触孔27内的导电插塞具有较低的电阻。
需要说明的是，在实际工艺步骤中，每形成一层介质层都需要进行一道沉积工艺和一道刻蚀工艺，而多次沉积和多次刻蚀可能导致介质层侧壁形貌发生变化，进而不满足预设的性能要求；此外，在形成介质层的过程中，由于形成工艺本身的限制，每一介质层具有对应的最小厚度，同时，由于相邻位线结构23之间的间距是固定的，因此介质层的层数越少，用于形成导电插塞的电容接触孔27的底面积就越大，后续形成的导电插塞的阻值就越小。
本实施例中，在平行于位线结构23的排列方向上，电容接触孔27的顶部宽度大于顶部宽度；此外，参考图12，在平行于间隔层25的排列方向上，间隔层25的顶部宽度小于底部宽度，隔离墙26位于间隔层25侧壁，电容接触孔27的顶部宽度大于顶部宽度。
本实施例中，采用SF6、CF4和O2三种气体的混合等离子体进行干法刻蚀工艺，并用惰性气体(例如氩气)进行残余气体的清扫。
参考图13，向电容接触孔27内填充导电材料，以形成与导电接触区域22接触的导电插塞28。
本实施例中，导电材料包括多晶硅。在进行多晶硅沉积之前，可先采用原子层沉积工艺形成具有良好阶梯覆盖性的种子层，多晶硅的硅源可来自于H3SiN(C3H7)2、Si2H6或SiH[N(CH3)2]3，形成多晶硅的反应温度可为380℃～500℃，气压可为1Torr～3Torr。
本实施例中，电容接触孔27具有较大的工艺窗口，有利于避免在填充导电材料的过程中电容接触孔27顶部开口提前封口，保证导电材料能够填充满电容接触孔，形成阻值较小的导电插塞28。
本实施例中，通过对隔离层的第二隔离部进行离子掺杂，使得隔离层的第一隔离部和第二隔离部具有不同的材料属性从而代替依次层叠的具有不同材料属性的两层膜层，起到减少隔离层数量以及减薄隔离墙总厚度的作用，隔离墙的减薄有利于增大电容接触孔底面积，进而减小导电插塞的电阻，以及减小导电插塞与相邻导电结构之间的寄生电容；此外，通过增加电容接触孔的顶部宽度，扩大电容接触孔的工艺窗口，有利于避免电容接触孔顶部开口在材料沉积过程中提前封口，保证导电材料能够填充满电容接触孔，进而形成没有空洞或氧化层的阻值较小的导电插塞。
相应地，本发明实施例还提供一种半导体结构，半导体结构可采用上述半导体结构的制作方法制成。
参考图13，半导体结构包括：基底21，基底21内具有导电接触区域22，基底21暴露出导电接触区域22；位线结构23和位于位线结构23侧壁的隔离墙26，隔离墙26包括至少一层隔离层，隔离层包括靠近位线结构23的第一隔离部和背离位线结构23的第二隔离部，至少一层隔离层的第二隔离部内具有掺杂离子，在具有掺杂离子的隔离层中，第二隔离部的硬度大于第一隔离部的硬度，或者，第二隔离部的介电常数低于第一隔离部的介电常数；电容接触孔27，相邻位线结构23之间的隔离墙26围成的区域构成电容接触孔27，电容接触孔27暴露出导电接触区域22，在平行于位线结构23的排列方向上，电容接触孔27的顶部宽度大于底部宽度。
本实施例中，隔离墙26包括依次层叠的第一隔离层24和第二隔离层25，第一隔离层24位于位线结构23和第二隔离层25之间，第一隔离层24的第二隔离部内具有第一掺杂离子，第一隔离层24中第二隔离部的介电常数低于第一隔离部的介电常数；第二隔离层25的第二隔离部内具有第二掺杂离子，第二隔离层25中第二隔离部的硬度大于第一隔离部的硬度。
具体地，第一隔离层24包括氮化硅层，第一隔离层24中第二隔离部内的掺杂离子包括氧离子，第二隔离部内的材料包括氮氧化硅；第二隔离层25包括氧化硅层，第二隔离层25的第二隔离部内的掺杂离子包括氮离子，第二隔离部内的材料包括氮化硅和/或氮氧化硅。
本实施例中，位线结构23顶部具有倒角，倒角的角度为5°～35°，例如为10°、15°、20°或30°。
本实施例中，至少一隔离层的第二隔离部内具有掺杂离子，掺杂离子的存在能够改变隔离层本身材料的特性，从而使得隔离层的第一隔离部和第二隔离部具有不同的属性，换句话说，可采用第二隔离部具有掺杂离子的一层隔离层代替依次层叠的具有不同属性的两层膜层，从而减少隔离层数量以及减薄隔离墙总厚度，进而增大电容接触孔底面积，减小导电插塞的电阻，减小导电插塞与相邻导电结构之间的寄生电容；此外，电容接触孔的顶部宽度大于底部宽度，有利于保证在利用电容接触孔进行导电材料填充以形成导电插塞时，导电材料能够填充满电容接触孔，避免出现空洞问题，保证导电插塞具有较小的阻值。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (12)
1.一种半导体结构，其特征在于，包括：
基底，所述基底内具有导电接触区域，所述基底暴露出所述导电接触区域；
位线结构和位于所述位线结构侧壁的隔离墙，多个分立的所述位线结构位 于所述基底上，所述隔离墙包括至少一层隔离层，单层所述隔离层包括靠近所述位线结构的第一隔离部和背离所述位线结构的第二隔离部，至少一层所述隔离层的第二隔离部内具有掺杂离子，在具有掺杂离子的所述隔离层中，第二隔离部的硬度大于所述第一隔离部的硬度，或者，所述第二隔离部的介电常数低于所述第一隔离部的介电常数；
电容接触孔，相邻所述位线结构之间的所述隔离墙围成的区域构成所述电 容接触孔，所述电容接触孔暴露所述导电接触区域，在平行于所述位线结构的排列方向上，所述电容接触孔的顶部宽度大于底部宽度。
2.根据权利要求1所述的半导体结构，其特征在于，所述隔离层包括氧化硅层，所述掺杂离子包括氮离子；或者，所述隔离层包括氮化硅层，所述掺杂离子包括氧离子。
3.根据权利要求1所述的半导体结构，其特征在于，所述隔离墙包括依次层叠的第一隔离层和第二隔离层，所述第一隔离层位于所述位线结构和所述第二隔离层之间，所述第一隔离层的第二隔离部内具有第一掺杂离子，所述第一隔离层中第二隔离部的介电常数低于第一隔离部的介电常数，所述第二隔离层的第二隔离部内具有第二掺杂离子，所述第二隔离层中第二隔离部的硬度大于第一隔离部的硬度。
4.根据权利要求1或3所述的半导体结构，其特征在于，在所述隔离墙包括依次层叠的氮化硅层和氧化硅层，氮化硅层位于所述位线结构与氧化硅层之间，所述氮化硅层的第二隔离部内掺杂有氧离子，所述氧化硅层的第二隔离部内掺杂有氮离子。
5.根据权利要求1所述的半导体结构，其特征在于，所述位线结构顶部具有倒角，所述倒角的角度为5°~35°。
6.一种半导体结构的制作方法，其特征在于，包括：
提供基底，所述基底内具有导电接触区域，所述基底露出所述导电接触区域；
在所述基底上形成多个分立的位线结构，所述位线结构暴露所述导电接触 区域，在平行于所述位线结构排列方向上，所述位线结构的顶部宽度小于底部宽度；
在所述位线结构侧壁形成包括至少一层隔离层的隔离墙，相邻所述位线结 构之间的所述隔离墙围成的区域构成电容接触孔，单层所述隔离层包括靠近所述位线结构的第一隔离部和背离所述位线结构的第二隔离部，在形成所述隔离墙的工艺步骤中，对至少一所述隔离层的第二隔离部掺杂掺杂离子，以使所述第二隔离部的硬度大于所述第一隔离部的硬度，或者，以使所述第二隔离部的介电常数低于所述第一隔离部的介电常数。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，形成所述位线结构的工艺步骤包括：形成多个分立的初始位线结构，在平行于所述初始位线结构排列方向上，所述初始位线结构的顶部宽度大于或等于底部宽度；对所述初始位线结构进行具有刻蚀角度的干法刻蚀工艺，形成顶部具有倒角的所述位线结构，所述倒角的角度与所述刻蚀角度相同，所述倒角的角度为5°~35°。
8.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述隔离层包括氮化硅层或氧化硅层；所述对至少一所述隔离层的第二隔离部掺杂掺杂离子，包括：对氮化硅层的第二隔离部掺杂氧离子，或者，对氧化硅层的第二隔离部的掺杂氮离子。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，形成所述隔离墙的工艺步骤包括：在所述位线结构侧壁形成第一隔离层；对所述第一隔离层的第二隔离部掺杂第一掺杂离子，以使第二隔离部的介电常数低于第一隔离部的介电常数；在所述第一隔离层背离所述第二隔离部的一侧形成第二隔离层；对所述第二隔离层的第二隔离部掺杂第二掺杂离子，以使所述第二隔离部的硬度高于第一隔离部的硬度。
10.根据权利要求6或9所述的半导体结构的制作方法，其特征在于，形成所述隔离墙的工艺步骤，包括：在所述位线结构侧壁形成氮化硅层；对所述氮化硅层的第二隔离部掺杂氧离子；在所述氮化硅层背离所述位线结构的一侧形成氧化硅层，对所述氧化硅层的第二隔离部掺杂氮离子。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，在掺杂所述氧离子的工艺步骤中，所述氧离子的温度为800℃~1000℃；在掺杂所述氮离子的工艺步骤中，所述氮离子的温度为600℃~800℃。
12.根据权利要求6至9项任一项所述的半导体结构的制作方法，其特征在于，在形成所述隔离墙之后，向所述电容接触孔内填充导电材料，以形成与所述导电接触区域相接触的导电插塞。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100538101B1 (ko) * | 2004-07-07 | 2005-12-21 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| CN101090117A (zh) * | 2006-06-12 | 2007-12-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器件及其制造方法 |
| KR20130022957A (ko) * | 2011-08-26 | 2013-03-07 | 에스케이하이닉스 주식회사 | 반도체 장치의 비트라인 및 그의 제조 방법 |
| CN103681263A (zh) * | 2012-09-20 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种用于减小接触插塞和栅极结构之间的寄生电容的方法 |
| JP2014241325A (ja) * | 2013-06-11 | 2014-12-25 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及び半導体装置の製造方法 |
| CN107895721A (zh) * | 2017-12-08 | 2018-04-10 | 睿力集成电路有限公司 | 存储器及其形成方法 |
| CN109545734A (zh) * | 2017-09-22 | 2019-03-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1139115C (zh) * | 1998-05-06 | 2004-02-18 | 世界先进积体电路股份有限公司 | 动态随机存取存储单元的制作方法 |
| KR100726145B1 (ko) * | 2002-07-19 | 2007-06-13 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
| CN1612301A (zh) * | 2003-10-27 | 2005-05-04 | 上海宏力半导体制造有限公司 | 一种自行对准接触窗结构的制造方法 |
| TWI250580B (en) * | 2004-12-01 | 2006-03-01 | Powerchip Semiconductor Corp | Method for manufacturing anti-punch-through semiconductor device |
| KR100781547B1 (ko) * | 2006-10-20 | 2007-12-03 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR20140016663A (ko) * | 2012-07-30 | 2014-02-10 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| CN109256382B (zh) * | 2017-07-12 | 2021-06-22 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造方法 |
| KR20200079366A (ko) * | 2018-12-24 | 2020-07-03 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
2020
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100538101B1 (ko) * | 2004-07-07 | 2005-12-21 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| CN101090117A (zh) * | 2006-06-12 | 2007-12-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器件及其制造方法 |
| KR20130022957A (ko) * | 2011-08-26 | 2013-03-07 | 에스케이하이닉스 주식회사 | 반도체 장치의 비트라인 및 그의 제조 방법 |
| CN103681263A (zh) * | 2012-09-20 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种用于减小接触插塞和栅极结构之间的寄生电容的方法 |
| JP2014241325A (ja) * | 2013-06-11 | 2014-12-25 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及び半導体装置の製造方法 |
| CN109545734A (zh) * | 2017-09-22 | 2019-03-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN107895721A (zh) * | 2017-12-08 | 2018-04-10 | 睿力集成电路有限公司 | 存储器及其形成方法 |
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