KR20050112996A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 쉘로우 트렌치 아이소레이션 공정으로 트렌치를 형성한 후 고밀도 플라즈마(HDP) 산화막을 증착함에 있어, 고밀도 플라즈마 산화막을 일정 두께로 증착하고, 애스팩트 비가 큰 트렌치 부분의 고밀도 플라즈마 산화막을 습식 식각 공정인 OBN 공정으로 일정 두께 제거하여 스텝 커버리지를 개선하고, 이후 전체 구조상에 트렌치가 완전히 채워지도록 고밀도 플라즈마 산화막을 최종 증착하므로, 애스펙트 비가 큰 트렌치에서의 갭 필링 마진을 확보할 수 있어 보이드 없이 고밀도 플라즈마 산화막을 형성할 수 있다.

Description

반도체 소자의 소자 분리막 형성 방법 {Method of forming isolation film in semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 쉘로우 트렌치 아이소레이션(shallow trench isolation; STI) 공정을 적용하는 소자 분리막 형성에서 트렌치에 보이드(void) 발생 없이 고밀도 플라즈마(HDP) 산화막을 갭-필(gap-fill) 할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 소자 분리막은 LOCOS(LOCal Oxidation of Silicon) 방법, PBL(Poly Buffered LOCOS) 방법 및 STI(Shallow Trench Isolation) 방법 등으로 형성시키고 있다.
LOCOS 방법이나 PBL 방법은 열 산화에 의해 산화막을 성장시키는 것으로, 이 방법들은 수직적 절연을 위한 산화시 수평으로의 산화가 일어나 소자 분리막의 반도체 기판 내로의 깊이를 깊게 하는데 한계가 있고, 또한 기판 표면 위쪽으로도 소자 분리막이 성장되어 이후의 평탄화 공정에 악영향을 끼친다. 이로 인하여 고집적 반도체 소자 제조에 LOCOS 방법이나 PBL 방법을 적용하는데 어려움이 있다. 이를 해결하기 위하여 트렌치 형성 공정, 산화막 매립 공정 및 화학적 기계적 연마 공정을 적용하는 STI 방법을 고집적 반도체 소자의 제조 공정에 적용하고 있다.
낸드 플래시 반도체 소자의 경우 최근 셀프 얼라인 쉘로우 트렌치 아이소레이션(self aligned STI; SASTI) 공정을 이용하고 있는데, SASTI 공정으로 형성되는 소자 분리막용 트렌치는 일반적인 DRAM과 같은 반도체 소자에 적용하고 있는 STI 공정으로 형성되는 트렌치보다 게이트 산화막 및 플로팅 게이트용 패드 폴리실리콘막의 두께만큼 애스펙트 비(aspect ratio)가 더 크다.
도 1a 내지 도 1c는 종래 낸드 플래시 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 셀 영역 및 주변회로 영역이 정의된 반도체 기판(11)상에 터널 산화막(12a) 및 게이트 산화막(12b)을 형성하고, 이 산화막들(12a 및 12b) 상에 패드 폴리실리콘막(13)을 형성한다. 패드 폴리실리콘막(13) 상에 식각 배리어막(etch barrier film; 14)을 형성한다. SASTI 공정으로 셀 영역 및 주변회로 영역에 다수의 소자 분리막용 트렌치(15)를 형성한다. 웰 산화 공정(wall oxidation process) 공정을 진행하여 트렌치(15) 표면에 웰 산화막(16)을 형성한다.
도 1b를 참조하면, 고밀도 플라즈마 산화막(17)을 증착하여 트렌치들(15)을 완전히 매립한다.
도 1c를 참조하면, 화학적 기계적 연마(CMP) 공정으로 고밀도 플라즈마 산화막(17)을 연마하고, 이후 식각 배리어막(14) 제거 공정을 진행하여 트렌치들(15) 내에 고밀도 플라즈마 산화막(17)으로 된 소자 분리막들(170)이 형성된다.
상기한 종래 방법에서, 0.1㎛급 이하의 디자인 룰(design rule)을 갖는 낸드 플래시 반도체 소자와 같이 디자인 룰이 점점 축소(shrink)됨에 따라 소자 분리막의 임계치(CD)도 감소되어, SASTI 방법으로 형성된 셀 영역의 트렌치들(15)에 매립되는 고밀도 플라즈마 산화막(17)은 스텝 커버리지(step coverage) 불량하게 된다. 이러한 스텝 커버리지 불량은, 도 1b에 도시된 바와 같이, 고밀도 플라즈마 산화막(17) 내부에 보이드(A)가 발생되어 갭-필이 완전히 되지 않는 문제가 있고, 보이드(A)가 발생된 상태에서, 도 1c에 도시된 바와 같이, 화학적 기계적 연마 공정 및 식각 배리어막(214)을 제거하면 소자 분리막(170)의 표면에 단차가 발생되어 후속 공정 진행시 게이트 브릿지(gate bridge) 현상을 유발시키는 등 소자의 수율 저하를 초래하게 된다.
따라서, 본 발명은 애스팩트 비가 큰 트렌치를 고밀도 플라즈마 산화막으로 매립할 때 보이드 발생을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 소자 분리막 형성 방법은 셀 영역 및 주변회로 영역이 정의된 반도체 기판 상에 식각 배리어막을 형성한 후, 상기 식각 배리어막 및 상기 반도체 기판을 식각하여 트렌치들을 형성하는 단계; 제 1 고밀도 플라즈마 산화막을 일정 두께 증착하여 상기 트렌치들을 일부 매립하는 단계; 상기 셀 영역이 개방되는 포토레지스트 패턴을 형성하는 단계; 습식 식각 공정으로 상기 셀 영역의 상기 제 1 고밀도 플라즈마 산화막을 일부 식각하고, 동시에 상기 포토레지스트 패턴을 제거하는 단계; 제 2 고밀도 플라즈마 산화막을 증착하여 상기 트렌치들을 매립하는 단계; 및 화학적 기계적 연마 공정 및 상기 식각 배리어막 제거 공정을 실시하는 단계를 포함한다.
상기 트렌치를 형성한 후, 웰 산화 공정 공정을 진행하여 노출된 상기 트렌치 표면에 웰 산화막을 형성하는 단계를 더 포함한다.
상기 제 1 고밀도 플라즈마 산화막의 증착 공정은 SiH4, HF, Ar, O2 가스를 사용하여 2,000 내지 3,000Å의 증착 타겟으로 진행하고, 상기 제 2 고밀도 플라즈마 산화막의 증착 공정은 SiH4, HF, Ar, O2 가스를 사용하여 4,000 내지 5,000Å의 증착 타겟으로 진행한다.
상기 습식 식각 공정은, BOE 용액이나 HF 용액으로 상기 셀 영역의 제 1 고밀도 플라즈마 산화막을 일부 제거하는 단계; Piranha 용액으로 상기 포토레지스트 패턴 및 유기 오염물을 제거하는 단계; 및 NH4OH 수용액으로 파티클 및 결함 요인들을 제거하는 단계로 진행한다.
상기 제 1 고밀도 플라즈마 산화막은 500 내지 1,000Å정도 제거되며, 상기 Piranha 용액은 100 내지 130℃의 온도로 유지되며, 상기 NH4OH 수용액은 20 내지 30℃의 온도로 유지된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 낸드 플래시 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 셀 영역 및 주변회로 영역이 정의된 반도체 기판(21)상에 터널 산화막(22a) 및 게이트 산화막(22b)을 형성한다. 이 산화막들(22a 및 22b) 상에 패드 폴리실리콘막(23)을 형성한다. 패드 폴리실리콘막(23) 상에 식각 배리어막(24)을 형성한다. SASTI 공정으로 식각 배리어막(24), 패드 폴리실리콘막(23), 산화막들(22a 및 22b) 및 반도체 기판(21)을 식각하여 셀 영역 및 주변회로 영역에 다수의 소자 분리막용 트렌치(25)를 형성한다. 웰 산화 공정(wall oxidation process) 공정을 진행하여 트렌치(25) 표면에 웰 산화막(26)을 형성한다.
도 2b를 참조하면, 제 1 고밀도 플라즈마 산화막(27a)을 일정 두께 증착하여 트렌치(25)를 일부 매립한다. 제 1 고밀도 플라즈마 산화막(27a)은 스텝 커버리지 불량으로 트렌치(25)의 모서리 및 바깥부분이 두꺼워 지는데, 이에 따라 제 1 고밀도 플라즈마 산화막(27a)을 일정 두께 이상으로 증착할 경우 스텝 커버리지 불량에 의해 종래와 같이 보이드가 발생될 가능성이 높아진다. 따라서, 제 1 고밀도 플라즈마 산화막(27a)은 막의 스텝 커버리지 특성 및 트렌치(25)의 애스펙트 비를 고려하여 그 증착 두께가 결정된다.
상기에서, 제 1 고밀도 플라즈마 산화막(27a)의 증착 공정은 SiH4, HF, Ar, O2 가스를 사용하여 2,000 내지 3,000Å의 증착 타겟으로 진행한다.
도 2c를 참조하면, 애스팩트 비가 큰 트렌치(25)가 형성된 셀 영역이 개방된 포토레지스트 패턴(28)을 형성한다.
도 2d를 참조하면, 습식 식각 공정인 OBN 공정으로 애스팩트 비가 큰 트렌치(25)에 채워진 제 1 고밀도 플라즈마 산화막(27a)을 일정 두께 제거하여 스텝 커버리지를 개선시키며, 특히 상단 모서리(top corner) 부분이 많이 개선된다. OBN 공정 동안 포토레지스트 패턴(28)도 제거된다.
상기에서, OBN 공정은 세정 O 공정, 세정 B 공정 및 세정 N 공정이 순차적으로 실시되는 공정으로, 먼저 세정 O 공정은 NH4F:HF=300:1인 BOE 용액이 이와 유사한 HF 용액으로 셀 영역의 제 1 고밀도 플라즈마 산화막(27a)을 500 내지 1,000Å정도 리세스(recess) 시키는 공정으로, 이 공정 동안 제 1 고밀도 플라즈마 산화막(27a)의 상단 부분의 프로파일(profile)을 완만하게 해주어 후속 공정시 보이드가 생길 수 있는 소오스를 완전히 차단시킨다. 세정 B 공정은 H2SO4:H2O 2=4:1인 Piranha 용액을 100 내지 130℃의 온도로 유지시켜 포토레지스트 패턴(28) 및 유기 오염물을 제거하는 공정이다. 세정 N 공정은 NH4OH 수용액을 20 내지 30℃의 온도로 유지시켜 파티클(particle) 및 결함(defect) 요인들을 제거하는 공정이다.
도 2e를 참조하면, OBN 공정 이루어진 제 1 고밀도 플라즈마 산화막(27a) 상에 제 2 고밀도 플라즈마 산화막(27b)을 증착하여 셀 영역 및 주변회로 영역의 트렌치들(25)이 완전히 매립되도록 한다.
상기에서, 제 2 고밀도 플라즈마 산화막(27b)의 증착 공정은 SiH4, HF, Ar, O2 가스를 사용하여 4,000 내지 5,000Å의 증착 타겟으로 진행한다. 이때 셀 지역은 일부 제 1 고밀도 플라즈마 산화막(27a)이 리세스 되었기 때문에 제 2 고밀도 플라즈마 산화막(27b) 증착시 갭 필링에 대한 마진이 확보되어 보이드 형성을 억제할 수 있다. 이에 따라 제 2 고밀도 플라즈마 산화막(27b) 증착 공정 후에 셀 지역 및 주변회로 지역의 프로파일이 일정하게 된다.
도 2f를 참조하면, 화학적 기계적 연마(CMP) 공정으로 제 1 및 제 2 고밀도 플라즈마 산화막(27a 및 27b)을 연마하고, 이후 식각 배리어막(24) 제거 공정을 진행하여 트렌치(25) 내에 제 1 및 제 2 고밀도 플라즈마 산화막(27a 및 27b)으로 된 소자 분리막(270)이 형성된다.
한편, 상기한 본 발명의 실시예는 SASTI 방법이 적용되는 낸드 플래시 메모리 소자를 설명하였지만, SASTI 방법뿐만 아니라 STI 방법이 적용되는 모든 반도체 소자에도 적용할 수 있다.
상술한 바와 같이, 본 발명은 2중 고밀도 플라즈마 산화막 증착 공정 및 습식 식각 공정으로 트렌치를 매립하므로, 애스펙트 비가 큰 트렌치에도 보이드 발생 없이 고밀도 플라즈마 산화막을 갭-필 할 수 있어, 소자의 신뢰성 및 수율을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래 낸드 플래시 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도; 및
도 2a 내지 도 2f는 본 발명의 실시예에 따른 낸드 플래시 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12a, 22a: 터널 산화막
12b, 22b: 게이트 산화막 13, 23: 패드 폴리실리콘막
14, 24: 식각 배리어막 15, 25: 트렌치
16, 26: 웰 산화막 17, 27a, 27b: 고밀도 플라즈마 산화막
28: 포토레지스트 패턴 170, 270: 소자 분리막
A: 보이드

Claims (7)

  1. 셀 영역 및 주변회로 영역이 정의된 반도체 기판 상에 식각 배리어막을 형성한 후, 상기 식각 배리어막 및 상기 반도체 기판을 식각하여 트렌치들을 형성하는 단계;
    제 1 고밀도 플라즈마 산화막을 일정 두께 증착하여 상기 트렌치들을 일부 매립하는 단계;
    상기 셀 영역이 개방되는 포토레지스트 패턴을 형성하는 단계;
    습식 식각 공정으로 상기 셀 영역의 상기 제 1 고밀도 플라즈마 산화막을 일부 식각하고, 동시에 상기 포토레지스트 패턴을 제거하는 단계;
    제 2 고밀도 플라즈마 산화막을 증착하여 상기 트렌치들을 매립하는 단계; 및
    화학적 기계적 연마 공정 및 상기 식각 배리어막 제거 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치를 형성한 후, 웰 산화 공정 공정을 진행하여 노출된 상기 트렌치 표면에 웰 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 고밀도 플라즈마 산화막의 증착 공정은 SiH4, HF, Ar, O2 가스를 사용하여 2,000 내지 3,000Å의 증착 타겟으로 진행하고, 상기 제 2 고밀도 플라즈마 산화막의 증착 공정은 SiH4, HF, Ar, O2 가스를 사용하여 4,000 내지 5,000Å의 증착 타겟으로 진행하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 습식 식각 공정은,
    BOE 용액이나 HF 용액으로 상기 셀 영역의 제 1 고밀도 플라즈마 산화막을 일부 제거하는 단계;
    Piranha 용액으로 상기 포토레지스트 패턴 및 유기 오염물을 제거하는 단계; 및
    NH4OH 수용액으로 파티클 및 결함 요인들을 제거하는 단계로 진행하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 1 고밀도 플라즈마 산화막은 500 내지 1,000Å정도 제거되는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 4 항에 있어서,
    상기 Piranha 용액은 100 내지 130℃의 온도로 유지되는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 4 항에 있어서,
    상기 NH4OH 수용액은 20 내지 30℃의 온도로 유지되는 반도체 소자의 소자 분리막 형성 방법.
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