JP4033150B2

JP4033150B2 - 半導体装置とその製造方法

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Description

本発明は半導体装置とその製造方法に関する。

本発明の背景となる従来技術として、本出願人が出願した下記特開２００３−３１８３９８号公報に記載された発明がある。
従来技術は、Ｎ^＋型の炭化珪素基板領域上にＮ⁻型のエピタキシャル領域が形成された半導体基体の一主面にＮ⁻型の多結晶シリコン領域とＮ^＋型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ⁻型の多結晶シリコン層およびＮ^＋型の多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ^＋型の多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ⁻型の多結晶シリコン領域はソース電極に接続され、Ｎ^＋型炭化珪素基板領域の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することでスイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ⁻型の多結晶シリコン領域およびＮ^＋型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ^＋型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られるという特徴がある。

特開２００３−３１８３９８号公報

しかしながら、上記の従来構造においては、Ｎ⁻型の多結晶シリコン層およびＮ^＋型の多結晶シリコン領域とＮ⁻型のエピタキシャル領域で形成されるヘテロ接合部において、物理的にヘテロ障壁高さから決まる漏れ電流が生じるため、漏れ電流の低減には限界があった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を容易に低減することが可能な半導体装置（高耐圧電界効果トランジスタ）を提供することを目的とする。

上記の目的を達成するため、本発明においては、第一導電型の半導体基体の一主面に接して前記半導体基体とはバンドギャップが異なった第一のヘテロ半導体領域と第二のヘテロ半導体領域とを設けて、それぞれヘテロ接合を形成し、かつ、前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、前記第一のヘテロ半導体領域および前記第二のヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有し、かつ、少なくとも前記第二のヘテロ半導体領域が前記第一のヘテロ半導体領域とは反対導電型であるように構成している。

本発明によれば、導通時においては、第一導電型の第一のソース領域（第一のヘテロ半導体領域）とドレイン領域との間のヘテロ接合部（以下、第一のヘテロ接合部と呼ぶ）をチャネルとして電流を流すため、従来と同等のオン抵抗が得られるのに加えて、遮断時においては、第二のソース領域（第二のヘテロ半導体領域）とドレイン領域との間のヘテロ接合部（以下、第二のヘテロ接合部と呼ぶ）は、第二のソース領域を第二導電型としているため、従来に比べて漏れ電流を低減することができる、という効果がある。

（実施例１）
図１は本発明による半導体装置の実施例１を示す断面図であり、構造単位セルが２つ対面した構造を示している。本実施例においては、炭化珪素を基板材料とした高耐圧の電界効果トランジスタを一例として説明する。
例えば炭化珪素のポリタイプが４ＨタイプのＮ^＋型である基板領域１上にＮ⁻型のドレイン領域２が形成され、ドレイン領域２の基板領域１との接合面に対向する主面（図１においてドレイン領域２の上面）に接するように、例えばＮ型の多結晶シリコンからなる第一のソース領域３（第一のヘテロ半導体領域）とＰ型の多結晶シリコンからなる第二のソース領域４（第２のヘテロ半導体領域）とが形成されている。つまり、ドレイン領域２と第一のソース領域３および第二のソース領域４の接合部は、炭化珪素と多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。

また、第一のソース領域３とドレイン領域２との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜５が形成され、そのゲート絶縁膜５によって絶縁されたゲート電極６が形成されている。また、第一のソース領域３および第二のソース領域４のドレイン領域２との接合面に対向する対面（図１において第一のソース領域３および第二のソース領域４の上面）にはソース電極７が形成されている。また、炭化珪素基板領域１にはドレイン電極８が接続するように形成されている。

なお、本実施例においては、図１に示すように、ドレイン領域２の表層部に溝を形成して、その溝中にゲート絶縁膜５を介してゲート電極６が形成されている、いわゆるトレンチ型の構成で説明しているが、図２に示すように、ドレイン領域２には溝を形成しない、いわゆるプレーナ型の構成でもかまわない。

次に図１に示した本発明の第一の実施例による炭化珪素半導体装置の製造方法を、図７、図８を用いて説明する。なお、図７および図８は一連の工程を示すので、各工程に（Ａ）〜（Ｆ）の通し番号を付している。
まず、図７（Ａ）に示すように、Ｎ^＋型の基板領域１の上にＮ⁻型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により多結晶シリコンを堆積した後、例えばＢＢｒ_３雰囲気中にてボロンドーピングを行い、Ｐ型の多結晶シリコン層（図の３、４の部分）を形成する。なお、多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などでシリコンを堆積した後にレーザーアニールなどで再結晶化させて形成しても構わないし、或いは分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いても構わない。例えばドレイン領域２の不純物濃度は１×１０^１６ｃｍ^−３、厚さは１０μｍ、例えば多結晶シリコン層の厚さは０.５μｍである。

次に図７（Ｂ）に示すように、多結晶シリコン層（３、４）上に、例えば、ＬＰ−ＣＶＤ法などにて窒化シリコン膜を堆積し、フォトリソグラフィとエッチングによりマスク材１２を形成する。なお、ここではマスク材の材料の一例として、窒化シリコン膜を用いて説明しているが、少なくともエッチングを選択的に行うことができる材料で、かつ除去が容易な膜であれば、他の材料を用いてもかまわない。

次に図７（Ｃ）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、多結晶シリコン層（３、４）とドレイン領域２の表層部をエッチングし、所定の深さを有するトレンチを形成する。なお、多結晶シリコン層をエッチングする方法として、ウエットエッチングなどの他のエッチング方法を用いても良い。

次に図８（Ｄ）に示すように、マスク材１２を有した状態で、例えばＰＯＣｌ_３雰囲気中にてリンドーピングを行うと、多結晶シリコン層のイオンエッチングされた表面からはリンが導入されるものの、マスク材１２で覆われた部分からはリンは導入されないため、イオンエッチングされた面に接する領域のみにＮ型の多結晶シリコン層が形成される。つまり、Ｎ型の第一のソース領域３とＰ型の第二のソース領域４が形成される。

次に図８（Ｅ）に示すように、例えばリン酸溶液によりマスク材１２を除去した後、第一のソース領域３および第二のソース領域４の上面およびトレンチの内壁に沿って、ゲート絶縁膜５を堆積する。さらにゲート電極６となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ_３を用いた気相拡散によりリンをゲート電極６となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィとエッチングによりゲート電極６を形成した後、層間絶縁膜を堆積し、フォトリソグラフィとエッチングにより層間絶縁膜とゲート絶縁膜５を除去し、コンタクトホールを開孔する。

最後に図８（Ｆ）に示すように、裏面側に相当する基板領域１には、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成し、表面側に相当する第一のソース領域３および第二のソース領域４の上面には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図１に示した本発明の第一の実施例による炭化珪素半導体装置を完成させる。
以上のように本実施例の半導体装置は従来からある製造技術で容易に実現することが可能である。

次に動作を説明する。本実施例においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合は、遮断状態を保持する。すなわち、第一のソース領域３および第二のソース領域４とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のソース領域３および第二のソース領域４は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型である第一のソース領域３とＰ型である第二のソース領域４とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のソース領域４との接合界面から伸びる空乏層幅は、第一のソース領域３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性が得られ、それによって漏れ電流を低減することができる。

さらに、例えば第二のソース領域４の不純物濃度を第一のソース領域３の不純物濃度よりも大きく設定した場合は、第二のソース領域４と第一のソース領域３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のソース領域側に伸張することから、第一のソース領域とドレイン領域とのヘテロ接合部における漏れ電流をさらに低減することもできる。

さらに本実施例においては、製造方法上、第一のソース領域３をゲート電極６からゲート電界が及ぶ程度の幅に容易に制御して形成することが可能であるため、例えばゲート電極６を負電位として、第一のソース領域３の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。

また、本実施例においては、第一のソース領域３を形成する際に、ゲート電極６がゲート絶縁膜５を介して接する部分からセルフアラインで不純物を導入しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のソース領域３の幅を精度よく制御できるため、遮断性のばらつきも抑えることができる。
このように、本実施例においては、従来構造に比べて、より高い遮断性を実現することができる。

次に、遮断状態から導通状態へと転じるべくゲート電極６に正電位を印加した場合は、ゲート絶縁膜５を介して第一のソース領域３とドレイン領域２が接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極６近傍の第一のソース領域３およびドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極６近傍の第一のソース領域３とドレイン領域２の接合界面における第一のソース領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。

このとき、本実施例においては、第一のソース領域３を形成する際に、ゲート電極６がゲート絶縁膜５を介して接する部分からセルフアラインで不純物を導入しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のソース領域３の幅を精度よく制御できるため、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。

次に導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、第一のソース領域３とドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のソース領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板領域１に流れて枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。

また、本実施例においては、従来構造と同様に、例えばソース電極７を接地し、ドレイン電極８に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極７およびゲート電極８を接地電位とし、ドレイン電極８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のソース領域３および第二のソース領域４側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６を接地にせずに制御電極として使用する場合も可能である。

上述したとおり、本実施例は図１に示す構成で従来構造と同様の動作を実現することができ、しかも従来構造と比べた場合、以下のような特徴を有する。
遮断時においては、第二のソース領域４とドレイン領域２とのヘテロ接合部は、第二のソース領域４を第二導電型としているため、従来に比べて漏れ電流を低減することができる。

また、第二のソース領域４の不純物濃度を第一のソース領域３の不純物濃度よりも高くした場合、第二のソース領域４と第一のソース領域３とで構成されるＰＮダイオードのビルトイン電界による空乏層が第一のソース領域側３により伸びることから、第一のソース領域３とドレイン領域２とのヘテロ接合部における漏れ電流をさらに低減することができる。

また、第一のソース領域３の横方向への拡がりを抑えることができるので、ゲート電極６からの電界が及ぶ必要最小限のチャネル厚みを制御することで、第一のソース領域３とドレイン領域２との間の第一のヘテロ接合部における漏れ電流を容易に低減することができる。

さらに、第一のソース領域３の横方向への拡がりをセルフアラインで形成することができるため、複数の単位セルを集積させた場合においても、第一のソース領域３を均質に形成できるため、遮断時においては漏れ電流の偏りが起きにくく、導通時においてはオン抵抗の偏りが起きにくいため信頼性がより向上する。

（実施例２）
図３は本発明による半導体装置の実施例２の断面図であり、実施例１の図１に対応した図である。本実施例においては、図１と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。

図３に示すように本実施例においては、ゲート電極６（絶縁膜５を介して）および第一のソース領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ^＋型の導電領域９が形成されている。また、ゲート電極６とソース領域３が対向する部分から所定の距離はなれたところに、第一のソース領域３もしくは第二のソース領域４に接するように、ドレイン領域２の表面部分に第一の電界緩和領域１０が形成されている。さらに、ゲート電極６が形成されている溝の底部に絶縁膜５を介して接するように第二の電界緩和領域１１が形成されている。

このような構成にすることにより、導通状態においては、第一のソース領域３と導電領域９とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまりオン抵抗がさらに小さくなり導通性能が向上する。

また、遮断状態においては、第一の電界緩和領域１０および第二の電界緩和領域１１とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一の実施例において、第一のソース領域３および第二のソース領域４とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が第一の電界緩和領域１０によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。また、第二の電界緩和領域１１により、ゲート絶縁膜５に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜５の絶縁破壊を起こりにくくすることができ、ゲート絶縁膜５の信頼性を向上することができる。

また、第二の電界緩和領域１１直下の前記半導体基体（ドレイン領域２）の厚みが第一の電界緩和領域１０直下の半導体基体の厚みと同等になっているので、製造工程を簡略化することができる。

なお、本実施例においては、導電領域９および第一の電界緩和領域１０および第二の電界緩和領域１１がすべて形成された場合で例示しているが、いずれか一つが形成されていても良い。

（実施例３）
図４は本発明による半導体装置の実施例３の断面図であり、実施例１の図１に対応した図である。本実施例においては、図１と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図４に示すように本実施例においては、ゲート電極６（絶縁膜５を介して）および第一のソース領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ^＋型の導電領域９が形成されている。実施例２とは異なり、導電領域９はゲート電極６の形成された溝の底部にも絶縁膜５を介して形成されている。

以下、図９を用いて製造方法の一例を示す。
まず、図９（Ａ）に示した製造工程までは、実施例１の図７（Ｃ）までと同様である。
次に、図９（Ｂ）に示すように、マスク材１２を有した状態で、例えばＰＯＣｌ_３雰囲気中にてより高い温度でリンドーピングを行うと、多結晶シリコン層のイオンエッチングされた表面に加えて、炭化珪素表面からもリンが導入される。しかし、実施例１と同様に、マスク材１２で覆われた部分からはリンは導入されないため、イオンエッチングされた面に接する領域のみにＮ型の多結晶シリコン層およびＮ^＋型の導電領域９が同時に形成される。

なお、本実施例においては、不純物の導入を気相拡散による不純物導入の場合で説明したが、例えばイオン注入などの不純物導入方法を用いても良い。

次に図９（Ｃ）に示すように、第一の実施例と同様にゲート絶縁膜５、ゲート電極６、ソース電極７、ドレイン電極８を形成し、図４に示した本発明の実施例３による炭化珪素半導体装置が完成する。

以上のように本実施例の半導体装置は従来からある製造技術で容易に実現することが可能である。
このような構成にすることにより、導通状態においては、実施例２で示した導電領域９の効果と同様に、第一のソース領域３と導電領域９とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。

さらに、本実施例で示した形成方法では、導電領域９の第一のソース領域３と接する部分の幅を必要最低限の幅で精度よく、かつセルフアラインで、かつ同時に形成することができる。このことから、導通時および遮断時における各セル間での電流の偏りをおさえることができ、さらには遮断時における第一のソース領域３と導電領域９とのヘテロ接合における漏れ電流を極力減らすことができるため、遮断性を大きく損なうことなくオン抵抗を低減することができる。

（実施例４）
図５は本発明による半導体装置の実施例４の断面図であり、実施例２の図３に対応した図である。本実施例においては、図３と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図５に示すように本実施例においては、実施例２と同様に、導電領域９および第一の電界緩和領域１０および第二の電界緩和領域１１を有した構成となっているが、導電領域９および第二の電界緩和領域１１をセルフアラインで形成できるという特徴を持っている。

以下、図１０、図１１を用いて製造方法の一例を示す。なお、図１０および図１１は一連の工程を示すので、各工程に（Ａ）〜（Ｅ）の通し番号を付している。
まず、図１０（Ａ）に示した製造工程までは、実施例１の図７（Ａ）において、例えば多結晶シリコン層を形成する前に第一の電界緩和領域１０を形成しておき、その後、実施例１の図７（Ａ）と同様の工程をとる。
次に、図１０（Ｂ）に示すように、実施例１の図７（Ｂ）、（Ｃ）と同様にマスク材１２を形成し、イオンエッチングによりトレンチを形成する。

次に、図１０（Ｃ）に示すように、マスク材１２を有した状態で、例えばアルミイオンもしくはボロンイオンをイオン注入して第二の電界緩和領域１１を形成する。
さらに、図１１（Ｄ）に示すように、マスク材１２を有した状態で、例えばＰＯＣｌ_３雰囲気中にてより高い温度でリンドーピングを行うと、多結晶シリコン層のイオンエッチングされた表面からはリンが導入されるものの、マスク材１２で覆われた部分からはリンは導入されないため、イオンエッチングされた面に接する領域のみにＮ型の多結晶シリコン層が形成される。つまり、Ｎ型の第一のソース領域３とＰ型の第二のソース領域４およびＮ^＋型の導電領域９が同時に形成される。
なお、本実施例においては、第二の電界緩和領域１１を形成してから第二のソース領域４および導電領域９を形成する場合で説明しているが、どちらを先に形成してもかまわない。

最後に図１１（Ｅ）に示すように、実施例１と同様にゲート絶縁膜５、ゲート電極６、ソース電極７、ドレイン電極８を形成し、図５に示した本発明の実施例４による炭化珪素半導体装置が完成する。
なお、図１１（Ｄ）の工程で、導電領域９を第二の電界緩和領域１１より不純物濃度が低くなるように形成すれば、図５に示した構造になるが、導電領域９を第二の電界緩和領域１１より不純物濃度が高くなるように形成すれば、図６に示した構造になる。

以上のように本実施例の半導体装置は従来からある製造技術で容易に実現することが可能である。

このような構成にすることにより、導通状態においては、実施例２で示した導電領域９の効果と同様に、第一のソース領域３と導電領域９とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができるとともに、第二の電界緩和領域１１により、ゲート絶縁膜５に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜５の絶縁破壊を起こりにくくすることができる。

さらに、本実施例で示した形成方法では、導電領域９と第一のソース領域３との接する部分の幅を必要最低限の幅で精度よく、かつセルフアラインで、かつ同時に形成することができることに加えて、第二の電界緩和領域１１もセルフアラインで形成することができる。このことから、導通時および遮断時における各セル間での電流の偏りをおさえることができ、遮断時における第一のソース領域３と導電領域９とのヘテロ接合における漏れ電流を極力減らすことに加え、ゲート絶縁膜５におけるドレイン電界の緩和も両立して行えるため、遮断性や信頼性を損なうことなくオン抵抗を低減することができる。

以上、実施例１乃至実施例４においては、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。
また、全ての実施例において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。

また、全ての実施例において、ドレイン電極８とソース電極７とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流すいわゆる縦型構造のトランジスタで説明してきたが、例えばドレイン電極８とソース電極７とを同一主面上に配置し、ドレイン電流を横方向に流すいわゆる横型構造のトランジスタであってもかまわない。

また、第一のソース領域３、第二のソース領域４に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればゲルマニウムやシリコンゲルマニウムなどどの材料でもかまわない。

また、一例として、ドレイン領域２としてＮ型の炭化珪素を、第一のソース領域３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。

本発明の実施例１の断面図。本発明の実施例１の他の例を示す断面図。本発明の実施例２の断面図。本発明の実施例３の断面図。本発明の実施例４の断面図。本発明の実施例４の他の例を示す断面図。本発明の実施例１の製造工程の一部を示す断面構造図。本発明の実施例１の製造工程の他の一部を示す断面構造図。本発明の実施例３の製造工程を示す断面構造図。本発明の実施例４の製造工程の一部を示す断面構造図。本発明の実施例４の製造工程の他の一部を示す断面構造図。

符号の説明

１…基板領域２…ドレイン領域
３…第一のソース領域４…第二のソース領域
５…ゲート絶縁膜６…ゲート電極
７…ソース電極８…ドレイン電極
９…導電領域１０…第一の電界緩和領域
１１…第二の電界緩和領域１２…マスク材

Claims

第一導電型の半導体基体と、前記半導体基体の一主面に接して前記半導体基体とはバンドギャップが異なった第一導電型の第一のヘテロ半導体領域および第二導電型の第二のヘテロ半導体領域と、前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、前記第一のヘテロ半導体領域および前記第二のヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有することを特徴とする半導体装置。
前記第二のヘテロ半導体領域の不純物濃度を前記第一のヘテロ半導体領域の不純物濃度より大きくしたことを特徴とする請求項１に記載の半導体装置。
前記半導体基体の一主面に所定の間隔で溝を有し、前記溝の側壁表層部の近傍において、前記ゲート絶縁膜を介して前記ゲート電極と対向するように、前記半導体基体と、前記第一のヘテロ半導体領域とが接していることを特徴とする請求項１または請求項２に記載の半導体装置。
前記ゲート絶縁膜を介して前記ゲート電極と対向し、かつ前記第一のヘテロ半導体領域と接する前記半導体基体の所定領域に、第一導電型で、かつ前記半導体基体よりも不純物濃度が高い導電領域が形成されていることを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置。
前記ゲート絶縁膜を介して前記ゲート電極と対向した領域から所定距離はなれた前記半導体基体の所定領域に、前記第一のヘテロ半導体領域、前記第二のヘテロ半導体領域のいずれかに接するように第一の電界緩和領域が形成されていることを特徴とする請求項１乃至請求項４の何れかに記載の半導体装置。
前記半導体基体における前記ゲート絶縁膜を介して前記ゲート電極と対向する個所に第二導電型の第二の電界緩和領域が形成されていることを特徴とする請求項１乃至請求項５の何れかに記載の半導体装置。
前記第二の電界緩和領域直下の前記半導体基体の厚みが前記第一の電界緩和領域直下の前記半導体基体の厚みと同等であることを特徴とする請求項１乃至請求項６の何れかに記載の半導体装置。
前記半導体基体がワイドギャップ半導体からなることを特徴とする請求項１乃至請求項７の何れかに記載の半導体装置。
前記半導体基体が炭化珪素からなることを特徴とする請求項１乃至請求項８の何れかに記載の半導体装置。
前記第一のヘテロ半導体領域が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンからなることを特徴とする請求項１乃至請求項９の何れかに記載の半導体装置。
前記第二のヘテロ半導体領域が前記第一のヘテロ半導体と同じ半導体材料からなることを特徴とする請求項１乃至請求項１０の何れかに記載の半導体装置。
前記半導体基体の一主面側にヘテロ半導体層を積層する工程（１）と、
前記ヘテロ半導体層をマスクパターンを用いて選択的にエッチングする工程（２）と、前記ヘテロ半導体層のエッチング部から所定の不純物をヘテロ半導体層に導入し、前記第一のヘテロ半導体領域を形成する工程（３）と、
前記第一のヘテロ半導体領域および前記半導体基体に接するように前記ゲート酸化膜を形成する工程（５）と、
を少なくとも含むことを特徴とする請求項１乃至請求項１１の何れかに記載の半導体装置の製造方法。
前記半導体基体の一主面側にヘテロ半導体層を積層する工程（１）と、
前記ヘテロ半導体層をマスクパターンを用いて選択的にエッチングする工程（２）と、前記ヘテロ半導体層のエッチングされた部分に対面した前記半導体基体に所定の不純物を導入し、前記導電領域と前記第二の電界緩和領域とをそれぞれ形成する工程（４）と、
前記第一のヘテロ半導体領域および前記半導体基体に接するように前記ゲート酸化膜を形成する工程（５）と、
を少なくとも含むことを特徴とする請求項５または請求項７乃至請求項１１の何れかに記載の半導体装置の製造方法。
前記工程（２）で用いた前記マスクパターンを有した状態で、少なくとも前記工程（３）を行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
前記工程（２）で用いた前記マスクパターンを有した状態で、少なくとも前記工程（４）を行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
少なくとも前記工程（４）において、不純物の導入をイオン注入法によって行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
少なくとも前記工程（３）において、不純物の導入を気相拡散法によって行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
前記半導体基体の一主面側にヘテロ半導体層を積層する工程（１）と、
前記ヘテロ半導体層をマスクパターンを用いて選択的にエッチングする工程（２）と、前記ヘテロ半導体層のエッチング部から所定の不純物をヘテロ半導体層に導入し、前記第一のヘテロ半導体領域を形成する工程（３）と、
前記ヘテロ半導体層のエッチングされた部分に対面した前記半導体基体に所定の不純物を導入し、前記導電領域と前記第二の電界緩和領域とをそれぞれ形成する工程（４）と、
前記第一のヘテロ半導体領域および前記半導体基体に接するように前記ゲート酸化膜を形成する工程（５）と、
を少なくとも含み、かつ、前記工程（３）の第一のヘテロ半導体領域を形成する工程と、前記工程（４）の前記導電領域を形成する工程のそれぞれ不純物の導入を、同じ工程で行うことを特徴とする請求項５または請求項７乃至請求項１１の何れかに記載の半導体装置の製造方法。
少なくとも前記工程（２）の前に、前記ヘテロ半導体層の所定領域に不純物を導入し、前記第二のヘテロ半導体領域を形成する工程を少なくとも含むことを特徴とする請求項１２または請求項１３に記載の半導体装置の製造方法。