CN102859689A - 半导体装置 - Google Patents

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Abstract

本发明的目的为缩短邻接的两个绝缘栅极部的间隔，使半导体装置微细化。漂移区域配置于半导体基体之上，第一阱区域配置于漂移区域的上部，源极区域配置于第一阱区域的上部。各绝缘栅极部在位于漂移区域和源极区域之间的第一阱区域形成沟道（反转层）。第一主电极以构成单极二极管的方式与在一主表面露出的漂移区域接合，且与第一阱区域及源极区域连接。从漂移区域的一主表面的法线方向观察，多个绝缘栅极部具有相互平行的线状图案。邻接的绝缘栅极部之间沿绝缘栅极部延伸的方向排列有第一主电极与漂移区域的接合的接合部位及第一阱区域。沟道至少形成于漂移区域的一主表面的法线方向。

Description

半导体装置
技术领域
本发明涉及具备绝缘栅极型晶体管及单极二极管的半导体装置。
背景技术
作为具备绝缘栅极型晶体管及单极二极管的半导体装置的一例，有（日本）特表2006－524432号公报记载的碳化硅MOSFET。在此，公开有在形成由碳化硅（SiC）构成的DMOSFET（Double Diffused MOSFET）的芯片内配置肖特基势垒二极管（SBD）的半导体装置。SBD具有结型势垒肖特基（JBS）构造，具有比内装于DMOSFET的PN体二极管低的接通电压。
但是，如（日本）特表2006－524432号公报的第2A图所示，在邻接的两个栅极触点之间沿图示的截面排列肖特基触点与n－漂移层接合的多个接合部位、多个p＋碳化硅区域、及两个p－阱区域。
因此，为了在邻接的栅极触点之间形成具有JBS构造的肖特基势垒二极管，而在邻接的栅极触点之间需要规定的面积或宽度，因此，难以缩短栅电极的间隔而使半导体装置微细化。
发明内容
本发明是为了解决目前的课题而发明的，其目的在于，缩短邻接的绝缘栅极部的间隔，使半导体装置微细化。
用于实现上述目的的本发明的特征涉及半导体装置。该半导体装置具备半导体基体、第一导电型的漂移区域、第二导电型的第一阱区域、第一导电型的源极区域、多个绝缘栅极部、第一主电极。
漂移区域配置于半导体基体之上。第一阱区域配置于漂移区域的内部，且其一部分露出于漂移区域的一主表面。源极区域配置于第一阱区域的内部，源极区域的一部分露出于漂移区域的一主表面。各绝缘栅极部在位于漂移区域和源极区域之间的第一阱区域形成与第一导电型反转的沟道。第一主电极以构成单极二极管的方式与露出于漂移区域的一主表面的漂移区域接合，且与第一阱区域及源极区域连接。
从漂移区域的一主表面的法线方向观察，多个绝缘栅极部具有相互平行的线状图案。而且，在邻接的绝缘栅极部之间沿绝缘栅极部延伸的方向排列有第一主电极与漂移区域接合的接合部位及第一阱区域。沟道至少形成于漂移区域的一主表面的法线方向。
因此，根据本发明，可以缩短邻接的绝缘栅极部的间隔，使半导体装置微细化。
附图说明
图1是表示本发明第一实施方式的半导体装置的构成的平面图；
图2A是图1的A－A′截面的剖面图；
图2B是图1的B－B′截面的剖面图；
图2C是图1的C－C′截面的剖面图；
图2D是图1的D－D′截面的剖面图；
图3是表示本发明的第一实施方式的半导体装置的制造方法的第一工序的平面图；
图4是图3的A－A′截面的剖面图；
图5是表示本发明的第一实施方式的半导体装置的制造方法的第二工序的平面图；
图6是图5的A－A′截面的剖面图；
图7是表示本发明的第一实施方式的半导体装置的制造方法的第三工序的平面图；
图8是图7的A－A′截面的剖面图；
图9是表示本发明的第一实施方式的半导体装置的制造方法的第五工序的平面图；
图10A是图9的A－A′截面的剖面图；
图10B是图9的B－B′截面的剖面图；
图11是表示本发明的第一实施方式的半导体装置的制造方法的第六工序的平面图；
图12A是图11的A-A′截面的剖面图；
图12B是图11的B-B′截面的剖面图；
图13是表示本发明的第一实施方式的半导体装置的制造方法的第七工序的平面图；
图14A是图13的A－A′截面的剖面图；
图14B是图13的B－B′截面的剖面图；
图15是表示本发明的第一实施方式的半导体装置的制造方法的第八工序的平面图；
图16A是图15的A－A′截面的剖面图；
图16B是图15的B－B′截面的剖面图；
图17是表示本发明的第一实施方式的半导体装置的制造方法的第九工序的平面图；
图18A是图17的A－A′截面的剖面图；
图18B是图17的B－B′截面的剖面图；
图19是表示本发明的第一实施方式的半导体装置的制造方法的第十工序的平面图；
图20A是图19的A－A′截面的剖面图；
图20B是图19的B－B′截面的剖面图；
图21A是本发明的第二实施方式的半导体装置的A－A′截面的剖面图；
图21B是图21A所示的半导体装置的C－C′截面的剖面图；
图21C是图21A所示的半导体装置的D－D′截面的剖面图；
图22A是表示本发明的第三实施方式的半导体装置的构成的平面图；
图22B是表示本发明的第三实施方式的第一变形例的半导体装置的构成的平面图；
图23A是图22A所示的半导体装置的A－A′截面的剖面图；
图23B是图22A所示的半导体装置的C－C′截面的剖面图；
图24是表示本发明的第四实施方式的半导体装置的构成的平面图；
图25是图24所示的半导体装置的C－C′截面的剖面图；
图26是表示本发明的第五实施方式的半导体装置的构成的平面图；
图27是图26所示的半导体装置的B－B′截面的剖面图；
图28是表示本发明的第六实施方式的半导体装置的构成的平面图；
图29A是图28所示的半导体装置的A-A′截面的剖面图；
图29B是图28所示的半导体装置的C-C′截面的剖面图；
图29C是图28所示的半导体装置的D－D′截面的剖面图；
图30A是本发明的第七实施方式的半导体装置的A－A′截面的剖面图；
图30B是图30A所示的半导体装置的C－C′截面的剖面图；
图31是本发明的第八实施方式的半导体装置的C－C′截面的剖面图；
图32是表示本发明的第九实施方式的半导体装置的构成的平面图；
图33A是图32所示的半导体装置的B－B′截面的剖面图；
图33B是图32所示的半导体装置的C－C′截面的剖面图；
图33C是图32所示的半导体装置的D－D′截面的剖面图；
图34是表示本发明的第九实施方式的半导体装置的制造方法的第九十一工序的平面图；
图35是图34所示的半导体装置的B－B′截面的剖面图；
图36是表示本发明的第九实施方式的半导体装置的制造方法的第九十二工序的平面图；
图37是图36所示的半导体装置的B－B′截面的剖面图。
符号说明
1：半导体基体
2：漂移区域
3：第一阱区域
4：阱接触区域
5：源极区域
6：栅极绝缘膜（绝缘栅极部）
7：栅电极（绝缘栅极部）
8：层间绝缘膜（绝缘栅极部）
9：欧姆电极（第一主电极）
10：漏电极（第二主电极）
11：肖特基电极（第一主电极）
12：源电极（第一主电极）
13：肖特基接合区域
14：第二阱区域
15：异质结电极（第一主电极）
P-Q：X轴方向的单位单元
R－S：Y轴方向的单位单元
具体实施方式
下面，参照附图说明本发明的实施方式。在附图的记载中对相同的部分附加相同的符号。但是，应该注意附图是示意图，各区域及电极等的厚度和宽度的关系、各区域及电极等的厚度的比率等与现实不同。另外，当然也包含在附图的相互间相互的尺寸的关系及比率不同的部分。
另外，“第一导电型”及“第二导电型”为相对的导电型，第一导电型只要为n型，第二导电型就为p型，相反，只要第一导电型为p型，第二导电型就为n型。在本发明的实施方式中举例说明第一导电型为n型，第二导电型为p型的情况。另外，在添加于半导体的p型杂质的浓度相对高的情况下，表记为p＋型，在相对低的情况下表记为p－型。对n型也同样，表记为n＋型及n－型。
（第一实施方式）
参照图1、图2A、图2B、图2C及图2D，说明本发明的第一实施方式的半导体装置的构成。
如图2A所示，本发明第一实施方式的半导体装置具有由第一导电型（n＋型）的碳化硅（SiC）构成的半导体基体1、配置于半导体基体1之上的第一导电型（n－型）的漂移区域2、配置于漂移区域2的内部且其一部分在漂移区域2的一主表面FS露出的第二导电型（p－型）的第一阱区域3、配置于第一阱区域3的内部且其一部分在一主表面FS露出的n＋型的源极区域5、在位于漂移区域2和源极区域5之间的第一阱区域3形成与n型反转的沟道的多个绝缘栅极部（6、7、8）、与在一主表面FS露出的漂移区域2肖特基接合且与第一阱区域3及源极区域5连接的第一主电极（9、11、12）、配置于第一阱区域3的内部且与源极区域5不同的部位且其一部分在一主表面FS露出与第一主电极（9、11、12）连接的p＋型的阱接触区域4、与半导体基体1的一主表面SS欧姆接合的第二主电极10。第一主电极（9、11、12）和漂移区域2构成作为单极二极管的一例的肖特基势垒二极管（SBD）。
绝缘栅极部（6、7、8）具备：栅极绝缘膜6，其配置于在漂移区域2的一主表面FS形成的沟的内壁；层间绝缘膜8，其配置于沟TS的上部；栅电极7，其配置于由栅极绝缘膜6及层间绝缘膜8包围的沟的内部。沟以与漂移区域2、第一阱区域3及源极区域5相接的方式形成，栅电极7经由栅极绝缘膜6，与漂移区域2、第一阱区域3及源极区域5邻接。
第一主电极（9、11、12）由与阱接触区域4及源极区域5欧姆接合的欧姆电极9、与欧姆电极9连接的肖特基电极11、与肖特基电极11连接的源电极12构成。第一主电极（9、11、12）经由阱接触区域4与第一阱区域3连接。
参照图1说明从一主表面FS的法线方向观察时的半导体装置的构成。图1表示从一主表面FS的法线方向观察时的第一阱区域3、绝缘栅极部（6、7、8）、第一主电极（9、11、12）与漂移区域2肖特基接合的肖特基接合部位13、阱接触区域4、源极区域5的配置。第一主电极（9、11、12）未图示。
图1表示绝缘栅极部中的层间绝缘膜8。两个绝缘栅极部具有相互平行的线状图案，仅隔开一定的间隔配置。在各层间绝缘膜8的下部配置有图2A的栅电极5。第一主电极（9、11、12）因省略图示，所以漂移区域2外露于肖特基接合部位13。
图1的P－Q间为X轴方向的单位单元，R－S间为Y轴方向的单位单元。在图1所示的范围外的部分，分别重复X轴方向及Y轴方向的单位单元。
因此，从一主表面FS的法线方向观察，多个绝缘栅极部（层间绝缘膜8）具有相互平行的线状图案。而且，在邻接的绝缘栅极部之间沿绝缘栅极部延伸的方向交替排列有肖特基接合部位13及第一阱区域3。考虑X轴方向的单位单元的重复时，第一阱区域3及肖特基接合部位13具有相互平行的线状的图案，且绝缘栅极部（层间绝缘膜8）以与延伸的方向正交的方式配置。
阱接触区域4配置于第一阱区域3的内侧，源极区域5配置于第一阱区域3的内侧且第一阱区域3和绝缘栅极部相接的区域。具体而言，在一个第一阱区域3的内部，以沿与绝缘栅极部延伸的方向垂直的方向（X方向），两个源极区域5夹持一个阱接触区域4的方式排列。
如图2A所示，在半导体基体1上配置有漂移区域2。在漂移区域2上配置有第一阱区域3。在第一阱区域3的上部配置有阱接触区域4及源极区域5。栅电极7及栅极绝缘膜6配置于沟的内部。沟与源极区域5、成为沟道的第一阱区域3相接，比第一阱区域3更深地形成，其底部达到漂移区域2。
阱接触区域4及源极区域5与欧姆电极9以低电阻电欧姆连接。欧姆电极9之上配置有肖特基电极11，另外，肖特基电极11之上配置有源电极12。第一主电极（9、11、12）、源极区域5、第一阱区域3及漂移区域2和栅电极7通过层间绝缘膜8或栅极绝缘膜6电绝缘。第二主电极10以低电阻与漂移区域2的相反侧的半导体基体1的一主表面SS电连接。
如图2B所示，漂移区域2之上直接配置有肖特基电极11。漂移区域2及肖特基电极11通过肖特基接合形成SBD。其它的构成与图2A相同，省略说明。
如图2C所示，在漂移区域2的上部的一部分配置有第一阱区域3。第一阱区域3的上部的一部分配置有阱接触区域4。阱接触区域4之上配置有欧姆电极9。第一阱区域3经由阱接触区域4、欧姆电极9及肖特基电极11以低电阻与源电极12电连接。另外，在由邻接的第一阱区域3所夹持的区域，漂移区域2和肖特基电极11相接形成SBD。
如图2D所示，在第一阱区域3的上部的一部分配置有源极区域5。在源极区域5上配置有欧姆电极9。源极区域5经由欧姆电极9及肖特基电极11，以低电阻与源电极12电连接。其它的构成和图2D相同，省略说明。
（动作）
下面，对于图1、图2A、图2B、图2C及图2D所示的半导体装置的基本的动作进行说明。在此，分别说明作为MOS型场效应晶体管（MOSFET）的动作、作为肖特基势垒二极管（SBD）的动作。
说明作为MOS型场效应晶体管（MOSFET）的基本的动作。以源电极12的电位作为基准，对第二主电极10施加规定的正电位。在该状态下，通过控制栅电极7的电位，半导体装置作为MOS型场效应晶体管（MOSFET）发挥功能。
即，在栅电极7和源电极12之间施加规定的阈值电压以上的电压时，经由栅极绝缘膜6与栅电极7邻近的第一阱区域3形成有导电型从p型向n型反转的反转层。如图2A所示，该反转层形成于位于漂移区域2和源极区域5之间的第一阱区域3，因此，n型漂移区域2和n型源极区域5之间在n型的反转层（沟道）连接。由此，n沟道型MOSFET为导通状态，从第二主电极10向源电极12的正电流流通。
另一方面，将施加于栅电极7和源电极12之间的电压控制在小于规定的阈值电压时，在经由栅极绝缘膜6与栅电极7邻近的第一阱区域3未形成n型的反转层，位于漂移区域2和源极区域5之间的第一阱区域3的导电型还是p型保持不变。由此，n沟道型MOSFET为截止状态，第二主电极10和源电极12之间断开，电流不流通。
表示形成于漂移区域2和源极区域5之间的反转层（沟道）的长度的沟道长度由图2A及图2D的箭头L1规定。如图2D所示，不仅Z轴方向，Y轴方向也形成有反转层（沟道），电流通过，因此，导通状态的第二主电极10和源电极12之间的电阻小，即，可以提供低导通电阻的MOSFET。
另外，该半导体装置作为MOSFET动作后，第二主电极10作为漏电极发挥功能。
说明作为肖特基势垒二极管（SBD）的基本的动作。n沟道型MOSFET为截止状态时，具有以源电极12的电位为基准，在第二主电极10施加数百～数千伏的正高电压的情况。该情况下，p－型第一阱区域3和n－型漂移区域2间的PN结二极管为反偏压，漏电流流通，随着电压增加，漏电流也慢慢增加。另一方面，SBD一般的相对于电压的增加，漏电流以指数函数增加，因此，与PN接相比，漏电流易产生。然而，形成于图2C及图2D所示的肖特基电极11和漂移区域2之间的SBD具备JBS构造。即，耗尽层从与肖特基电极11连接的p－型第一阱区域3向Y方向延伸，因此，肖特基接合界面的电场缓和。因此，与一般的SBD相比，可以降低MOSFET的截止状态的漏电流。在降低漏电流的情况下，相应地可以将SBD的肖特基势叠高度设定得低，可以内装更低的导通电阻的SBD。
另外，在半导体装置作为SBD动作之后，第二主电极10作为阴极电极发挥功能。
下面，对在电动机等电感作为负荷的逆变器等回路所需要的回流时的动作进行说明。回流时，以源电极12的电位为基准，在第二主电极10上施加规定的负电位。半导体装置具备内装于MOSFET的体二极管（PN结二极管）、和SBD。另外，例如，通过选择肖特基电极11，SBD的导通电压设定得比PN结二极管的导通电压即约2.5V低。因此，MOSFET为截止状态时，回流电流主要在导通电压低的SBD流通。因此，通过具备导通电压比体二极管还低的SBD，使回流时的半导体装置的导通电压降低，可以进一步降低恒定损耗。另外，SBD为单极二极管的一例，因此，具有反转恢复电荷比PN结二极管等体二极管少这样的特长。因此，可以进一步降低从电流在SBD通过的状态切换为电流断开的状态的开关损耗。
如上述说明，图1、图2A、图2B、图2C及图2D所示的半导体装置具备作为绝缘栅极型晶体管的一例的MOS型场效应晶体管（MOSFET）、作为单极二极管的一例的肖特基势垒二极管（SBD）。SBD具有结型势垒肖特基（JBS）构造，具有比内装于MOSFET的PN结体二极管低的接通电压。
（制造方法）
下面，参照图3～图20B说明本发明的第一实施方式的半导体装置的制造方法。
（A）如图3及图4所示，首先，准备由n＋型的碳化硅构成的半导体基体1。而且，使用外延成长法在半导体基体1之上形成由n－型碳化硅构成的漂移区域2（第一工序）。碳化硅上存在有几个多晶型（结晶多形），在此，使用有代表性的4H。
例如，半导体基体1具有数十～数百μm左右的厚度。添加于n－型漂移区域2的n型杂质的浓度为1014～1018cm-3，漂移区域2的厚度为数μm～数十μm。
另外，图3的B－B′截面的剖面构成与图4相同，因此省略图示。
（B）接着，如图5及图6所示，形成配置于漂移区域2的内部，且其一部分在漂移区域2的一主表面露出的p－型第一阱区域3（第二工序）。
详细而言，首先，在漂移层2之上堆积成为掩膜材料的绝缘膜。绝缘膜可以使用氧化硅膜，堆积方法可以使用热CVD法及等离子体CVD法。接着，在绝缘膜之上形成与第一阱区域3的线状图案对应的抗蚀图案。抗蚀的构图方法可以使用一般的光刻法。
接着，以抗蚀图案为掩膜，对绝缘膜进行蚀刻，形成绝缘膜图案。蚀刻方法可以使用利用氟酸的湿式蚀刻及反应性离子蚀刻（RIE）等干法蚀刻。接着，用氧等离子体及硫酸等去除抗蚀图案。接着，以绝缘膜图案为掩膜，向漂移区域2一主表面离子注入p型杂质离子，形成p－型第一阱区域3。
p型杂质可以使用铝（Al）及硼（B）。另外，在将半导体基体1的温度加热至600℃左右的状态下，离子注入杂质离子。由此，能够抑制在注入离子的区域产生结晶缺陷。离子注入后，利用例如使用了氟酸的湿式蚀刻去除绝缘膜。p-型第一阱区域3的深度需要比n-型漂移区域2浅，可以作为零点几μm～数μm。
如图5、图6所示，在第二工序中，将第一阱区域3形成为与X轴方向平行的线状图案。此时，通过将邻接的第一阱区域3的间隔形成规定的值，可以得到缓和所谓JBS构造的接合界面的电场效果。第一阱区域3的间隔可以作为零点几μm～数十μm。
另外，图5的B－B′截面的剖面构成与图4相同，因此省略图示。
（C）接着，如图7及图8所示，形成配置于第一阱区域3的内部，且其一部分在一主表面FS露出的p＋型阱接触区域4及n＋型源极区域5（第三工序）。具体而言，与上述第一工序同样，通过反复两次进行作为掩膜材料的绝缘膜的形成、绝缘膜的构图、杂质离子注入、掩膜去除，在第一阱区域3内形成p＋型阱接触区域4及n＋型源极区域5。阱接触区域4和源极区域5的形成顺序不限。
作为用于形成p＋型阱接触区域4而注入的杂质离子，可以使用铝及硼。作为用于形成n＋型源极区域5而注入的杂质离子，可以使用氮（N）及磷（P）。阱接触区域4及源极区域5的深度需要比第一阱区域3浅，例如，可以形成为零点几μm～数μm的深度。
另外，图7的B－B′截面的剖面构成与图4相同，因此省略图示。
（D）接着，通过对半导体基体1整体进行热处理，在上述的第二工序及第三工序中同时使离子注入的杂质活性化（第四工序）。热处理的温度可以使用1700℃左右的温度，进行热处理的环境气体可以适当地使用氩气（Ar）及氮气（N）。
（E）接着，如图9、图10A及图10B所示，对漂移区域2、第一阱区域3及源极区域5的一部分进行蚀刻，形成与Y轴方向平行的多条线状的沟TS（第五工序）。具体而言，与上述的第一工序同样，进行作为掩膜材料的绝缘膜的形成、绝缘膜的构图，形成绝缘膜图案。将绝缘膜图案作为掩膜，使用RIE等干法蚀刻，形成在其底面达到漂移区域2，在其侧面露出于漂移区域2、第一阱区域3及源极区域5的沟TS。通过使沟TS的深度形成比第一阱区域3深，经由形成于绝缘栅极部的侧面的反转层，可以使源极区域5和漂移区域2电导通。
（F）接着，如图11、图12A及图12B所示，在沟TS的内壁及一主表面FS之上堆积栅极绝缘膜6（第六工序）。栅极绝缘膜6优选使用氧化硅膜，作为堆积方法使用热氧化法、热CVD法、等离子体CVD法、溅射法等。栅极绝缘膜6的膜厚例如为10nm～100nm左右。另外，堆积栅极绝缘膜6后，为了抑制在漂移区域2和栅极绝缘膜6的界面产生界面准位，也可以在氮气、氩气、N2O气等环境气体中进行1000℃左右的退火。
（G）接着，如图13、图14A及图14B所示，在沟TS的内部埋入栅电极7（第七工序）。作为栅电极7可以优选使用添加了杂质的多结晶硅。具体而言，首先，使用一般的低压CVD法，在沟TS的内部及一主表面FS之上堆积多结晶硅膜。接着，从一主表面FS侧对多结晶硅膜进行回蚀。该回蚀处理去除堆积于一主表面FS之上的多结晶硅膜，在堆积于一主表面FS之上的栅极绝缘膜6露出的时刻停止。或在多结晶硅膜之上形成抗蚀图案，例如，使用干法蚀刻将多结晶硅膜形成图案，也可以去除除埋入沟TS的内部的部分的其它的多结晶硅膜。由此，可以将埋入栅极绝缘膜6的内侧的多结晶硅膜作为栅电极7残留。
之后，去除在一主表面FS之上露出的栅极绝缘膜6。具体而言，在埋入沟TS的内部的栅电极7之上形成绝缘膜图案，将绝缘膜图案作为掩膜，使用湿式蚀刻法或RIE等干法蚀刻法，去除在一主表面FS之上露出的栅极绝缘膜6。
（H）接着，如图15、图16A及图16B所示，在栅电极7之上形成层间绝缘膜8（第八工序）。作为层间绝缘膜8优选使用氧化硅膜。作为形成方法也可以对栅电极7热氧化。或用热CVD法、等离子体CVD法、溅射法等堆积绝缘膜。而且，在堆积的绝缘膜之上形成抗蚀图案，以抗蚀图案为掩膜，在层间绝缘膜8也可以形成接触孔。接触孔为除栅电极7的其它区域露出的开口。
（I）接着，如图17、图18A及图18B所示，形成与阱接触区域4及源极区域5欧姆接合的欧姆电极9，形成与半导体基体1的一主表面SS欧姆接合的第二主电极10（第九工序）。欧姆电极9和第二主电极10的形成顺序不限。作为欧姆电极9优选使用硅化镍，也可以使用硅化钴、硅化钛等金属。
具体而言，首先，在比第一阱区域3靠内侧的区域堆积镍膜，进行构图。作为堆积方法可以使用蒸镀法、溅射法、CVD法等。作为构图方法可以优选使用剥离法，也可以使用干法蚀刻法、湿式蚀刻法。接着，同样，在半导体基体1的背面（一主表面SS）堆积镍膜。接着，通过实施1000℃左右的退火，碳化硅和镍合金化，形成硅化镍，形成有欧姆电极9及第二主电极10。欧姆电极9与阱接触区域4及源极区域5以低电阻电连接，第二主电极10与半导体基体1以低电阻电连接。
（J）接着，如图19、图20A及图20B所示，堆积肖特基电极11，对肖特基电极11进行构图，去除半导体装置的外周部等区域的肖特基电极11（第十工序）。作为构图方法可以使用将抗蚀图案作为掩膜的干法蚀刻及湿式蚀刻、剥离法等。作为抗蚀的构图方法可以使用光刻。
（K）接着，在肖特基电极11之上堆积源电极12，使用与肖特基电极同样的方法进行构图（第十一工序）。在此，分别对肖特基电极11和源电极12进行构图，继续堆积肖特基电极11和源电极12，也可以同时对肖特基电极11和源电极12进行构图。经过以上的工序，完成图1及图2A～图2D所示的半导体装置。
如上述说明，根据本发明的第一实施方式得到下面的作用效果。
在邻接的绝缘栅极部（6～8）之间沿绝缘栅极部（6～8）延伸的方向排列有第一主电极（9、11、12）与漂移区域2肖特基接合的肖特基接合部位13及第一阱区域3。由此，可以缩短邻接的两个绝缘栅极部（6～8）的间隔，可以使半导体装置微细化。
因此，目前，在平均规定的面积只设定两个绝缘栅极部（6～8），根据本发明的实施方式，能够设定三个以上绝缘栅极部（6～8）。因此，可以提高平均规定面积的电流密度，因此，可以降低半导体装置导通电阻。
沿绝缘栅极部（6～8）延伸的方向邻接的第一阱区域3的距离根据下面的条件而设定。该条件在MOSFET截止状态，在漂移区域2和第一主电极（9、11、12）之间施加SBD的反方向的规定的电压的情况下，从邻接的第一阱区域3的外周分别向漂移区域2扩展的耗尽层相互重叠。由此，可以进一步缓和肖特基接合界面的电场。
如图2D所示，不论在Z轴方向，还是在Y轴方向都形成有反转层（沟道），电流流通，因此，导通状态的第二主电极10和源电极12之间的电阻小，即可以提供低导通电阻的MOSFET。
一般情况下，SBD相对于电压的增加，其漏电流以指数函数增加，所以漏电流与PN接相比易产生。然而，形成于图2C及图2D所示的肖特基电极11和漂移区域2之间的SBD具备JBS构造。即，从与肖特基电极11连接的p-型第一阱区域3向Y方向耗尽层延伸，因此，肖特基接合界面的电场缓和。因此，与一般的SBD相比，可以降低MOSFET截止状态的漏电流。在降低漏电流的情况下，相应地，SBD的肖特基势垒高设定得低，可以内装更低导通电阻的SBD。
通过具备导通电压比内装于MOSFET的体二极管低的SBD，使回流时的半导体装置的导通电压降低，可以进一步降低恒定损耗。另外，SBD为单极二极管的一例，因此，具有反转恢复电荷比PN结二极管等双极二极管少这样的特长。因此，可以进一步降低从电流在SBD流通的状态切换为电流断开状态的开关损耗。
在图9、图10A及图10B所示的第五工序中，用于形成JBS构造的第一阱区域3和沟TS具有相互直行的线状图案。由此，在第一阱区域3和沟TS之间不需要精密的对位。因此，不会因对位偏差而造成成品率的降低，可以提供高成品率的半导体装置。
（第二实施方式）
参照图21A～图21C，说明本发明的第二实施方式的半导体装置的构成。图21A～图21C分别表示本发明的第二实施方式的半导体装置的A－A′截面、C－C′截面及D－D′截面的剖面构成。平面图与图1相同，省略图示。另外，B－B′截面的半导体装置的剖面构成与图2B相同，因此省略图示。
如图21A及图21C所示，与一主表面FS的法线垂直的方向的源极区域和漂移区域的距离L3比与一主表面FS的法线平行的方向的源极区域5和漂移区域2的距离L2长。距离L3相当于MOSFET的Y轴方向的沟道长度，距离L2相当于MOSFET的Z轴方向的沟道长度。因此，Y轴方向的沟道长度比Z轴方向的沟道长度长。由此，可以将与漂移区域2的一主表面FS的法线平行的方向（Z轴方向）的沟道形成的阈值电压设定得比与漂移区域2的一主表面FS的法线垂直的方向（Y轴方向）的沟道形成的阈值电压高。因此，可以抑制在沟道流通的导通电流集中于及较窄的区域（L3部分），可以提供耐破坏性、可靠性、成品率高的半导体装置。
例如，在形成第一阱区域3的第二工序中，只要减弱p型杂质离子的加速电压即可。由此，p型杂质从一主表面FS注入较浅的区域，第一阱区域3的深度变浅，可以缩短与一主表面FS的法线平行的方向的源极区域5和漂移区域2的距离L2。
其它的构成、动作及制造方法与第一实施方式相同，省略说明。
（第三实施方式）
图22A表示从一主表面FS的法线方向观察时的第一阱区域3、绝缘栅极部（6、7、8）、肖特基接合部位13、阱接触区域4、源极区域5的配置。第一主电极（9、11、12）未图示。
图22A的P－Q间为X轴方向的单位单元，R－S间为Y轴方向的单位单元。在图22A的范围外的部分，分别重复X轴方向及Y轴方向的单位单元。
多个阱接触区域4具有与绝缘栅极部（6～8）交叉且相互平行的线状图案。另外，多个源极区域5具有与绝缘栅极部（6～8）交叉且相互平行的线状图案。由此，X轴方向的第一阱区域3、阱接触区域4及源极区域5的构造均匀，因此，可以进一步缩短邻接的两个绝缘栅极部（6～8）的间隔。
另外，也没有必要使绝缘栅极部（6～8）与第一阱区域3，以及阱接触区域4及源极区域5精密对位。因此，可以进一步抑制因对位偏差而造成的成品率降低。
另外，在与图23B所示的Y轴方向平行的沟道部分形成有p＋型阱接触区域4。因此，与Y轴方向平行的沟道部的阈值电压增高。因此，可以抑制流过沟道的导通电流集中于较窄的区域（L3部分），因此，可以提供耐破坏性、可靠性、成品率高的半导体装置。
另外，其它构成、动作及制造方法与第一实施方式同样，因此省略说明。
（第一变形例）
图22B表示缩短图22A的绝缘栅极部（6～8）的间隔的第一变形例。图22B的P－Q间为X轴方向的单位单元，R－S间为Y轴方向的单位单元。在图22A所示的范围外的部分分别重复X轴方向及Y轴方向的单位单元。
通过高密度配置绝缘栅极部（6～8），单位单元的X轴方向的宽度变窄，可以缩小单位单元的尺寸。因此，可以提供更低导通电阻的MOSFET。
（第四实施方式）
图24表示从一主表面FS的法线方向观察时的第一阱区域3、绝缘栅极部（6、7、8）、肖特基接合部位13、阱接触区域4、源极区域5的配置。第一主电极（9、11、12）未图示。
图25表示图24所示的半导体装置的C－C′截面的剖面构成。图24的A-A′截面及B-B′截面的半导体装置的剖面构成分别与图23A及图2B相同，因此，省略图示。
图24的P-Q间为X轴方向的单位单元，R-S间为Y轴方向的单位单元。在图24所示的范围外的部分分别重复X轴方向及Y轴方向的单位单元。
与第三实施方式的半导体装置相比，添加有比第一阱区域3高浓度的p型杂质的p＋型的阱接触区域4配置于漂移区域2与第一阱区域3的边界，这一点不同。详细而言，如图25所示，阱接触区域4配置于第一阱区域3与漂移区域2的界面中的与一主表面FS大致垂直的边界面。
通过这样的构成，如图25所示，能够形成用两个阱接触区域4夹持漂移区域2的JBS构造，因此，可以进一步扩大从两个阱接触区域4向漂移区域2延伸的耗尽层的宽度。其结果进一步显著地形成缓和肖特基接合界面的电场的效果，可以进一步降低MOSFET截止状态的在SBD流动的漏电流。在降低漏电流的情况下，相应地，可以将SBD的肖特基势垒高度设定得低，可以内装更低导通电阻的SBD。
另外，在与图25所示的Y轴方向平行的沟道部分形成有p＋型阱接触区域4。因此，与Y轴方向平行的沟道部的阈值电压增高。因此，可以抑制流过沟道的导通电流集中于较窄的区域，能够提供耐破坏性、可靠性、成品率高的半导体装置。
多个阱接触区域4具有与绝缘栅极部（6～8）交叉且相互平行的线状图案。另外，多个源极区域5具有与绝缘栅极部（6～8）交叉且相互平行的线状图案。由此，X轴方向的第一阱区域3、阱接触区域4及源极区域5的构造均匀，因此，可以缩短邻接的两个绝缘栅极部（6～8）的间隔。
另外，也没必要使绝缘栅极部（6～8）与第一阱区域3，以及阱接触区域4及源极区域5精密地对位。因此，可以进一步抑制因位置对位偏差而造成的成品率降低。
另外，其它构成、动作及制造方法与第三实施方式同样，因此省略说明。
（第五实施方式）
图26表示从一主表面FS的法线方向观察时的第一阱区域3、第二阱区域14、绝缘栅极部（6、7、8）、肖特基接合部位13、阱接触区域4、源极区域5的配置。第一主电极（9、11、12）未图示。
图27表示图26所示的半导体装置的B－B′截面的剖面构成。图26的A-A′截面、C-C′截面及D-D′截面的半导体装置的剖面构成分别与图2A、图2C及图2D相同，因此省略图示。
与第一实施方式的半导体装置相比，半导体装置还具有配置于绝缘栅极部（6～8）和漂移区域2的边界，且与第一主电极（9、11、12）连接的p－型第二阱区域14，这一点不同。详细而言，第二阱区域14配置于在栅极绝缘膜6和漂移区域2的界面中的与一主表面FS大致垂直的界面。另外，第二阱区域14的一部分在漂移区域2的一主表面FS露出，与肖特基电极11以低电阻电连接。由此，如图26所示，肖特基接合部位13由第一阱区域3及第二阱区域14包围。
通过这样构成，如图27所示，在与绝缘栅极部（6～8）延伸的方向垂直的截面也形成有JBS构造。与第一实施方式相比，可以更显著地形成缓和肖特基接合界面的电场的效果，可以进一步降低MOSFET截止状态的在SBD流动的漏电流。
另外，添加于第二阱区域14的杂质的种类及其浓度可以与第一阱区域3相同，也可以不同。另外，第二阱区域14即可以与第一阱区域3同时形成，也可以用另外的工序形成。其它构成、动作及制造方法与第一实施方式同样，因此，省略说明。
（第六实施方式）
图28表示从一主表面FS的法线方向观察时的欧姆电极9及肖特基电极11的配置。源电极12未图示。
图28的P－Q间为X轴方向的单位单元，R－S间为Y轴方向的单位单元。在图28所示的范围外的部分分别重复X轴方向及Y轴方向的单位单元。
图29A表示图28所示的半导体装置的A－A′截面的剖面构成。图29B表示图28所示的半导体装置的C－C′截面的剖面构成。图29C表示图28所示的半导体装置的D－D′截面的剖面构成。图28的B－B′截面的半导体装置的剖面构成与图2B相同，因此省略图示。
与第一实施方式的半导体装置相比，对肖特基电极11进行构图这一点不同。详细而言，如图28所示，肖特基电极11构图为线状，且以与绝缘栅极部（6～8）的线状图案正交的方式配置。肖特基电极11和欧姆电极9沿绝缘栅极部（6～8）延伸的方向交替排列。
如图29B及图29C所示，肖特基电极11未配置于欧姆电极9之上，在欧姆电极9之上直接配置有源电极12。肖特基电极11的两端部在第一阱区域3重叠起来。
通过这样的构成，源电极12和欧姆电极9直接接触，可以降低源电极12和源极区域5间的寄生电阻。
另外，其它构成、动作及制造方法与第一实施方式同样，因此省略说明。
（第七实施方式）
在第七实施方式中，对在第三实施方式的半导体装置上增加在第六实施方式中讲述的与第一实施方式对应的同样的变更进行说明。
图30A表示本发明的第七实施方式的半导体装置的A－A′截面的剖面构成。图30B表示图30A所示的半导体装置的C－C′截面的剖面构成。半导体装置的平面构成及半导体装置的B－B′截面的半导体装置的剖面构成分别与图28及图2B相同，省略图示。
与第三实施方式的半导体装置相比，对肖特基电极11进行构图这一点不同。详细而言，如图28所示，肖特基电极11构图为相互平行的线状，且以与绝缘栅极部（6～8）的线状图案正交的方式配置。肖特基电极11和欧姆电极9沿绝缘栅极部（6～8）延伸的方向交替排列。
如图30A及图30B所示，肖特基电极11未配置于欧姆电极9之上，在欧姆电极9之上直接配置有源电极12。肖特基电极11的两端部与第一阱区域3重叠起来。
通过这样构成，源电极12和欧姆电极9直接接触，可以降低源电极12和源极区域5间的寄生电阻。
另外，其它构成、动作及制造方法与第三实施方式同样，省略说明。
（第八实施方式）
在第八实施方式中，对在第四实施方式的半导体装置上增加在第六实施方式讲述的与第一实施方式对应的同样的变更的情况进行说明。
图31表示本发明的第八实施方式的半导体装置的C－C′截面的剖面构成。半导体装置的平面构成、半导体装置的A－A′截面的半导体装置的剖面构成、及B－B′截面的半导体装置的剖面构成分别与图28、图30A及图2B相同，因此省略图示。
与第四实施方式的半导体装置相比，对肖特基电极11进行构图这一点不同。详细而言，如图28所示，肖特基电极11构图为相互平行的线状，且以与绝缘栅极部（6～8）的线状图案正交的方式配置。肖特基电极11和欧姆电极9沿绝缘栅极部（6～8）延伸的方向交替排列。
如图30A及图30B所示，肖特基电极11未配置于欧姆电极9之上，欧姆电极9之上直接配置有源电极12。肖特基电极11的两端部与第一阱区域3重叠起来。
通过这样构成，源电极12和欧姆电极9直接接触，可以降低源电极12和源极区域5间的寄生电阻。
另外，其它构成、动作及制造方法与第四实施方式同样，因此省略说明。
（第九实施方式）
在第九实施方式中，对代替第六实施方式的肖特基电极11，具备与在一主表面FS露出的漂移区域2异质结接合的异质结电极15的半导体装置进行说明。
图32表示从一主表面FS的法线方向观察的欧姆电极9及异质结电极15的配置。源电极12未图示。
图32的P－Q间为X轴方向的单位单元，R－S间为Y轴方向的单位单元。在图32所示的范围外的部分分别重复X轴方向及Y轴方向的单位单元。
图33A表示图32所示的半导体装置的B－B′截面的剖面构成。图33B表示图32所示的半导体装置的C－C′截面的剖面构成。图33C表示图32所示的半导体装置的D－D′截面的剖面构成。图32的A－A′截面的半导体装置的剖面构成与图29A相同，因此省略图示。
如前所述，漂移区域2由碳化硅（SiC）构成。另外，第一主电极（9、15、12）由与阱接触区域4及源极区域5欧姆接合的欧姆电极9、与漂移区域2异质结接合的异质结电极15、与欧姆电极9及肖特基电极11连接的源电极12构成。
异质结电极15由能带隙比构成漂移区域2的n－型碳化硅窄的半导体，例如，多结晶硅（Si）构成。异质结电极15在与漂移区域2异质结接合的异质结接合部位作为单极二极管的其它例形成有异质结连接（接合）二极管（HJD）。
一般公知的是使碳化硅（SiC）和多结晶硅（Si）接触时，因能带构造不同而形成具有整流性的HJD。另外，根据注入多结晶硅的杂质的种类及浓度，可控制HJD的导通电压。
如图32所示，异质结电极15具有与绝缘栅极部（6～8）线状图案正交的线状图案。异质结电极15和欧姆电极9沿绝缘栅极部（6～8）延伸的方向交替排列。
如图33A所示，在漂移区域2的一主表面FS上直接配置有异质结电极15。漂移区域2及异质结电极15通过异质结接合形成HJD。
如图33B及图33C所示，异质结电极15未配置于欧姆电极9之上，在欧姆电极9之上直接配置有源电极12。异质结电极15的两端部与第一阱区域3重叠起来。
下面，参照图34～图37说明本发明的第九实施方式的半导体装置的制造方法。
（A）首先，从图3、图4所示的第一工序至图15、图16A及图16B所示的第八工序实施与第一实施方式相同的工序。
（B）接着，如图34及图35所示，在第一主表面FS整面堆积多结晶硅15，对多结晶硅15进行构图，形成异质结电极15（第九十一工序）。作为构图方法可以使用将抗蚀图案作为掩膜的干法蚀刻及湿式蚀刻、剥离法等。抗蚀的构图方法可以使用光刻。
另外，图34表示本发明的第九实施方式的半导体装置的制造方法的第九十一工序。图35表示图34所示的半导体装置的B－B′截面。图34的A－A′截面的半导体装置的剖面构成与图16A相同，因此省略图示。
（C）接着，实施与图17、图18A及图18B所示的第九工序相同的工序（第九十二工序）。由此，形成有与阱接触区域4及源极区域5欧姆接合的欧姆电极9，形成有与半导体基体1的一主表面SS欧姆接合的第二主电极10。
另外，图36表示本发明的第九实施方式的半导体装置的制造方法的第九十二工序。图37表示图36所示的半导体装置的B－B′截面。图36的A－A′截面的半导体装置的剖面构成如图18A相同，因此省略图示。
（D）接着，在异质结电极15及欧姆电极9之上堆积源电极12，去除半导体装置的外周部等的区域的源电极12（第九十三工序）。经过以上的工序，完成图32及图33A～图33C所示的半导体装置。
如以上说明，根据本发明的第九实施方式，得到以下的作用效果。
在形成欧姆电极9（第九十二工序）之前，形成构成HJD的异质结电极15（第九十一工序）。在第一实施方式中，以形成有SBD的肖特基接合部位13露出的状态实施用于形成欧姆电极的合金化退火。与此相对，在第九实施方式中，以用异质结电极（多结晶硅）15保护形成有HJD的异质结接合部位的状态实施用于形成欧姆电极9的合金化退火。因此，与第一实施方式相比，可以进一步清洁地保持漂移区域2和异质结电极（多结晶硅）15的界面，可以进一步降低截止时的漏电流。在降低漏电流的情况下，相应地，异质结接合的势垒高度设定得低，可以内装更低导通电阻的HJD。
另外，其它构成、动作及制造方法与第六实施方式同样，因此省略说明。
（第二变形例）
另外，在第九实施方式的构成中也可以应用使在第二实施方式讲述的Y轴方向的沟道长度比Z轴方向的沟道长度长的构成。由此，可以使与漂移区域2的一主表面FS的法线平行的方向（Z轴方向）的沟道形成的阈值电压比与漂移区域2的一主表面FS的法线垂直的方向（Y轴方向）的沟道形成的阈值电压更高。因此，可以抑制流过沟道的导通电流集中于较窄的区域（L3部分），因此，可以提供耐破坏性、可靠性、成品率高的半导体装置。
另外，在第九实施方式的构成中，也可以应用以与X轴平行的线状配置在第三实施方式讲述的阱接触区域4及源接触区域5的构成。由此，X轴方向的第一阱区域3、阱接触区域4及源极区域5的构造均匀，因此，可以进一步缩短邻接的两个绝缘栅极部（6～8）的间隔。
另外，没有必要使绝缘栅极部（6～8）与第一阱区域3，以及与阱接触区域4及源极区域5精密对位。因此，可以进一步抑制因对位偏差而造成的成品率降低。
另外，在与图23B所示的Y轴方向平行的沟道部分形成有p＋型的阱接触区域4。因此，与Y轴方向平行的沟道部的阈值电压增高。因此，可以抑制流过沟道导通电流集中于较窄的区域（L3部分），可以提供耐破坏性、可靠性、成品率高的半导体装置。
另外，在第九实施方式的构成中，也可以应用在第四实施方式讲述的比第一阱区域3更高浓度的添加有p型杂质的p＋型的阱接触区域4配置于漂移区域2和第一阱区域3的边界的构成。由此，如图25所示，可以形成用两个阱接触区域4夹持漂移区域2的JBS构造，因此，可以进一步扩大从两个阱接触区域4向漂移区域2延伸的耗尽层的宽度。其结果可以更显著地形成缓和异质结接合界面的电场效果，可以进一步降低MOSFET的截止状态的在HJD流通的漏电流。在降低漏电流的情况下，相应地，HJD的异质结接合的势垒高度设定得低，可以内装更低导通电阻的HJD。
另外，在与图25所示的Y轴方向平行的沟道部分形成有p＋型阱接触区域4。因此，与Y轴方向平行的沟道部的阈值电压增高。因此，可以抑制流过沟道导通电流集中于较窄的区域，因此，可以提供耐破坏性、可靠性、成品率高的半导体装置。
多个阱接触区域4具有与绝缘栅极部（6～8）交叉的线状图案。另外，多个源极区域5具有与绝缘栅极部（6～8）交叉的线状图案。由此，X轴方向的第一阱区域3、阱接触区域4及源极区域5的构造均匀，因此可以进一步缩短邻接的两个绝缘栅极部（6～8）的间隔。
另外，没有必要使绝缘栅极部（6～8）与第一阱区域3，以及阱接触区域4及源极区域5精密对位。因此，可以进一步抑制因对位偏差而造成的成品率降低。
另外，在第九实施方式的构成中，还可以追加在第五实施方式讲述的配置于绝缘栅极部（6～8）和漂移区域2的边界且与第一主电极（9、15、12）连接的p－型第二阱区域14。由此，如图27所示，在与绝缘栅极部（6～8）延伸的方向垂直的截面中形成有JBS构造。因此，与第一实施方式相比，可以更显著具有缓和异质结接合界面的电场的效果，可以进一步降低MOSFET的截止状态的在HJD流通的漏电流。
以上，对于第一～第九实施方式的半导体装置的基本构造（XY方向的单位单元的构造）进行了说明。单位单元在多个并列连接的半导体芯片的最外周部采用保护环等的终端构造。利用该终端构造，缓和在场效应晶体管（FET）截止时的周边的电场集中，实现半导体装置的耐高压。但是，在第一～第九实施方式的半导体装置中，可应用在功率器件领域通常使用的终端构造，其图示及说明省略。
（其它实施方式）
如上所述，本发明利用九个实施方式及其变形例进行了记载，但不应该理解为形成该公示的一部分的论述及附图限定该发明。根据该公示，对于本领域技术人员来说，可知各种代替实施方式、实施例及运用技术。即，在此应该理解本发明包含在此未记载的各种实施方式等这样的情况。
在第一～第九实施方式中，作为半导体基体1及漂移区域2的材质举例说明了碳化硅，代替碳化硅，也可以使用硅（Si）、砷化镓（GaAs）、氮化镓（GaN）、金刚石等其它半导体材料。
对于沟型MOSFET进行了说明，即使是平面型、其它构成的MOSFET也可以适用本发明。
产业上的可利用性
根据本发明的半导体装置，从漂移区域的一主表面的法线方向观察，多个绝缘栅极部具有相互平行的线状图案。而且，在邻接的绝缘栅极部之间沿绝缘栅极部延伸的方向排列有第一主电极与漂移区域接合的接合部位及第一阱区域。因此，可以缩短邻接的绝缘栅极部的间隔，使半导体装置微细化。由此，可在产业上利用本发明的半导体装置。

Claims (13)

1.一种半导体装置，其特征在于，具备：
半导体基体；
第一导电型的漂移区域，其配置于所述半导体基体之上；
第二导电型的第一阱区域，其配置于所述漂移区域的内部，且其一部分露出于所述漂移区域的一主表面；
第一导电型的源极区域，其配置于所述第一阱区域的内部，且其一部分露出于所述一主表面；
多个绝缘栅极部，其在位于所述漂移区域与所述源极区域之间的所述第一阱区域形成反转为第一导电型的沟道；
第一主电极，其以构成单极二极管的方式与露出于所述一主表面的所述漂移区域接合，且与所述第一阱区域及所述源极区域连接，
从所述一主表面的法线方向观察，所述多个绝缘栅极部具有相互平行的线状图案，而且，在邻接的绝缘栅极部之间，沿绝缘栅极部延伸的方向排列所述第一主电极与所述漂移区域接合的接合部位及所述第一阱区域，
所述沟道至少形成于所述一主表面的法线方向。
2.如权利要求1所述的半导体装置，其特征在于，
所述第一阱区域配置于所述漂移区域的上部的一部分，
所述源极区域配置于所述第一阱区域的上部的一部分，
所述第一主电极配置于所述漂移区域的一主表面之上，
所述沟道形成于所述一主表面的法线方向及与所述一主表面的法线垂直的方向，
与所述一主表面的法线垂直的方向的所述源极区域与所述漂移区域的距离比所述一主表面的法线方向的所述源极区域与所述漂移区域的距离长。
3.如权利要求1或2所述的半导体装置，其特征在于，
所述沟道形成于所述一主表面的法线方向及与所述一主表面的法线垂直的方向，
形成于与所述一主表面的法线垂直的方向的所述沟道的长度比形成于所述一主表面的法线方向的所述沟道的长度长。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，
在所述漂移区域与所述第一主电极之间施加所述单极二极管的反方向的规定的电压的情况下，沿所述绝缘栅极部延伸的方向邻接的两个所述第一阱区域之间的距离为从所述邻接的两个第一阱区域的外周分别向所述漂移区域扩展的耗尽层相互重叠的距离。
5.如权利要求1～4中任一项所述的半导体装置，其特征在于，
还具备阱接触区域，该阱接触区域形成于沿与所述一主表面的法线垂直的方向延伸的所述沟道的一部分，并添加有比所述第一阱区域高浓度的第二导电型的杂质。
6.如权利要求1～4中任一项所述的半导体装置，其特征在于，
还具备第二导电型的多个阱接触区域，其配置于所述第一阱区域的内部且与所述源极区域不同的部位，且其一部分露出于所述一主表面与所述第一主电极连接，
所述多个阱接触区域具有与所述绝缘栅极部延伸的方向交叉且相互平行的线状图案。
7.如权利要求6所述的半导体装置，其特征在于，
所述阱接触区域配置于所述漂移区域与所述第一阱区域的边界。
8.如权利要求6或7所述的半导体装置，其特征在于，
所述多个源极区域具有与所述绝缘栅极部延伸的方向交叉且相互平行的线状图案。
9.如权利要求1～8中任一项所述的半导体装置，其特征在于，
还具有第二导电型的第二阱区域，其配置于所述绝缘栅极部与所述漂移区域的边界，且与所述第一主电极连接。
10.如权利要求1～9中任一项所述的半导体装置，其特征在于，
所述漂移区域由碳化硅构成，所述第一主电极具有与露出于所述一主表面的所述漂移区域肖特基接合的肖特基电极，所述单极二极管为肖特基接合二极管。
11.如权利要求1～9中任一项所述的半导体装置，其特征在于，
所述漂移区域由碳化硅构成，所述第一主电极具有与露出于所述一主表面的所述漂移区域异质结接合的异质结电极，所述异质结电极由能带隙比所述漂移区域窄的半导体构成，所述单极二极管为异质结接合二极管。
12.如权利要求1～11中任一项所述半导体装置，其特征在于，
所述单极二极管以比形成于所述漂移区域与所述第一阱区域之间或者所述第一阱区域与所述源极区域之间的PN结二极管的导通电压低的导通电压动作。
13.如权利要求1或2所述的半导体装置，其特征在于，
所述沟道形成于所述一主表面的法线方向及与所述一主表面的法线方向垂直的方向。
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