JP2003142684A - 半導体素子及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 特性制御を簡単化すると共に製造工程を簡略
化できる半導体素子及び半導体装置を提供すること。 【解決手段】 ＭＯＳトランジスタはシリコン基板１の
表面内に設けられたｎ^＋型のドレイン領域１０と、ドレ
イン領域１０の表面内に設けられたｐ型のウェル領域１
１と、ウェル領域１１の表面内に設けられたｎ^＋型のソ
ース領域１２と、ソース領域１２表面からドレイン領域
１０に達する深さにゲート絶縁膜１４を介在して、シリ
コン基板１表面内に埋め込み形成されたゲート電極１３
とを具備し、ドレイン領域１０及びウェル領域１１の一
部はシリコン基板１表面まで引き出されていることを特
徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体素子及び
半導体装置に関し、特に微細化されたＭＯＳ（Metal Ox
ide Semiconductor）トランジスタの構造に関するもの
である。

【０００２】

【従来の技術】近年、半導体製造技術の飛躍的な発展に
より、素子の微細化・高集積化が進行している。しかし
微細化に伴って、ＭＯＳトランジスタにおいては短チャ
ネル効果・狭チャネル効果等による悪影響が顕著になっ
てきている。また、製造プロセスにあっても微細化に伴
う幾つかの問題が発生してきており、更なる素子の微細
化・集積化を妨げる要因となっている。

【０００３】従来のＭＯＳトランジスタの構成につい
て、図３０を用いて説明する。図３０は、従来のＭＯＳ
トランジスタの断面図である。

【０００４】図示するように、シリコン基板表面内にｐ
型ウェル領域１００が設けられている。このウェル領域
１００の表面内に、ｎ^＋型ソース・ドレイン領域１１
０、１２０が互いに離隔するようにして設けられてお
り、更にｎ^＋型ＬＤＤ領域１３０、１４０が、各々ソー
ス・ドレイン領域１１０、１２０に接し、且つ互いに離
隔するようにして設けられている。そして、ＬＤＤ領域
１３０、１４０間のウェル領域１００上に、ゲート絶縁
膜１５０を介在してゲート電極１６０が設けられ、ゲー
ト電極１６０側壁には側壁絶縁膜１７０が設けられてい
る。更に全面を層間絶縁膜１８０が被覆しており、層間
絶縁膜１８０内には各々ソース・ドレイン領域１１０、
１２０に接続するソース・ドレイン電極１９０、２００
が設けられている。そして、層間絶縁膜１８０上に金属
配線層２１０が設けられることでＭＯＳトランジスタが
構成されている。

【０００５】次に、上記構成のＭＯＳトランジスタの製
造方法について図３１（ａ）乃至（ｅ）を用いて説明す
る。図３１（ａ）乃至（ｅ）はＭＯＳトランジスタの製
造工程を順次示す断面図である。

【０００６】まず（ａ）図に示すように、シリコン基板
表面内にｐ型不純物をイオン注入することによりｐ型ウ
ェル領域１００を形成する。次に（ｂ）図に示すよう
に、ウェル領域１００上にゲート絶縁膜１５０を形成
し、ゲート絶縁膜１５０上にゲート電極１６０を形成す
る。引き続き、ゲート電極１６０をマスクに用いてｎ型
不純物をウェル領域１００表面内にイオン注入すること
によりＬＤＤ領域１３０、１４０を形成する。次に
（ｃ）図に示すように、ゲート電極１６０側壁に側壁絶
縁膜１７０を形成する。引き続き、ゲート電極１６０及
び側壁絶縁膜１７０をマスクに用いてｎ型不純物をウェ
ル領域表面内にイオン注入することにより、ソース・ド
レイン領域１１０、１２０を形成する。更に、（ｄ）図
に示すように全面に層間絶縁膜１８０を堆積し、（ｅ）
図に示すように、ソース・ドレイン領域１１０、１２０
に達するコンタクトホール２２０を層間絶縁膜１８０内
に形成する。その後はコンタクトホール２２０内にソー
ス・ドレイン電極１９０、２００を形成し、更に層間絶
縁膜１８０上に金属配線層２１０を形成することによ
り、図３０に示す従来のＭＯＳトランジスタが完成す
る。

【０００７】

【発明が解決しようとする課題】しかし、上記従来のＭ
ＯＳトランジスタであると以下のような問題点があっ
た。 （１）ゲート電極の加工が困難となる。これは、素子の
微細化が進むにつれてゲート電極のアスペクト比が厳し
くなる（大きくなる）ためである。ゲート電極のアスペ
クト比とは、ゲート長に対するゲート膜厚のことであ
る。この点について図３２に示すＭＯＳトランジスタの
断面図を用いて説明する。

【０００８】図示するように、トランジスタの世代が進
行する（微細化が進行する）と共にゲート長Ｌgateは小
さくなる（ゲート長Ｌgate’）が、他方でゲート膜厚Ｔ
gateは一定の大きさを維持する必要がある（ゲート膜厚
Ｔgate’）。これはＭＯＳトランジスタの製造プロセス
に起因している。上述のように、ＬＤＤ領域１３０、１
４０の形成時のイオン注入はゲート電極１６０をマスク
に用いており、本工程により実効チャネル長Ｌeffが制
御される。またソース・ドレイン領域１１０、１２０を
形成する際にも、ゲート電極１６０はマスク材として機
能する。ゲート電極がマスク材として機能するために
は、イオンがゲート電極を突き抜けない程度の膜厚が最
低限必要である。すなわち、微細化技術がどれほど進展
しても、ゲート膜厚の薄膜化には限界があり、その結果
ゲート電極のアスペクト比が厳しくなる。

【０００９】上記のようにアスペクト比が厳しくなる
と、ゲート電極の加工が困難となる。なぜなら、ゲート
電極の加工はリソグラフィ工程とエッチング工程により
行うのが通常であるが、アスペクト比が厳しくなると、
リソグラフィ工程の際にレジスト倒れが発生しやすくな
るからである。また露光の際にはより短波長の光源が必
要になる。更に、図３３に示すように、ゲート電極側壁
がテーパー角（基板表面に垂直な方向に対する角度θ）
を有するようになる。すると、ＬＤＤ領域を形成する為
のイオン注入において、その特性制御が困難となる。

【００１０】（２）ＭＯＳトランジスタの特性制御が困
難となる。前述のような従来のＭＯＳトランジスタの製
造方法では、ウェル領域１００形成時のｐ型不純物のイ
オン注入、ソース・ドレイン領域１１０、１２０及びＬ
ＤＤ領域１３０、１４０形成時のイオン注入、及び打ち
込んだ不純物を活性化させるための熱処理により、ＭＯ
Ｓトランジスタの閾値電圧、駆動電力等の特性制御を行
っている。このうち、ソース・ドレイン領域１１０、１
２０及びＬＤＤ領域１３０、１４０形成の為のイオン注
入はゲート電極をマスクに用いて行われる。従って、Ｍ
ＯＳトランジスタの特性はゲート電極１６０のゲート長
Ｌgateに非常に敏感になる。すると、ゲート長Ｌgateが
小さくなるに伴って、特性制御が困難となる。また上記
（１）で説明したように、ゲート電極側壁がテーパー角
を有することによっても特性制御が困難となる、という
問題があった。

【００１１】（３）層間絶縁膜厚を無駄に大きくする必
要がある。この点について図３０を用いて説明する。層
間絶縁膜１８０は、ゲート電極１６０と配線層２１０と
の間の寄生容量を無視出来るような厚さが望ましく、こ
の観点から層間絶縁膜１８０の理想膜厚ｄsuitが決ま
る。しかし、ゲート電極１６０がシリコン基板上に設け
られているため、実際には理想膜厚ｄsuitに加えてゲー
ト膜厚Ｔgateの分だけ余計に堆積する必要がある（層間
絶縁膜厚ｄins＝ｄsuit＋Ｔgate）。これは製造プロセ
スの無駄であるばかりでなく、層間絶縁膜１８０の平坦
化工程を困難にすると共に、平坦化工程に長時間を要す
ることになる。また、ゲート電極の存在する部分と存在
しない部分とで層間絶縁膜１８０に凹凸が生じる。従っ
て、平坦化工程を行ったとしても、層間絶縁膜１８０を
完全に平坦にすることは困難である。その結果、層間絶
縁膜１８０上に形成する金属配線層２１０のパターニン
グ工程の精度が悪化する等の問題があった。

【００１２】（４）ソース・ドレインコンタクトの加工
が困難となる。素子の微細化が進むと、ソース・ドレイ
ン領域にコンタクトするコンタクトホールも当然に微細
化される。他方で、上記（３）で説明したように層間絶
縁膜の膜厚は余計に大きくする必要がある。その結果、
コンタクトホールのアスペクト比（コンタクトホール底
面積に対する深さ）が大きくなり、コンタクトホール開
孔及びその埋め込み工程が困難となる。

【００１３】上記のような問題点に鑑みて、短チャネル
効果・狭チャネル効果を抑制できる新たなＭＯＳトラン
ジスタの構造が提案されている。例えば、IEEE Trans.
Electron Device, vol. 38, pp. 573-578, 1991 “Impa
ct of Surrounding Gate Transistor (SGT) for Ultra-
High-Density LSI’s” Hiroshi Takato 他著 には、Ｓ
ＧＴ構造を有するＭＯＳトランジスタが開示されてい
る。ＳＧＴ構造を有するＭＯＳトランジスタについて図
３４、図３５を用いて説明する。図３４はＳＧＴ構造を
有するＭＯＳトランジスタの斜視断面図、図３５は断面
図である。

【００１４】図示するように、ｐ型ウェル領域（シリコ
ン基板）１００の表面内にドレイン領域１２０、１２０
が、互いに離隔するようにして設けられている。またド
レイン領域１２０、１２０間のウェル領域１００上に
は、ピラー状のウェル領域２３０が設けられ、その表面
内にはソース領域１１０が設けられている。そして、ピ
ラー状のウェル領域２３０側壁を取り囲むようにして、
ゲート絶縁膜１５０及びゲート電極１６０が設けられて
いる。更に全面を層間絶縁膜１８０が被覆し、層間絶縁
膜１８０内にはドレイン領域１２０に接続するドレイン
電極２００が設けられている。そして、層間絶縁膜１８
０上に金属配線層２１０が設けられることでＭＯＳトラ
ンジスタが構成されている。

【００１５】上記構成のＭＯＳトランジスタは、基板に
対して垂直な方向に沿ってソース・ドレイン間に電流が
流れる構造であり、上記（１）、（２）の問題を解決出
来る。しかしながら、ウェル領域２３０及びソース領域
１１０を含むピラーの高さｄpillarを理想膜厚ｄsuitに
余分に加えて層間絶縁膜１８０を堆積しなければなら
ず、上記（３）、（４）の問題は依然として残ってい
る。

【００１６】この発明は、上記事情に鑑みてなされたも
ので、その目的は、特性制御を簡単化すると共に製造工
程を簡略化できる半導体素子及び半導体装置を提供する
ことにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体素子は、半導体基板の表面内
に設けられた第１導電型の第１半導体領域と、前記第１
半導体領域の表面内に設けられた第２導電型の第２半導
体領域と、前記第２半導体領域の表面内に設けられた第
１導電型の第３半導体領域と、前記第３半導体領域表面
から前記第１半導体領域に達する深さにゲート絶縁膜を
介在して、前記半導体基板表面内に埋め込み形成された
ゲート電極とを具備し、前記第１、第２半導体領域の一
部は前記半導体基板表面まで引き出されていることを特
徴としている。

【００１８】またこの発明に係る半導体素子は、半導体
基板の表面内に設けられた第１導電型の第１半導体領域
と、前記第１半導体領域の表面内に設けられた第２導電
型の第２半導体領域と、前記第２半導体領域の表面内に
設けられた第１導電型の第３半導体領域と、前記第３半
導体領域表面から前記第１半導体領域に達する深さにゲ
ート絶縁膜を介在して、前記半導体基板表面内に埋め込
み形成されたゲート電極とを備え、前記ゲート絶縁膜に
接する前記第２半導体領域内にチャネルが形成される素
子部と、前記第１、第２半導体領域が前記半導体基板表
面まで引き出され、互いに第１絶縁膜で電気的に分離さ
れたコンタクト部と、前記素子部とコンタクト部との間
に設けられ、前記素子部における前記第３半導体領域及
びゲート電極と前記コンタクト部における前記第１、第
２半導体領域との間を電気的に分離する第２絶縁膜を備
える絶縁部とを具備することを特徴としている。

【００１９】更にこの発明に係る半導体素子は、半導体
基板の表面内に設けられた第１導電型の第１半導体領域
と、前記第１半導体領域の表面一部領域内に設けられた
第２導電型の第２半導体領域と、前記第２半導体領域の
表面一部領域内に設けられた第１導電型の第３半導体領
域と、前記第３半導体領域表面から前記第１半導体領域
に達する深さにゲート絶縁膜を介在して、前記半導体基
板表面内に埋め込み形成されたゲート電極と、前記半導
体基板表面において隣接する前記第１、第２半導体領域
間、並びに前記第３半導体領域及び前記ゲート電極と前
記第１、第２半導体領域間に設けられた絶縁膜とを具備
することを特徴としている。

【００２０】この発明に係る半導体装置は、上記半導体
素子を複数含み、隣接する前記半導体素子は、前記ゲー
ト電極、または前記第１乃至第３半導体領域のいずれか
を共用することを特徴としている。

【００２１】また、この発明に係る半導体装置は、上記
半導体素子を複数含み、前記半導体素子間で共通接続さ
れる各々の前記第１乃至第３半導体領域のいずれかが互
いに隣接して設けられていることを特徴としている。

【００２２】更にこの発明に係る半導体装置は、上記半
導体素子を少なくとも２つ含み、該半導体素子は前記ゲ
ート電極を共用し、且つ前記第１乃至第３半導体領域が
該ゲート電極に対して互いに対称に設けられ、互いに共
通接続される前記第２半導体領域または第３半導体領域
のいずれかが前記コンタクト部において隣接して存在す
ることを特徴としている。

【００２３】上記のような半導体素子及び半導体装置で
あると、ゲート電極が半導体基板中に埋め込まれてお
り、ゲート長はゲートを埋め込む際に半導体基板に形成
するトレンチ深さによって制御され、ゲート膜厚はその
トレンチ幅によって制御される。従って、ゲート長及び
ゲート膜厚を小さくした際に、レジスト倒れ等リソグラ
フィ工程に起因する問題は発生しない。むしろ、微細化
が進めばトレンチ深さは小さくなるのであるから、トレ
ンチ開口工程及びトレンチ内のゲート電極による埋め込
み工程が簡素化出来、ゲート電極の加工を容易にするこ
とが出来る。

【００２４】また、ゲート電極を半導体基板に埋め込む
構造であると、従来のようにゲート電極を不純物拡散層
形成時のマスク材として使用する必要がない。従って、
ゲート電極の微細化が進展しても、そのことが不純物拡
散層形成工程に全く影響しない。すなわち、半導体素子
の微細化によって素子の閾値電圧、駆動電力等の特性制
御性が悪化することを防止できる。

【００２５】更に、ゲート電極を半導体基板内に埋め込
むことにより半導体基板上に余計な突部が存在しない。
従って、半導体素子を保護する層間絶縁膜を理想膜厚で
堆積することが出来る。その結果、層間絶縁膜の平坦化
工程を簡略化すると共に、平坦化工程を短時間で行うこ
とが出来る。また、層間絶縁膜が形成される下地（半導
体基板表面）にゲート電極が存在しないため、堆積後の
層間絶縁膜自体の表面に凹凸が少なくなる。従って、平
坦化工程後の層間絶縁膜表面の平坦性が向上される。ひ
いては、層間絶縁膜上に形成する金属配線層のパターニ
ング工程の精度を向上できる。このように、層間絶縁膜
の膜厚を不要に大きくする必要が無い結果、層間絶縁膜
中に形成するコンタクトホールのアスペクト比を従来に
比べて小さくできる。そのため、コンタクトホール開孔
及びその埋め込み工程を簡単化出来、コンタクトの加工
が容易となる。

【００２６】更に、各半導体領域の少なくとも一部は半
導体基板表面に露出されている。すなわち、全ての電極
を半導体基板表面に設けることが可能である。そのた
め、論理回路等を形成した場合の占有面積の縮小化及び
配線の削減が可能となる。

【００２７】

【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。

【００２８】この発明の第１の実施形態に係る半導体素
子及び半導体装置について、図１、図２（ａ）、
（ｂ）、及び図３を用いて説明する。図１は本実施形態
に係るＭＯＳトランジスタの斜視断面図であり、図２
（ａ）は図１におけるＸ１−Ｘ１’線方向の断面を含む
斜視断面図、図２（ｂ）はＸ２−Ｘ２’線方向の断面を
含む斜視断面図であり、図３は等価回路図である。

【００２９】図示するように本実施形態に係るＭＯＳト
ランジスタは、素子部Ａ１、コンタクト部Ａ２及び絶縁
部Ａ３の３つのブロックを有している。

【００３０】素子部Ａ１では、シリコン基板１の表面内
に設けられたドレイン領域（ｎ^＋型半導体領域）１０の
表面内にウェル領域（ｐ型半導体領域）１１が設けら
れ、ウェル領域１１の表面内にソース領域（ｎ^＋型半導
体領域）１２が設けられている。すなわち、シリコン基
板１表面にはソース領域１２が露出されている。そし
て、ソース領域１２表面（シリコン基板表面）からドレ
イン領域１０に達するようにして、ゲート電極１３がゲ
ート絶縁膜１４を介在して埋め込まれている。更に、シ
リコン基板１表面に露出されているソース領域１２上に
図示せぬソース電極が設けられる。

【００３１】コンタクト部Ａ２では、素子部Ａ１におけ
るドレイン領域１０の一部がシリコン基板１表面に達す
るようにして延設され、同じく素子部Ａ１におけるウェ
ル領域１１の一部がシリコン基板１表面に達するように
して延設されている。そして、ドレイン領域１０とウェ
ル領域１１との間には、シリコン基板１表面からウェル
領域１１よりも深くまで埋め込まれた絶縁膜１５が設け
られており、両者を電気的に分離している。更に、コン
タクト部Ａ２におけるシリコン基板表面に露出されてい
るドレイン領域１０及びウェル領域１１上に、それぞれ
図示せぬドレイン電極及びウェル電極が設けられる。

【００３２】素子部Ａ１とコンタクト部Ａ２との間の領
域が絶縁部Ａ３となっており、絶縁膜１５がシリコン基
板１表面からドレイン領域１０に達するようにして設け
られている。但し、素子部Ａ１におけるウェル領域１１
よりも深くに位置する絶縁膜１５の一部が除去されてお
り、この領域を介して素子部Ａ１のウェル領域１１とコ
ンタクト部Ａ２のウェル領域１１とが電気的に接続され
ている。また、素子部Ａ１のドレイン領域１０とコンタ
クト部Ａ２のドレイン領域１０とは、絶縁膜１５よりも
深い位置を介して電気的に接続されている。なお、素子
部Ａ１のゲート電極１３及びソース領域１２は、絶縁膜
１５によってコンタクト部Ａ２と電気的に完全に分離さ
れている。

【００３３】次に、上記構成のＭＯＳトランジスタの動
作について説明する。ソース・ドレイン間に順方向電圧
を印加すると共に、ゲート電極１３に閾値電圧を印加す
ると、素子部Ａ１のウェル領域１１においてゲート絶縁
膜１４に接する領域にチャネルが形成される（図中のチ
ャネル形成領域）。すると、ソース領域１２内の電子が
チャネルを介してドレイン領域に流れ込み、ＭＯＳトラ
ンジスタはオン状態となる。すなわち、素子部Ａ１にお
いて電流はシリコン基板１の表面に対して垂直な方向に
流れる。

【００３４】次に、上記構成のＭＯＳトランジスタの製
造方法について図４（ａ）、（ｂ）及び図５乃至図１０
を用いて説明する。図４（ａ）、（ｂ）及び図５乃至図
１０は本実施形態に係るＭＯＳトランジスタの製造工程
を順次示す斜視断面図である。なお、図４（ｂ）は図４
（ａ）におけるＸ３−Ｘ３’線方向の断面を含む斜視断
面図である。

【００３５】まず、ＳＴＩ（Shallow Trench Isolatio
n）技術によりシリコン基板１のコンタクト部Ａ２及び
絶縁部Ａ３に絶縁膜形成用のトレンチ１６を図４
（ａ）、（ｂ）に示すように形成する。

【００３６】次に図５に示すように、全面にシリコン酸
化膜等の絶縁膜１５を全面に堆積してトレンチ１６を完
全に埋め込む。そして絶縁膜１５をＣＭＰ（Chemical M
echanical Polishing）法等により研磨、平坦化し、シ
リコン基板１表面を露出させる。

【００３７】次に図６に示すように、シリコン基板１に
砒素（Arsenic）等のｎ型不純物をイオン注入してｎ^＋
型ドレイン領域１０を形成する。この際、不純物がシリ
コン基板１の一定深さ以上に注入され、且つ絶縁部Ａ３
における絶縁膜１５直下の領域まで到達するように加速
電圧を調整してイオン注入を行う。その結果、素子部Ａ
１とコンタクト部Ａ２とにおけるドレイン領域１０が、
絶縁部Ａ３における絶縁膜１５直下の領域で接合する。
またコンタクト部Ａ２の一部においては更にｎ型不純物
をイオン注入し、後の素子領域Ａ１におけるウェル領域
形成予定領域に相当する深さまでドレイン領域１０を形
成する。

【００３８】引き続き図７に示すように、シリコン基板
１にボロン（Boron）等のｐ型不純物をイオン注入して
ｐ型ウェル領域１１を形成する。この際、素子部Ａ１に
おいては不純物がシリコン基板１の表面より一定の深さ
からドレイン領域１０の表面まで達し、コンタクト部Ａ
２の一部においてはシリコン基板１の表面からドレイン
領域１０の表面に達し、且つ絶縁部Ａ３においては絶縁
膜１５の一部を貫通して、素子部Ａ１とコンタクト部Ａ
２とにおけるウェル領域１１が絶縁膜１５直下の領域で
接合するように、加速電圧を調整してイオン注入を行
う。

【００３９】引き続き図８に示すように、シリコン基板
１に砒素等のｎ型不純物をイオン注入して、素子部Ａ１
におけるソース領域１２及びコンタクト部Ａ２における
ドレイン領域１０を完成する。この際、素子部Ａ１にお
いては不純物がシリコン基板１の表面からウェル領域１
１の表面まで達し、コンタクト部Ａ２の一部においては
シリコン基板１の表面からドレイン領域１０の表面に達
するように、加速電圧を調整してイオン注入を行う。但
し、コンタクト部Ａ２においてウェル領域１１が設けら
れた領域内にはｐ型不純物が打ち込まれないようにして
おく必要がある。本工程において、素子部Ａ１における
ドレイン領域１０、ウェル領域１１、ソース領域１２、
及びコンタクト部Ａ２におけるドレイン領域１０、ウェ
ル領域１１が完成する。そして、素子部Ａ１においてソ
ース領域１２が、コンタクト部Ａ２においてウェル領域
１１及びドレイン領域１０がシリコン基板１表面に露出
し、且つ素子部Ａ１のソース領域１２とコンタクト部Ａ
２のドレイン領域１０及びウェル領域１１とが、絶縁部
Ａ３における絶縁膜１５により電気的に分離された構造
が完成する。

【００４０】次に図９に示すように、ソース領域１２表
面（シリコン基板１表面）からドレイン領域１０に達す
るトレンチ１７を、ＳＴＩ技術により素子部Ａ１に形成
する。このトレンチ１７はゲート電極形成用の溝であ
り、絶縁部Ａ３に接する全面が絶縁膜１５に面するよう
に形成する。

【００４１】引き続き図１０に示すように、熱酸化法等
によりトレンチ１７側面及び底面を酸化して、ゲート絶
縁膜１４を形成する。

【００４２】その後はＣＶＤ（Chemical Vapor Deposit
ion）法等により全面に多結晶シリコン膜等の導電膜を
形成してトレンチ１７を埋め込む。そして、ＣＭＰ法等
によりシリコン基板１の表面が露出するまで研磨、平坦
化してゲート電極１３を形成する。当然ながら、ゲート
電極１３は絶縁部Ａ３における絶縁膜１５によってコン
タクト部Ａ２と絶縁されている。以上の工程により、図
１、図２に示す構造のＭＯＳトランジスタが完成する。

【００４３】上記構成のＭＯＳトランジスタであると、
以下のような効果が得られる。 （１）ゲート電極の加工が容易となる。この点について
図１１を用いて説明する。図１１は本実施形態に係るＭ
ＯＳトランジスタの断面図である。前述のように、トラ
ンジスタの世代が進行（微細化が進行）するとゲート長
Ｌgateは小さくなる（ゲート長Ｌgate’）。他方、従来
構造ではゲート電極をイオン注入時のマスクとして用い
るために、ゲート膜厚Ｔgateを小さくすることが出来
ず、このことがゲート電極のアスペクト比を厳しくさ
せ、ひいてはゲート電極の加工を困難にしていた。しか
し本実施形態に係るＭＯＳトランジスタであると、ゲー
ト電極１６はソース・ドレイン領域１０、１２形成用の
マスク材ではない。従って、ゲート膜厚Ｔgateを十分に
小さくすることが可能である。更に、ゲート電極１６は
シリコン基板１に形成したトレンチ１６に埋め込まれる
構造を有するのであって、もはやゲート電極１６０の加
工にリソグラフィ工程は必要ない。すなわち、ゲート長
Ｌgateはトレンチ１６の深さによって制御され、ゲート
膜厚Ｔgateはトレンチ１６幅によって制御される。従っ
て、ゲート長Ｌgate及びゲート膜厚Ｔgateを小さくする
際にレジスト倒れ等の問題は発生しない。むしろ、微細
化が進めばトレンチ１６深さは小さくなるのであるか
ら、トレンチ１６開口工程及びトレンチ１６内のゲート
電極１３による埋め込み工程が簡素化出来、ゲート電極
の加工を容易にすることが出来る。勿論、ゲート電極に
テーパー角が生じる等の問題も解決出来る。

【００４４】（２）ＭＯＳトランジスタの特性制御が容
易となる。従来技術で説明したように、従前のＭＯＳト
ランジスタではゲート電極をマスクに用いたイオン注入
によってソース・ドレイン領域を形成していた為に、ゲ
ート長Ｌgateが小さくなるにつれてその特性制御が困難
となっていた。しかし本実施形態に係るＭＯＳトランジ
スタであると、ソース・ドレイン領域１０、１２の形成
にゲート電極１３は一切関与しない。従って、ゲート電
極１３の微細化が特性制御に与える悪影響を防止出来
る。また、ＭＯＳトランジスタの特性制御はドレイン・
ウェル・ソース領域１０、１１、１２形成時のイオン注
入における不純物のドーズ量及び打ち込み深さによって
決定されるため、ＭＯＳトランジスタの閾値電圧、駆動
電力等の特性制御性を大幅に向上、簡略化出来る。

【００４５】（３）層間絶縁膜厚を必要最小限に出来
る。この点について図１２を用いて説明する。図１２は
ＭＯＳトランジスタの特に素子部Ａ１の断面図である。
図示するように、ＭＯＳトランジスタが形成されたシリ
コン基板１上には層間絶縁膜１８が形成され、更に層間
絶縁膜１８内にソース領域１２に達するコンタクトホー
ル１９が開口され、このコンタクトホール１９内にソー
ス電極２０が埋め込み形成される。勿論、図示せぬコン
タクト部においてはウェル領域１１、ドレイン領域１０
に達するコンタクトホールが形成され、その内部に電極
が形成される。そして層間絶縁膜１８上に金属配線層２
１が形成される。従来構造のＭＯＳトランジスタである
と、シリコン基板上にゲート電極が存在するため、層間
絶縁膜をゲートで膜厚Ｔgateの分だけ余計に堆積する必
要があった。しかし本実施形態に係るＭＯＳトランジス
タであると、ゲート電極１３はシリコン基板１内に埋め
込まれている。すなわちシリコン基板１上に余計な突部
（ゲート電極）が存在しない。従って、層間絶縁膜１８
堆積の際には膜厚ｄinsを余計に大きくする必要はな
く、層間絶縁膜１８を、理想膜厚ｄsuitで堆積すること
が出来る。その結果、層間絶縁膜１８の平坦化工程を簡
略化すると共に、平坦化工程を短時間で行うことが出来
る。また、層間絶縁膜１８が形成される下地（シリコン
基板１表面）にゲート電極が存在しないため、堆積後の
層間絶縁膜１８自体の表面には凹凸が少なくなる。従っ
て、ＣＭＰ法による平坦化工程後の層間絶縁膜１８表面
の平坦性が向上される。そのため、層間絶縁膜１８上に
形成する金属配線層２１のパターニング工程の精度を向
上できる。

【００４６】（４）ソース・ドレインコンタクトの加工
が容易となる。上記（３）で説明したように、層間絶縁
膜１８の膜厚ｄinsは理想膜厚ｄsuitで形成できる。そ
の結果、コンタクトホールのアスペクト比を従来に比べ
て小さくできる。そのため、コンタクトホール開孔及び
その埋め込み工程を簡単化出来、ソース・ドレインコン
タクトの加工が容易となる。

【００４７】（５）論理回路の占有面積の縮小化及び配
線の削減が可能となる。これは、ソース・ドレイン・ウ
ェル領域の全ての電位をシリコン基板表面から与えるこ
とが出来るためである。この点については、以下第２乃
至第４の実施形態において詳細に説明する。

【００４８】この発明の第２の実施形態に係る半導体素
子及び半導体装置について、図１３、図１４（ａ）乃至
（ｃ）、及び図１５を用いて説明する。本実施形態は、
上記第１の実施形態で説明したＭＯＳトランジスタを用
いてインバータ回路を構成したものである。図１３は本
実施形態に係るインバータ回路の斜視断面図である。ま
た、図１４（ａ）は図１３におけるＸ４−Ｘ４’線方向
の断面を含む斜視断面図、図１４（ｂ）はＸ５−Ｘ５’
線方向の断面を含む斜視断面図、図１４（ｃ）はＸ６−
Ｘ６’線方向の断面を含む斜視断面図であり、図１５は
等価回路図である。

【００４９】図１５に示すようにインバータ回路は、入
力端子ＩＮに接続されたゲートと負の電源電位Ｖｓｓに
接続されたソースとを有するｎＭＯＳトランジスタ５０
と、入力端子ＩＮに接続されたゲートと正の電源電位Ｖ
ｃｃに接続されたソースとｎＭＯＳトランジスタ５０の
ドレインに接続されたドレインとを有するｐＭＯＳトラ
ンジスタ５１とを備えている。そして、ｎＭＯＳトラン
ジスタ５０のドレインとｐＭＯＳトランジスタ５１のド
レインとの接続ノードが出力端子ＯＵＴとなる。

【００５０】ｎＭＯＳトランジスタ５０は、図１３、図
１４（ａ）に示すように、第１の実施形態で説明した構
造である。

【００５１】ｐＭＯＳトランジスタ５１は、図１３、図
１４（ｃ）に示すように、ｎＭＯＳトランジスタ５０の
各半導体領域の導電型を逆にしたものである。すなわ
ち、素子部Ａ１では、ｎＭＯＳトランジスタ５０が作り
込まれているシリコン基板１の表面内に設けられたドレ
イン領域（ｐ^＋型半導体領域）３０の表面内にウェル領
域（ｎ型半導体領域）３１が設けられ、ウェル領域３１
の表面内にソース領域（ｐ^＋型半導体領域）３２が設け
られている。そして、ソース領域３２表面（シリコン基
板表面）からドレイン領域３０に達するようにして、ｎ
ＭＯＳトランジスタ５０と共用されるゲート電極１３が
ゲート絶縁膜１４を介在して埋め込まれている。

【００５２】コンタクト部Ａ２では、素子部Ａ１におけ
るドレイン領域３０の一部がシリコン基板表面に達する
ようにして延設され、同じく素子部Ａ１におけるウェル
領域３１の一部が同じくシリコン基板１表面に達するよ
うにして延設されている。そして、ドレイン領域３０と
ウェル領域３１との間には、シリコン基板１表面からウ
ェル領域３１よりも深くまで埋め込まれた絶縁膜１５を
有しており、両者を電気的に分離している。

【００５３】素子部Ａ１とコンタクト部Ａ２との間の領
域が絶縁部Ａ３となっており、絶縁膜１５がシリコン基
板１表面からドレイン領域３０に達するようにして設け
られている。但し、素子部Ａ１におけるウェル領域３１
よりも深くに位置する絶縁膜１５の一部が除去されてお
り、この領域を介して、素子部Ａ１のウェル領域３１と
コンタクト部Ａ２のウェル領域３１とが電気的に接続さ
れている。素子部Ａ１のドレイン領域３０とコンタクト
部Ａ２のドレイン領域３０とは、絶縁膜１５よりも深い
位置を介して電気的に接続される。また、素子部Ａ１の
ゲート電極１３及びソース領域３２は、絶縁膜１５によ
ってコンタクト部Ａ２とは電気的に完全に分離されてい
る。

【００５４】上記のようなｐＭＯＳトランジスタ５１と
ｎＭＯＳトランジスタ５０とが、ゲート電極１３を共用
し、且つコンタクト部Ａ２におけるドレイン領域１０、
３０が接するようにして（図１４（ｂ）参照）同一シリ
コン基板１内に形成されている。すなわち、導電型を逆
にする２つのＭＯＳトランジスタが、互いのソース・ド
レイン・ウェル領域がゲート電極１３に対して対称とな
るようにシリコン基板１内に形成されている。そして、
ゲート電極１３がインバータの入力端子ＩＮ、ドレイン
領域１０、３０が出力端子ＯＵＴとなり、ｎＭＯＳトラ
ンジスタ５０、ｐＭＯＳトランジスタ５１の各ソース領
域１２、３２は素子部Ａ１において電源電位Ｖｓｓ、電
源電位Ｖｃｃに接続され、両者のウェル領域１１、３１
はコンタクト部Ａ２において接地電位に接続されてい
る。

【００５５】次に、上記構成のＭＯＳトランジスタの動
作について図１６を用いて説明する。図１６はインバー
タ回路の入力・出力信号の状態図（真理値表）である。
ゲート電極１３に負の閾値電圧（“０”）を印加する
と、ｐＭＯＳトランジスタ５１の素子部Ａ１のウェル領
域３１においてゲート絶縁膜１４に接する領域にチャネ
ルが形成される。すると、ソース領域３２内のホールが
チャネルを介してドレイン領域に流れ込み、ｐＭＯＳト
ランジスタ５１はオン状態となる。他方、ｎＭＯＳトラ
ンジスタ５０の素子部Ａ１のウェル領域１１にはチャネ
ルが形成されないからオフ状態である。その結果、出力
端子ＯＵＴは電源電位（出力“１”）となる。

【００５６】逆に、ゲート電極１３に正の閾値電圧
（“１”）を印加すると、ｎＭＯＳトランジスタ５０の
素子部Ａ１のウェル領域１１においてゲート絶縁膜１４
に接する領域にチャネルが形成される。すると、ソース
領域１２内の電子がチャネルを介してドレイン領域に流
れ込み、ｎＭＯＳトランジスタ５０はオン状態となる。
他方、ｐＭＯＳトランジスタ５１の素子部Ａ１のウェル
領域３１にはチャネルが形成されないからオフ状態であ
る。その結果、出力端子ＯＵＴは接地電位（出力
“０”）となる。

【００５７】本実施形態のように、第１の実施形態に係
るＭＯＳトランジスタを用いて論理回路を構成すれば、
論理回路の占有面積の縮小化及び配線の削減が可能とな
る。この点について、従来構造のＭＯＳトランジスタを
用いた場合と比較しつつ説明する。図１７は本実施形態
に係るインバータの斜視断面図である。図１８、図１９
は従来のプレーナ型及びＳＧＴ構造のＭＯＳトランジス
タを用いて構成したインバータの斜視断面図である。

【００５８】図１８、図１９に示すように、従来のプレ
ーナ型及びＳＧＴ構造のＭＯＳトランジスタを用いてイ
ンバータを構成する場合、ｎＭＯＳトランジスタ、ｐＭ
ＯＳトランジスタは、素子分離領域４００で電気的に分
離されたｐ型ウェル領域１００及びｎ型ウェル領域３０
０内にそれぞれを形成される。そして、ｎＭＯＳトラン
ジスタのソース領域１１０は金属配線層２１０−１で電
源電位Ｖｓｓに接続され、ｐＭＯＳトランジスタのソー
ス領域３１０は金属配線層２１０−２で電源電位Ｖｃｃ
へ接続される。また両者のドレイン領域１２０、３２０
は、素子分離領域４００を跨ぐようにして設けられた金
属配線層２１０−３によって接続された後、出力端子Ｏ
ＵＴに接続される。

【００５９】上記従来のインバータ回路に対して、本実
施形態に係る構造では、図１７に示すように、ゲート電
極１３によって分離された領域に、該ゲート電極１３を
挟むようにしてｎＭＯＳトランジスタ及びｐＭＯＳトラ
ンジスタを形成している。そして、ｎＭＯＳトランジス
タのソース領域１２は金属配線層２１−１で電源電位Ｖ
ｓｓに接続され、ｐＭＯＳトランジスタのソース領域３
２は金属配線層２１−２で電源電位Ｖｃｃへ接続され
る。また両者のドレイン領域１０、３０は、共通のドレ
イン電極２１−３によって接続され、直接出力端子ＯＵ
Ｔに接続される。

【００６０】すなわち、本実施形態に係る構造では、ウ
ェル領域を電気的に分離する素子分離領域４００を必要
としない。その為、インバータを構成するのに必要な素
子面積を縮小できる。更に２つのドレイン領域１０、３
０は隣接しているため、共通の電極２１−３を使用で
き、両者を接続するための金属配線層２１０−３が必要
ない。従って、インバータを構成するための配線数を削
減できる。その結果、論理回路の製造コストの削減及び
製造工程の簡略化が実現できる。

【００６１】次に、この発明の第３の実施形態に係る半
導体素子及び半導体装置について図２０、図２１（ａ）
乃至（ｄ）、及び図２２を用いて説明する。本実施形態
は、上記第１の実施形態で説明したＭＯＳトランジスタ
を用いてＮＯＲ回路を構成したものである。図２０は上
記第１の実施形態で説明したＭＯＳトランジスタを用い
て構成したＮＯＲ回路の斜視断面図である。また、図２
１（ａ）は図２０におけるＸ７−Ｘ７’線方向の断面を
含む斜視断面図、図２１（ｂ）はＸ８−Ｘ８’線方向の
断面を含む斜視断面図、図２１（ｃ）はＸ９−Ｘ９’線
方向の断面図を含む斜視断面図、図２１（ｄ）はＸ１０
−Ｘ１０’線方向の断面図を含む斜視断面図であり、図
２２は等価回路図である。

【００６２】図２２に示すようにＮＯＲ回路は、ｎＭＯ
Ｓトランジスタ５２、５４及びｐＭＯＳトランジスタ５
３、５５を備えており、ｎＭＯＳトランジスタ５２とｐ
ＭＯＳトランジスタ５３とはインバータ５６を構成して
いる。ｎＭＯＳトランジスタ５２は、入力端子ＩＮ１に
接続されたゲート、負の電源電位Ｖｓｓに接続されたソ
ース、及び出力端子ＯＵＴに接続されたドレインを有し
ている。ｎＭＯＳトランジスタ５４は、入力端子ＩＮ２
に接続されたゲート、電源電位Ｖｓｓに接続されたソー
ス、及び出力端子ＯＵＴに接続されたドレインを有して
いる。ｐＭＯＳトランジスタ５３は、入力端子ＩＮ１に
接続されたゲート及び出力端子ＯＵＴに接続されたドレ
インを有している。ｐＭＯＳトランジスタ５５は、入力
端子ＩＮ２に接続されたゲート、正の電源電位Ｖｃｃに
接続されたソース、及びｐＭＯＳトランジスタ５３のソ
ースに接続されたドレインを有している。

【００６３】ｎＭＯＳトランジスタ５２とｐＭＯＳトラ
ンジスタ５３とによって構成されるインバータ５６は、
図２０、図２１（ｂ）に示すように上記第２の実施形態
で説明した構造である。すなわち、互いに共用するゲー
ト電極１３−１に対して対称となるようにしてシリコン
基板中に２つのＭＯＳトランジスタ５２、５３が形成さ
れている。

【００６４】ｎＭＯＳトランジスタ５４は、図２０、図
２１（ａ）、（ｂ）に示すように、ｎＭＯＳトランジス
タ５２と共用するソース・ドレイン領域１０、１１及び
ウェル領域１１並びにゲート電極１３−１と電気的に分
離されたゲート電極１３−３を備えている。

【００６５】またｐＭＯＳトランジスタ５１は、図２
０、図２１（ｄ）に示すように、素子部Ａ１において、
シリコン基板１の表面内に設けられたソース領域（ｐ^＋
型半導体領域）３０の表面内にウェル領域（ｎ型半導体
領域）３１が設けられ、ウェル領域３１の表面内にドレ
イン領域（ｐ^＋型半導体領域）３２が設けられている。
このｐＭＯＳトランジスタのドレイン領域となるｐ^＋型
半導体領域は、ｐＭＯＳトランジスタのソース領域と共
用されている。そして、ドレイン領域３２表面（シリコ
ン基板表面）からソース領域３０に達するようにして、
ゲート電極１３−１、１３−３と電気的に分離されたゲ
ート電極１３−２がゲート絶縁膜１４を介在して埋め込
まれている。

【００６６】ｐＭＯＳトランジスタ５３、５５間には分
離部が設けられている。この分離部では、絶縁部Ａ３の
絶縁膜１５が素子部Ａ１にも延設されており、ドレイン
領域３０−１とソース領域３０−２とを電気的に分離し
ている。また分離部では、ｐＭＯＳトランジスタ５３の
ウェル領域３１−１とｐＭＯＳトランジスタ５５のウェ
ル領域３１−２とが接合している。

【００６７】そして、ゲート電極１３−１がＮＯＲ回路
の入力端子ＩＮ１、ゲート電極１３−２、１３−３が入
力端子ＩＮ２、ドレイン領域１０、３０−１が出力端子
ＯＵＴとなる。またｎＭＯＳトランジスタ５２、５４で
共用するソース領域１２が素子部Ａ１において電源電位
Ｖｓｓに接続され、ｎＭＯＳトランジスタ５２、５４の
ウェル領域１１及びｐＭＯＳトランジスタ５３、５５の
ウェル領域３１−１、３１−２がコンタクト部Ａ２にお
いて接地電位に接続され、ｐＭＯＳトランジスタ５５の
ソース領域３０−２がコンタクト部Ａ２において電源電
位Ｖｃｃに接続されている。

【００６８】次に、上記構成のＭＯＳトランジスタの動
作について図２３を用いて説明する。図２３はＮＯＲ回
路の入力・出力信号の状態図（真理値表）である。ゲー
ト電極１３−１（入力端子ＩＮ１）及びゲート電極１３
−２、１３−３（入力端子ＩＮ２）に負の閾値電圧
（“０”）を印加すると、ｐＭＯＳトランジスタ５３、
５５の素子部Ａ１のウェル領域３１−１、３１−２にお
いてゲート絶縁膜１４−１、１４−２に接する領域にチ
ャネルが形成される。すると、ｐＭＯＳトランジスタ５
３、５５がオン状態となる。他方、ｎＭＯＳトランジス
タ５２、５４の素子部Ａ１のウェル領域１１にはチャネ
ルが形成されないからオフ状態である。その結果、出力
端子ＯＵＴは電源電位（出力“１”）となる。

【００６９】ゲート電極１３−１（入力端子ＩＮ１）に
負の閾値電圧（“０”）、ゲート電極１３−２、１３−
３（入力端子ＩＮ２）に正の閾値電圧（“１”）を印加
すると、ｎＭＯＳトランジスタ５４の素子部Ａ１のウェ
ル領域１１においてゲート絶縁膜１４−３に接する領域
にチャネルが形成される。すると、ｎＭＯＳトランジス
タ５４がオン状態となる。また、同様にしてｐＭＯＳト
ランジスタ５３がオン状態となる。しかし、ｎＭＯＳト
ランジスタ５２及びｐＭＯＳトランジスタ５５がオフ状
態であるため、出力端子ＯＵＴは接地電位（出力
“０”）となる。

【００７０】ゲート電極１３−１（入力端子ＩＮ１）に
正の閾値電圧（“１”）、ゲート電極１３−２、１３−
３（入力端子ＩＮ２）に負の閾値電圧（“０”）を印加
すると、ｎＭＯＳトランジスタ５２の素子部Ａ１のウェ
ル領域１１においてゲート絶縁膜１４−１に接する領域
にチャネルが形成される。すると、ｎＭＯＳトランジス
タ５２がオン状態となる。また、同様にしてｐＭＯＳト
ランジスタ５５がオン状態となる。しかし、ｎＭＯＳト
ランジスタ５４及びｐＭＯＳトランジスタ５３がオフ状
態であるため、出力端子ＯＵＴは接地電位（出力
“０”）となる。

【００７１】ゲート電極１３−１（入力端子ＩＮ１）及
びゲート電極１３−２、１３−３（入力端子ＩＮ２）に
正の閾値電圧（“１”）を印加すると、ｎＭＯＳトラン
ジスタ５２、５４の素子部Ａ１のウェル領域１１におい
てゲート絶縁膜１４−１、１４−２に接する領域にチャ
ネルが形成される。すると、ｎＭＯＳトランジスタ５
２、５４がオン状態となる。他方で、ｐＭＯＳトランジ
スタ５３、５５がオフ状態であるため、出力端子ＯＵＴ
は接地電位（出力“０”）となる。

【００７２】本実施形態のように、インバータ回路のみ
ならずＮＯＲ回路を構成した場合でも、その占有面積の
縮小化及び配線の削減が可能となる。勿論インバータや
ＮＯＲ回路のみならず、例えばＮＡＮＤ回路等、他の論
理回路を構成した場合においても同様の効果が得られ
る。

【００７３】次に、この発明の第４の実施形態に係る半
導体素子及び半導体装置について図２４、図２５（ａ）
乃至（ｆ）、図２６（ａ）乃至（ｆ）及び図２７を用い
て説明する。本実施形態は、上記第１の実施形態で説明
したＭＯＳトランジスタを用いて半導体メモリ、特にＳ
ＲＡＭ（Static Random Access Memory）を構成したも
のである。図２４はＳＲＡＭの斜視断面図である。図２
５（ａ）は図２４におけるＸ１１−Ｘ１１’線方向の断
面を含む斜視断面図、図２５（ｂ）はＸ１２−Ｘ１２’
線方向の断面を含む斜視断面図、図２５（ｃ）はＸ１３
−Ｘ１３’線方向の断面を含む斜視断面図、図２５
（ｄ）はＸ１４−Ｘ１４’線方向の断面を含む斜視断面
図、図２５（ｅ）はＸ１５−Ｘ１５’線方向の断面を含
む斜視断面図、図２５（ｆ）はＸ１６−Ｘ１６’線方向
の断面を含む斜視断面図である。図２６（ａ）は図２４
におけるＸ１７−Ｘ１７’線方向の断面を含む斜視断面
図、図２６（ｂ）はＸ１８−Ｘ１８’線方向の断面を含
む斜視断面図、図２６（ｃ）はＸ１９−Ｘ１９’線方向
の断面を含む斜視断面図、図２６（ｄ）はＸ２０−Ｘ２
０’線方向の断面を含む斜視断面図、図２６（ｅ）はＸ
２１−Ｘ２１’線方向の断面を含む斜視断面図、図２６
（ｆ）はインバータのＸ２２−Ｘ２２’線方向の断面を
含む斜視断面図である。図２７はＳＲＡＭメモリセルの
等価回路図である。

【００７４】図２７に示すようにＳＲＡＭの単位メモリ
セル７０は、２つのＳＲＡＭブロックＢＬＫ１、ＢＬＫ
２を有している。ＳＲＡＭブロックＢＬＫ１は、ｐＭＯ
Ｓトランジスタ５７、ｎＭＯＳトランジスタ５８、５９
を備えており、ｐＭＯＳトランジスタ５７とｎＭＯＳト
ランジスタ５８とによってインバータ６３が構成されて
いる。またＳＲＡＭブロックＢＬＫ２は、ｐＭＯＳトラ
ンジスタ６０とｎＭＯＳトランジスタ６１、６２を備え
ており、ｐＭＯＳトランジスタ６０とｎＭＯＳトランジ
スタ６１とによってインバータ６４が構成されている。
そして、インバータ６３の出力ノードＮ２はインバータ
６４の入力ノードに接続され、インバータ６４の出力ノ
ードＮ１はインバータ６３の入力ノードに接続されてい
る。更に、インバータ６３の出力ノードＮ２はｎＭＯＳ
トランジスタ５９のドレインに接続され、インバータ６
４の出力ノードＮ１はｎＭＯＳトランジスタ６２のドレ
インに接続されている。そして、ｎＭＯＳトランジスタ
５９、６２のゲートがワード線ＷＬに接続され、各々の
ソースがビット線ＢＬ、ＢＬ’に接続されている。

【００７５】上記ＳＲＡＭを構成する各トランジスタ
は、第１の実施形態で説明した構造を有しており、シリ
コン基板１に埋め込み形成されている。図２４、図２５
（ａ）乃至（ｆ）及び図２６（ａ）乃至（ｆ）に示すよ
うに、インバータ６３は上記第２の実施形態で説明した
構造と同様である。またｎＭＯＳトランジスタ５９、６
２の構造も第１の実施形態で説明したのと同様の構造を
有している。インバータ６３、６４とｎＭＯＳトランジ
スタ５９、６２との間には、分離部Ｓ１、Ｓ４及び接続
部Ｊ１、Ｊ４が設けられており、隣接するソース領域
（ｎ^＋型半導体領域）及びウェル領域（ｐ型半導体領
域）を電気的に分離しつつ、ドレイン領域（ｎ ^＋型半導
体領域）を接続している。またｎＭＯＳトランジスタ５
９、６２に隣接して、ＳＲＡＭブロックＢＬＫ１、ＢＬ
Ｋ２を接続するノードＮ１、Ｎ２の接続部Ｊ２、Ｊ３
が、分離部Ｓ２、Ｓ３を介在して設けられている。ＳＲ
ＡＭブロックＢＬＫ１、ＢＬＫ２との間は素子分離領域
となっており、シリコン基板１内に埋め込み形成された
絶縁膜４０が形成されている。

【００７６】本実施形態のように、第１の実施形態に係
るＭＯＳトランジスタを用いてＳＲＡＭを構成した場合
でも、その占有面積の縮小化及び配線の削減が可能とな
る。

【００７７】上記のように、この発明の第１乃至第４の
実施形態に係る半導体素子及び半導体装置によれば、ゲ
ート電極の加工が容易となり、製造工程の簡略化及び製
造コストの削減が可能となる。また、ＭＯＳトランジス
タの特性制御が容易となり、微細化が更に進展しても、
その信頼性を維持・向上できる。更に、層間絶縁膜の膜
厚を必要十分な理想膜厚で形成することが出来ることに
より、更なる製造工程の簡略化及び製造コストの削減を
可能とすると共に、その性能及び信頼性の向上に寄与す
る。同時に、層間絶縁膜の膜厚を余計に厚くする必要が
無いので、コンタクトの加工が容易となり、電極・配線
の製造精度及び信頼性を向上できる。また、回路構成に
必要な面積及び配線を削減することが出来、半導体素子
及び半導体装置の製造コストを更に削減することが可能
となる。

【００７８】なお、上記実施形態に係るＭＯＳトランジ
スタの構造は図１の構造に限定されるものではない。す
なわち、ソース・ドレイン・ウェル領域及びゲート電極
をシリコン基板に埋め込む構成において、これらの電極
をシリコン基板表面から取り出すことの出来る構成であ
れば良い。図１と異なる他の構造としては、例えば図２
８に示す構造等がある。図２８はＭＯＳトランジスタの
斜視断面図である。本構造は、図示するようにゲート電
極１３のチャネル長方向に平行に絶縁部Ａ３、コンタク
ト部Ａ２を順次配したものである。このような構造であ
っても、全ての領域に対してシリコン基板１表面から電
位を与えることが出来る。また、図２９に示す構造で１
つのＭＯＳトランジスタを構成しても良い。図２９はＭ
ＯＳトランジスタの斜視断面図であり、図１に示す同一
導電型のＭＯＳトランジスタを、図１３のインバータ回
路と同様に組み合わせることで、１つのＭＯＳトランジ
スタを構成したものである。本構成によれば、実効的に
チャネル幅を大きくしたのと同様の効果が得られるの
で、ＭＯＳトランジスタの駆動電力量を増大出来る。

【００７９】勿論、本発明はＭＯＳトランジスタにのみ
適用されるものではなく、例えばＳＩＴ（Static Induc
tion Transistor）、ＩＧＢＴ（Insulated Gate Bipola
r Transistor）、またはダイオード等の半導体素子にも
応用できるのは言うまでもない。更に、半導体としてシ
リコンを用いたＭＯＳトランジスタを例に挙げて説明し
たが、例えばガリウム砒素（Gallium Arsenide）やシリ
コンカーバイド（Silicon Carbide）等の化合物半導体
を用いた場合にも本発明は適用できる。また、上記実施
形態ではソース・ドレイン・ウェル領域をイオン注入に
よって形成することで、ＭＯＳトランジスタをシリコン
基板１内に埋め込み形成した場合を例に挙げて説明し
た。しかし、上記領域のいずれかまたは全てを例えばエ
ピタキシャル成長法等により堆積形成してもよい。イオ
ン注入によって形成する場合であっても、その製造方法
は図４（ａ）、（ｂ）、図５乃至図１０を用いて説明し
た方法に限定されるものではない。例えば図６の工程に
おいて、ｎ^＋型半導体領域１０をシリコン基板１表面に
達するまで形成しても良い。この場合には、次の図７の
工程でｐ型不純物を高濃度で打ち込むことで、ｎ^＋型半
導体領域１０中にｐ型半導体領域１１を形成することに
なる。勿論、ｐ型半導体領域１１をシリコン基板１表面
まで形成しても良い。

【００８０】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。

【００８１】

【発明の効果】以上説明したように、この発明によれ
ば、特性制御を簡単化すると共に製造工程を簡略化でき
る半導体素子及び半導体装置を提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの斜視断面図。

【図２】この発明の第１の実施形態に係るＭＯＳトラン
ジスタを示しており、（ａ）図は図１におけるＸ１−Ｘ
１’線、（ｂ）図はＸ２−Ｘ２’線に沿った断面を含む
斜視断面図。

【図３】図１、図２に示す構造の等価回路図。

【図４】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの第１の製造工程を示しており、（ａ）図は斜視
断面図、（ｂ）図は（ａ）図におけるＸ３−Ｘ３’線に
沿った断面を含む斜視断面図。

【図５】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの第２の製造工程を示す斜視断面図。

【図６】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの第３の製造工程を示す斜視断面図。

【図７】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの第４の製造工程を示す斜視断面図。

【図８】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの第５の製造工程を示す斜視断面図。

【図９】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの第６の製造工程を示す斜視断面図。

【図１０】この発明の第１の実施形態に係るＭＯＳトラ
ンジスタの第７の製造工程を示す斜視断面図。

【図１１】この発明の第１の実施形態に係るＭＯＳトラ
ンジスタの一部断面図。

【図１２】この発明の第１の実施形態に係るＭＯＳトラ
ンジスタの断面図。

【図１３】この発明の第２の実施形態に係るインバータ
回路の斜視断面図。

【図１４】この発明の第２の実施形態に係るインバータ
回路を示しており、（ａ）図は図１３におけるＸ４−Ｘ
４’線、（ｂ）図はＸ５−Ｘ５’線、（ｃ）図はＸ６−
Ｘ６’線に沿った断面をそれぞれ含む斜視断面図。

【図１５】図１３、図１４に示す構造の等価回路図。

【図１６】インバータ回路の入出力の状態関係を示す
図。

【図１７】この発明の第２の実施形態に係るインバータ
回路の斜視断面図。

【図１８】従来のプレーナ型ＭＯＳトランジスタを用い
たインバータ回路の斜視断面図。

【図１９】従来のＳＧＴ構造を有するＭＯＳトランジス
タを用いたインバータ回路の斜視断面図。

【図２０】この発明の第３の実施形態に係るＮＯＲ回路
の斜視断面図。

【図２１】この発明の第３の実施形態に係るＮＯＲ回路
を示しており、（ａ）図は図２０におけるＸ７−Ｘ７’
線、（ｂ）図はＸ８−Ｘ８’線、（ｃ）図はＸ９−Ｘ
９’、（ｄ）図はＸ１０−Ｘ１０’線に沿った断面をそ
れぞれ含む斜視断面図。

【図２２】図２０、図２１に示す構造の等価回路図。

【図２３】ＮＯＲ回路の入出力の状態関係を示す図。

【図２４】この発明の第４の実施形態に係るＳＲＡＭの
斜視断面図。

【図２５】この発明の第４の実施形態に係るＳＲＡＭを
示しており、（ａ）図は図２４におけるＸ１１−Ｘ１
１’線、（ｂ）図はＸ１２−Ｘ１２’線、（ｃ）図はＸ
１３−Ｘ１３’線、（ｄ）図はＸ１４−Ｘ１４’線、
（ｅ）図はＸ１５−Ｘ１５’線、（ｆ）図はＸ１６−Ｘ
１６’線に沿った断面をそれぞれ含む斜視断面図。

【図２６】この発明の第４の実施形態に係るＳＲＡＭを
示しており、（ａ）図は図２４におけるＸ１７−Ｘ１
７’線、（ｂ）図はＸ１８−Ｘ１８’線、（ｃ）図はＸ
１９−Ｘ１９’線、（ｄ）図はＸ２０−Ｘ２０’線、
（ｅ）図はＸ２１−Ｘ２１’線、（ｆ）図はＸ２２−Ｘ
２２’線に沿った断面をそれぞれ含む斜視断面図。

【図２７】図２４、図２５（ａ）乃至（ｆ）及び図２６
（ａ）乃至（ｆ）に示す構造の等価回路図。

【図２８】この発明の第１乃至第４の実施形態の変形例
に係るＭＯＳトランジスタの斜視断面図。

【図２９】この発明の第１乃至第４の実施形態の変形例
に係るＭＯＳトランジスタの斜視断面図。

【図３０】従来のプレーナ型ＭＯＳトランジスタの断面
図。

【図３１】従来のプレーナ型ＭＯＳトランジスタの製造
工程を示す図であり、（ａ）乃至（ｅ）図はＭＯＳトラ
ンジスタの第１乃至第５の製造工程を順次示す断面図。

【図３２】従来のプレーナ型ＭＯＳトランジスタの断面
図。

【図３３】従来のプレーナ型ＭＯＳトランジスタの断面
図。

【図３４】従来のＳＧＴ構造を有するＭＯＳトランジス
タの斜視断面図。

【図３５】従来のＳＧＴ構造を有するＭＯＳトランジス
タの断面図。

【符号の説明】

１…シリコン基板 １０、１０−１、１０−２、１２、１２−１〜１２−
４、１１０〜１４０…ｎ^＋半導体領域 １１、１１−１〜１１−４、１００、２３０…ｐ型半導
体領域 １３、１３−１〜１３−４、１６０…ゲート電極 １４、１４−１〜１４−４、１５０…ゲート絶縁膜 １５、１５−１、１５−２、４０、１７０、４００…絶
縁膜 １６、１７…トレンチ １８、１８０…層間絶縁膜 １９、２２０…コンタクトホール ２０、２１−３、１９０、２００…電極 ２１、２１−１〜２１−２、２１０、２１０−１〜２１
０−３…金属配線層 ３０、３０−１、３０−２、３２、３２−１、３２−
２、３１０、３２０…ｐ^＋型半導体領域 ３１、３１−１、３１−２、３００…ｎ型半導体領域 ５０、５２、５４、５８、５９、６１、６２…ｎＭＯＳ
トランジスタ ５１、５３、５５、５７、６０…ｐＭＯＳトランジスタ ５６、６３、６４…インバータ ７０…ＳＲＡＭメモリセル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/10 ３８１ 29/43 29/62 Ｇ Ｆターム(参考） 4M104 AA01 BB01 CC05 DD26 DD43 FF01 FF27 FF31 GG09 GG10 GG16 HH12 HH14 5F048 AA01 AA07 AA09 AB01 AB04 AC03 BA01 BB05 BB19 BC03 BD07 BE03 BE09 BF16 BG14 5F083 BS03 BS04 BS15 BS16 BS27 BS47 BS48 GA01 GA05 GA09 GA28 JA32 NA01 PR03 PR21 PR36 PR40 5F140 AA06 AA39 AB03 AC33 BA01 BA02 BA07 BB04 BB06 BC06 BC12 BC15 BE07 BF01 BF04 BF43 BG28 BG40 BH05 BH06 BH25 BH30 BH43 BK13 BK17 CE07

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面内に設けられた第１導
   電型の第１半導体領域と、 前記第１半導体領域の表面内に設けられた第２導電型の
   第２半導体領域と、 前記第２半導体領域の表面内に設けられた第１導電型の
   第３半導体領域と、 前記第３半導体領域表面から前記第１半導体領域に達す
   る深さにゲート絶縁膜を介在して、前記半導体基板表面
   内に埋め込み形成されたゲート電極とを具備し、前記第
   １、第２半導体領域の一部は前記半導体基板表面まで引
   き出されていることを特徴とする半導体素子。
2. 【請求項２】 半導体基板の表面内に設けられた第１導
   電型の第１半導体領域と、前記第１半導体領域の表面内
   に設けられた第２導電型の第２半導体領域と、前記第２
   半導体領域の表面内に設けられた第１導電型の第３半導
   体領域と、前記第３半導体領域表面から前記第１半導体
   領域に達する深さにゲート絶縁膜を介在して、前記半導
   体基板表面内に埋め込み形成されたゲート電極とを備
   え、前記ゲート絶縁膜に接する前記第２半導体領域内に
   チャネルが形成される素子部と、 前記第１、第２半導体領域が前記半導体基板表面まで引
   き出され、互いに第１絶縁膜で電気的に分離されたコン
   タクト部と、 前記素子部とコンタクト部との間に設けられ、前記素子
   部における前記第３半導体領域及びゲート電極と前記コ
   ンタクト部における前記第１、第２半導体領域との間を
   電気的に分離する第２絶縁膜を備える絶縁部とを具備す
   ることを特徴とする半導体素子。
3. 【請求項３】 前記コンタクト部において前記半導体基
   板表面に露出されている前記第１、第２半導体領域上に
   それぞれ設けられた第１、第２電極と、 前記素子部において前記半導体基板表面に露出されてい
   る前記第３半導体領域上に設けられた第３電極とを更に
   備えることを特徴とする請求項２記載の半導体素子。
4. 【請求項４】 前記絶縁部における前記第２絶縁膜は、
   前記素子部における前記ゲート電極に接する領域では該
   ゲート電極以上の深さを有するようにして設けられ、該
   第２絶縁膜直下の領域で、前記素子部とコンタクト部に
   おける前記第１半導体領域同士及び第２半導体領域同士
   が電気的に接続されることを特徴とする請求項２または
   ３記載の半導体素子。
5. 【請求項５】 半導体基板の表面内に設けられた第１導
   電型の第１半導体領域と、 前記第１半導体領域の表面一部領域内に設けられた第２
   導電型の第２半導体領域と、 前記第２半導体領域の表面一部領域内に設けられた第１
   導電型の第３半導体領域と、 前記第３半導体領域表面から前記第１半導体領域に達す
   る深さにゲート絶縁膜を介在して、前記半導体基板表面
   内に埋め込み形成されたゲート電極と、 前記半導体基板表面において隣接する前記第１、第２半
   導体領域間、並びに前記第３半導体領域及び前記ゲート
   電極と前記第１、第２半導体領域間に設けられた絶縁膜
   とを具備することを特徴とする半導体素子。
6. 【請求項６】 前記半導体基板上に設けられた層間絶縁
   膜と、 前記層間絶縁膜上に設けられ、前記第１乃至第３半導体
   領域と電気的にそれぞれ接続される第１乃至第３金属配
   線層とを更に備えることを特徴とする請求項１乃至５い
   ずれか１項記載の半導体素子。
7. 【請求項７】 請求項１乃至６いずれか１項記載の半導
   体素子を複数含み、隣接する前記半導体素子は、前記ゲ
   ート電極、または前記第１乃至第３半導体領域のいずれ
   かを共用することを特徴とする半導体装置。
8. 【請求項８】 請求項１乃至６いずれか１項記載の半導
   体素子を複数含み、前記半導体素子間で共通接続される
   各々の前記第１乃至第３半導体領域のいずれかが互いに
   隣接して設けられていることを特徴とする半導体装置。
9. 【請求項９】 請求項１乃至４いずれか１項記載の半導
   体素子を少なくとも２つ含み、該半導体素子は前記ゲー
   ト電極を共用し、且つ前記第１乃至第３半導体領域が該
   ゲート電極に対して互いに対称に設けられ、互いに共通
   接続される前記第２半導体領域または第３半導体領域の
   いずれかが前記コンタクト部において隣接して存在する
   ことを特徴とする半導体装置。