JP2012204563A - 半導体素子及び半導体素子の製造方法 - Google Patents

半導体素子及び半導体素子の製造方法 Download PDF

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Abstract

【課題】３次元形の半導体素子において、オン抵抗をより効果的に低減できる半導体素子及び半導体素子の製造方法を提供する。
【解決手段】半導体素子は、ドレイン層と、ドレイン層内に選択的に設けられたドリフト領域と、ドリフト領域内に選択的に設けられたベース領域と、ベース領域内に選択的に設けられたソース領域と、ソース領域又はドレイン層の少なくとも一方の内部に、ソース領域又はドレイン層の少なくとも一方に選択的に設けられた第１，第２の金属層と、ドレイン層の表面に対して略平行な方向に、ソース領域の一部から、ソース領域の少なくとも一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、第１の金属層に接続されたソース電極と、ドレイン層又は第２の金属層に接続されたドレイン電極と、を備える。
【選択図】図２

Description

本発明の実施形態は、半導体素子及び半導体素子の製造方法に関する。
パワー半導体素子においては、オン抵抗の低減化が要求されている。これらの要求に応えるために、近年、チャネル領域を半導体基板の主面だけではなく半導体基板の垂直方向に形成する３次元形の半導体素子が提案されている（例えば、特許文献１参照）。３次元形の半導体素子では、半導体基板の主面に対して、略垂直な方向に、ソース領域、ベース領域、ドレイン領域をそれぞれ延設し、さらに、トレンチ形のゲート電極を設けている。
半導体素子を上記のような構造とすることで、チャネル領域が半導体基板の主面と略平行な方向に形成されると共に、チャネル領域が半導体基板の主面に対し、略垂直な方向にも形成される。その結果、チャネル密度が向上し、半導体素子のオン抵抗が低減する。
特許第３３５６１６２号
しかしながら、チャネル領域が半導体基板の主面に対して垂直な方向に形成した場合、ソース抵抗及びドレイン抵抗が上昇してしまうという問題がある。このため、半導体素子のオン抵抗を十分に低減することができなかった。
本発明の実施形態は、３次元形の半導体素子において、オン抵抗をより効果的に低減できる半導体素子及び半導体素子の製造方法を提供する。
実施形態の半導体素子は、表面及び裏面を有するドレイン層と、ドレイン層の表面から内部にかけて、ドレイン層に選択的に設けられたドリフト領域と、ドリフト領域の表面から内部にかけて、ドリフト領域に選択的に設けられたベース領域と、ベース領域の表面から内部にかけて、ベース領域に選択的に設けられたソース領域と、ソース領域又はドレイン層の少なくとも一方の表面から内部にかけて、ソース領域又はドレイン層の少なくとも一方に選択的に設けられた第１，第２の金属層と、ドレイン層の表面に対して略平行な方向に、ソース領域の一部から、ソース領域の少なくとも一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、第１の金属層に接続されたソース電極と、ドレイン層又は第２の金属層に接続されたドレイン電極と、を備える。
第１の実施形態に係る半導体装置の要部斜視模式図である。 第１の実施形態に係る半導体素子の要部模式図である。 第１の実施形態に係る半導体装置の要部断面模式図である。 第１の実施形態に係る半導体素子の製造工程の説明図である。 第１の実施形態に係る半導体素子の製造工程の説明図である。 第１の実施形態に係る半導体素子の製造工程の説明図である。 第１の実施形態に係る半導体素子の製造工程の説明図である。 第１の実施形態に係る半導体素子の製造工程の説明図である。 第１の実施形態の他の例に係る半導体装置の要部断面模式図である。 第２の実施形態に係る半導体素子の要部模式図である。 第２の実施形態に係る半導体素子の製造工程の説明図である。 第２の実施形態に係る半導体素子の製造工程の説明図である。 第２の実施形態の他の例に係る半導体装置の要部断面模式図である。 第３の実施形態に係る半導体素子の要部模式図である。 第３の実施形態に係る半導体素子の製造工程の説明図である。 第３の実施形態に係る半導体素子の製造工程の説明図である。 第３の実施形態の他の例に係る半導体装置の要部断面模式図である。 第４の実施形態に係る半導体素子の要部模式図である。 第４の実施形態の他の例に係る半導体素子の要部模式図である。 第５の実施形態に係る半導体素子の要部模式図である。 第５の実施形態に係る半導体素子の製造工程の説明図である。 第５の実施形態に係る半導体素子の製造工程の説明図である。 第５の実施形態に係る半導体素子の製造工程の説明図である。 距離Ｌと半導体素子の耐圧との関係を示す図である。 第５の実施形態の他の例に係る半導体素子の要部模式図である。 第５の実施形態の変形例に係る半導体素子の要部模式図である。
以下、図面を参照して、各実施形態について説明するが、後述するソース電極が形成されている面を表面とし、該表面に対向する面を裏面と定義する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１００の要部斜視模式図である。第１の実施形態に係る半導体装置１００は、複数の半導体素子１を備える。図２は、第１の実施形態に係る半導体装置１００が備える半導体素子１の要部模式図である。図２（ａ）は、半導体素子１の要部斜視模式図、図２（ｂ）は、図２（ａ）のＸ−Ｙの位置における断面模式図である。図３は、第１の実施形態に係る半導体装置１００の要部平面模式図である。なお、図１、図２（ａ）及び図３では、後述するドレイン電極４０及びソース電極４１の図示を省略している。
（半導体素子１の構造）
半導体素子１は、３次元形のＭＯＳＦＥＴである。図２に示すように、半導体素子１は、ｎ＋形（第１導電形）のドレイン層１０と、ドリフト領域１１と、ｐ形（第２導電形）のベース領域１２と、ｎ形（第１導電形）のソース領域１３と、金属層１４と、ゲート絶縁膜２０と、ゲート電極２１と、ドレイン電極４０と、ソース電極４１と、ビア電極４５と、層間絶縁膜４６とを備えている。
ドリフト領域１１は、ドレイン層１０表面から内部にかけて選択的に形成されている。なお、ドレイン層１０中に含まれるｎ形不純物濃度は、ドリフト領域１１中に含まれるｎ形不純物濃度よりも高くなっている。ｐ形のベース領域１２は、ドリフト領域１１表面から内部にかけて選択的に形成されている。
ソース領域１３は、ベース領域１２表面から内部にかけて選択的に形成されている。金属層１４は、ソース領域１３表面から内部にかけて選択的に形成されている。ゲート電極２１は、ベース領域１２を挟んで、ソース領域１３の一部からドリフト領域１１の一部の表面から内部にかけて、ゲート絶縁膜２０を介して選択的に形成されている。ゲート電極２１は、トレンチ状であり、ドレイン層１０の主面に対して略垂直な方向に形成されている。
すなわち、ゲート電極２１は、ソース領域１３の一部から、ソース領域１３に隣接するベース領域１２を貫通して、ドリフト領域１１の一部にまで到達している。ゲート絶縁膜２０の下端は、ベース領域１２の下端及びソース領域１３の下端の間に位置する。
ドレイン電極４０は、ドレイン層１０にビア電極４５を介して接続されている。ソース電極４１は、ベース領域１２及びソース領域１３の金属層１４にビア電極４５を介して接続されている。また、ドレイン電極４０とドレイン層１０との間、ソース電極４１と、ドリフト領域１１、ベース領域１２及びソース領域１３との間には層間絶縁膜４６が介在する。
図３に示すように、半導体装置１００の平面における、ドリフト領域１１、ベース領域１２、及びゲート電極２１の配置は、ソース領域１３を中心として、線対称になっている。半導体装置１００は、図３に示すユニットが、ドレイン層１０の主面に対し平行な方向に周期的に配列している。
ドレイン層１０、ドリフト領域１１、ベース領域１２、ソース領域１３の主成分は、例えば、シリコン（Ｓｉ）等の半導体である。金属層１４の材質は、ソース領域１３よりも抵抗が低い金属、例えば、タングステン（Ｗ）である。ゲート電極２１の材質は、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）である。ゲート絶縁膜２０、層間絶縁膜４６及び絶縁層５０の材質は、例えば、酸化シリコン（ＳｉＯ２）である。ドレイン電極４０及びソース電極４１の材質は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）である。
（半導体素子１の製造工程）
図４Ａ〜図４Ｅは、第１の実施形態に係る半導体素子１の製造工程の説明図である。以下、図４Ａ〜図４Ｅを参照して半導体素子１の製造工程について説明する。
（マスク形成工程：図４Ａ（ａ）参照）
先ず、半導体基板（半導体ウェーハ）であるドレイン層１０を準備する。ドレイン層１０の不純物濃度は、例えば、１×１０１８ｃｍ−３以上である。続いて、ドレイン層１０の表面の一部が露出するように選択的にマスク９１を形成する。マスク９１の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
（エッチング工程：図４Ａ（ｂ）参照）
次に、図４Ａ（ｂ）に示すように、マスク９１から露出したドレイン層１０に選択的にエッチング処理を施す。これにより、ドレイン層１０の表面から内部にかけてトレンチ１０ｔが形成される。
（ドリフト領域１１形成工程：図４Ｂ（ａ）参照）
トレンチ１０ｔの内部に、エピタキシャル成長法によって、ｎ形のドリフト領域１１を形成する。ドリフト領域１１の不純物濃度は、例えば、１×１０１２ｃｍ−３〜１×１０１３ｃｍ−３である。これにより、ドレイン層１０の表面から内部にかけてドリフト領域１１が形成される。
ドリフト領域１１の成長については途中で中断し、ドリフト領域１１内に残ったトレンチ１０ｔ内に、エピタキシャル成長法によって、ｐ形のベース領域１２を形成する。これにより、ドリフト領域１１の表面から内部にかけてベース領域１２が形成される。
ベース領域１２の成長を途中で中断し、ベース領域１２内に残ったトレンチ１０ｔ内に、エピタキシャル成長法によって、ｎ＋形のソース領域１３を形成する。これにより、ベース領域１２の表面から内部にかけてソース領域１３が選択的に形成される。
その後、ドリフト領域１１、ベース領域１２及びソース領域１３の表面にＣＭＰ（Chemical Mechanical Polishing）研磨を施し、ドリフト領域１１、ベース領域１２及びソース領域１３の表面を平坦にする。マスク９１は、このＣＭＰ研磨により除去される。
（マスク形成工程：図４Ｂ（ｂ）参照）
次に、図４Ｂ（ｂ）に示すように、ドリフト領域１１、ベース領域１２及びソース領域１３の表面の一部が露出するように選択的にマスク９２を形成する。マスク９２の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
（トレンチ形成工程：図４Ｃ（ａ）参照）
次に、図４Ｃ（ａ）に示すように、マスク９２から開口されたドリフト領域１１、ベース領域１２及びソース領域１３のそれぞれの一部に選択的なエッチング処理を施す。これにより、ドリフト領域１１、ベース領域１２及びソース領域１３のそれぞれの一部にトレンチ２０ｔが形成される。
（ゲート形成工程：図４Ｃ（ｂ）参照）
続いて、トレンチ２０ｔ内を高温下で、酸化性雰囲気に晒す。これにより、トレンチ２０ｔの側面及び底面にゲート絶縁膜２０が形成される。続いて、トレンチ２０ｔ内に、ゲート絶縁膜２０を介して、ＣＶＤ（Chemical Vapor Deposition）によってゲート電極２１を形成する。
これにより、ベース領域１２を挟んだドリフト領域１１からソース領域１３の一部の表面から内部にかけて、トレンチ状のゲート電極２１が選択的に形成される。ゲート電極２１を形成した後、マスク９２は除去される。
（マスク形成工程：図４Ｄ（ａ）参照）
次に、ソース領域１３の表面の一部が露出するように選択的にマスク９３を形成する。マスク９３の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
（トレンチ形成工程：図４Ｄ（ｂ）参照）
次に、図４Ｄ（ｂ）に示すように、マスク９３から開口されたソース領域１３の一部に選択的なエッチング処理を施す。これにより、ソース領域１３の一部にトレンチ１４ｔが形成される。
（金属層形成工程：図４Ｅ参照）
続いて、トレンチ１４ｔ内に、金属層１４を形成する。金属層１４の形成は、埋め込み性及びバリアメタルが不要である等の観点からＷ−ＣＶＤ（タングステンＣＶＤ）を用いるのが好ましいが、これに限定されない。埋め込み性が確保されるのであれば、例えば、Ａｌ−ＣＶＤやＰＶＤを用いても構わない。これにより、ソース領域１３の一部の表面から内部にかけて、トレンチ状の金属層１４が選択的に形成される。金属層１４を形成した後、マスク９３は除去される。
この後、図２（ｂ）に示すように、ドレイン層１０、ドリフト領域１１、ベース領域１２、ソース領域１３及び金属層１４上に層間絶縁膜４６を形成する。その後、層間絶縁膜４６に形成したビアホールをタングステン（Ｗ）等の金属材料で埋めてビア電極４５を形成する。その後、層間絶縁膜４６及びビア電極４５上にドレイン電極４０及びソース電極４１を形成する。
以上のように、第１の実施形態に係る半導体素子１では、ソース領域１３表面から内部にかけて選択的に金属層１４を形成し、該金属層１４にソース電極４１を接続している。金属層１４を設けることにより、ソース領域１３の電気抵抗（ソース抵抗）を低減することができる。その結果、半導体素子１のオン抵抗を効果的に低減することができる。
なお、図４Ａ〜図４Ｅを参照して説明した半導体素子１の製造工程では、ゲート電極２１を形成した後に金属層１４を形成しているが、金属層１４を形成した後にゲート電極２１を形成してもよい。また、ドレイン電極４０は、図５に示すように半導体素子１の裏面側に形成してもよい。
（第２の実施形態）
図６は、第２の実施形態に係る半導体素子２の要部斜視模式図である。図６（ａ）は、半導体素子２の要部斜視模式図、図６（ｂ）は、図６（ａ）のＸ−Ｙの位置における断面模式図である。以下、図６を参照して、第２の実施形態に係る半導体素子２の構造について説明するが、図２〜図４Ｅで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。なお、図６（ａ）では、ドレイン電極４０及びソース電極４１の図示を省略している。
（半導体素子２の構造）
半導体素子２は、３次元形のＭＯＳＦＥＴである。図６に示すように、半導体素子２は、ドレイン層１０表面から内部にかけて選択的に形成された金属層１５をさらに備えている。金属層１５を設けることにより、ドレイン層１０の電気抵抗（ドレイン抵抗）を低減することができる。その結果、半導体素子２のオン抵抗をさらに低減することができる。その他の構造は、図３を参照して説明した半導体素子１の構造と同じである。
（半導体素子２の製造工程）
図７Ａ及び図７Ｂは、第２の実施形態に係る半導体素子２の製造工程の説明図である。以下、図７Ａ及び図７Ｂを参照して半導体素子２の製造工程について説明するが、図４Ｃ（ｂ）を参照して説明したゲート電極２１を形成する工程までは、半導体素子１の製造工程と同じである。このため、この第２の実施形態では、ゲート電極２１を形成した後の製造工程について説明する。また、図２〜図４Ｅで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。
（マスク形成工程：図７Ａ（ａ）参照）
次に、図７Ａ（ａ）に示すように、ソース領域１３及びドレイン層１０の表面の一部が露出するように選択的にマスク９４を形成する。マスク９４の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
（トレンチ形成工程：図７Ａ（ｂ）参照）
次に、図７Ａ（ｂ）に示すように、マスク９４から開口されたソース領域１３及びドレイン層１０の一部に選択的なエッチング処理を施す。これにより、ソース領域１３の一部及びドレイン層１０の一部に、それぞれトレンチ１４ｔ及びトレンチ１５ｔが形成される。
（金属層形成工程：図７Ｂ参照）
続いて、トレンチ１４ｔ及びトレンチ１５ｔ内に、金属層１４及び金属層１５を形成する。金属層１４及び金属層１５の形成は、埋め込み性及びバリアメタルが不要である等の観点からＷ−ＣＶＤ（タングステンＣＶＤ）を用いるのが好ましいが、これに限定されない。埋め込み性が確保されるのであれば、例えば、Ａｌ−ＣＶＤやＰＶＤを用いても構わない。これにより、ソース領域１３及びドレイン層１０の一部の表面から内部にかけて、トレンチ状の金属層１４及び金属層１５が選択的に形成される。金属層１４及び金属層１５を形成した後、マスク９４は除去される。
この後、図６（ｂ）に示すように、ドレイン層１０、ドリフト領域１１、ベース領域１２、ソース領域１３、金属層１４及び金属層１５上に層間絶縁膜４６を形成する。その後、層間絶縁膜４６に形成したビアホールをタングステン（Ｗ）等の金属材料で埋めてビア電極４５を形成する。その後、層間絶縁膜４６及びビア電極４５上にドレイン電極４０及びソース電極４１を形成する。
以上のように、第２の実施形態に係る半導体素子２では、ソース領域１３表面から内部にかけて選択的に金属層１４を形成し、該金属層１４にソース電極４１を接続していることに加え、ドレイン層１０表面から内部にかけて選択的に金属層１５を形成し、該金属層１５にドレイン電極４０を接続している。金属層１５を設けることにより、ドレイン層１０の電気抵抗（ドレイン抵抗）を低減することができる。その結果、半導体素子２のオン抵抗をさらに低減することができる。
また、ソース領域１３の金属層１４と、ドレイン層１０の金属層１５とを同時、つまり同一の工程で形成しているので、金属層１４と金属層１５を別々の工程で形成する場合に比べて半導体素子２の製造工程数を削減することができる。その他の効果は、第１の実施形態に係る半導体素子１と同じである。
なお、金属層１４と金属層１５を別々の工程で形成する場合、金属層１４及び金属層１５の深さ方向に対する長さを同一とする必要はない。また、第１の実施形態に係る半導体素子１と同様に、金属層１４及び金属層１５を形成した後にゲート電極２１を形成してもよい。また、ドレイン電極４０は、図８に示すように半導体素子２の裏面側に形成してもよい。
（第３の実施形態）
図９は、第３の実施形態に係る半導体素子３の要部斜視模式図である。図９（ａ）は、半導体素子３の要部斜視模式図、図９（ｂ）は、図９（ａ）のＸ−Ｙの位置における断面模式図である。以下、図９を参照して、第３の実施形態に係る半導体素子３の構造について説明するが、図２〜図７Ｂで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。なお、図９（ａ）では、ドレイン電極４０及びソース電極４１の図示を省略している。
（半導体素子３の構造）
半導体素子３は、３次元形のＭＯＳＦＥＴである。図９に示すように、半導体素子３は、ソース領域１３の表面から内部にかけて選択的に形成された金属層１４Ａがベース領域１２の一部まで延伸している。このため、ソース領域１３とベース領域１２とが電気的に接続され、ベース領域１２をソース領域１３と同電位に固定することができる。その結果、図９（ｂ）に示すようにベース領域１２表面上にビア電極を設ける必要がなくなる。その他の構造は、図６を参照して説明した半導体素子２の構造と同じである。
（半導体素子３の製造工程）
図１０Ａ及び図１０Ｂは、第３の実施形態に係る半導体素子３の製造工程の説明図である。以下、図１０Ａ及び図１０Ｂを参照して半導体素子３の製造工程について説明するが、図４Ｃ（ｂ）を参照して説明したゲート電極２１を形成する工程までは、半導体素子１の製造工程と同じである。このため、この第３の実施形態では、ゲート電極２１を形成した後の製造工程について説明する。また、図２〜図７Ｂで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。
（マスク形成工程：図１０Ａ（ａ）参照）
次に、図１０Ａ（ａ）に示すように、ソース領域１３、ベース領域１２及びドレイン層１０の表面の一部が露出するように選択的にマスク９５を形成する。マスク９５の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
（トレンチ形成工程：図１０Ａ（ｂ）参照）
次に、図１０Ａ（ｂ）に示すように、マスク９５から開口されたソース領域１３、ベース領域１２及びドレイン層１０の一部に選択的なエッチング処理を施す。これにより、ソース領域１３、ベース領域１２及びドレイン層１０の一部に、それぞれトレンチ１４Ａｔ及びトレンチ１５ｔが形成される。
（金属層形成工程：図１０Ｂ参照）
続いて、トレンチ１４Ａｔ及びトレンチ１５ｔ内に、金属層１４Ａ及び金属層１５を形成する。金属層１４Ａ及び金属層１５の形成は、埋め込み性及びバリアメタルが不要である等の観点からＷ−ＣＶＤ（タングステンＣＶＤ）を用いるのが好ましいが、これに限定されない。埋め込み性が確保されるのであれば、例えば、Ａｌ−ＣＶＤやＰＶＤを用いても構わない。これにより、ソース領域１３及びベース領域１２の一部の表面から内部にかけてトレンチ状の金属層１４Ａが形成され、ドレイン層１０の一部の表面から内部にかけて金属層１５が選択的に形成される。金属層１４Ａ及び金属層１５を形成した後、マスク９５は除去される。
この後、図１１に示すように、ドレイン層１０、ドリフト領域１１、ベース領域１２、ソース領域１３、金属層１４Ａ及び金属層１５上に層間絶縁膜４６を形成する。その後、層間絶縁膜４６に形成したビアホールをタングステン（Ｗ）等の金属材料で埋めてビア電極４５を形成する。その後、層間絶縁膜４６及びビア電極４５上にドレイン電極４０及びソース電極４１を形成する。
以上のように、第３の実施形態に係る半導体素子３では、ソース領域１３の金属層１４Ａをベース領域１２まで延伸して形成しているため、ソース領域１３とベース領域１２とが電気的に接続される。このように、ソース領域１３とベース領域１２とを電気的に接続することでベース領域１２をソース領域１３と同電位に固定することができる。
この場合、ベース領域１２又はソース領域１３の両方にドレイン電極４０を接続する必要がないためドレイン電極４０のレイアウトの制約を低減することができる。その他の効果は、第１，第２の実施形態に係る半導体素子１，２と同じである。
なお、第１の実施形態に係る半導体素子１と同様に、金属層１４Ａ及び金属層１５を形成した後にゲート電極２１を形成してもよい。また、ドレイン電極４０は、図１１に示すように半導体素子３の裏面側に形成してもよい。
（第４の実施形態）
図１２は、第４の実施形態に係る半導体素子４の要部斜視模式図である。以下、図１２を参照して、第４の実施形態に係る半導体素子４の構造について説明するが、図２〜図１０Ｂで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。なお、図１２では、ドレイン電極４０及びソース電極４１の図示を省略している。
（半導体素子４の構造）
半導体素子４は、３次元形のＭＯＳＦＥＴである。第４の実施形態に係る半導体素子４は、図１２に示すように金属材料（例えば、タングステン（Ｗ））からなるゲート電極２１Ａを備えている。ゲート電極２１Ａを電気抵抗の低い金属材料で形成することで、ゲート抵抗を低減することができる。その結果、半導体素子４のスイッチング速度を向上することができる。
（半導体素子４の製造工程）
次に、半導体素子４の製造工程について説明するが、第３の実施形態に係る半導体素子３と、この第４の実施形態に係る半導体素子４との違いは、ゲート電極の材料（ポリシリコン（Ｐｏｌｙ−Ｓｉ）と金属）の違いだけである。このため、この第４の実施形態では、ゲート電極２１Ａの製造工程についてのみ説明し、重複した説明を省略する。また、図２〜図１０Ｂで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。
図４Ｃ（ａ）を参照して説明したように、マスク９２から開口されたドリフト領域１１、ベース領域１２、及びソース領域１３のそれぞれの一部に選択的なエッチング処理を施し、トレンチ２０ｔを形成する。
その後、トレンチ２０ｔ内を高温下で、酸化性雰囲気に晒して、トレンチ２０ｔの側面及び底面にゲート絶縁膜２０を形成し、続いて、トレンチ２０ｔ内に、ゲート絶縁膜２０を介して、例えば、Ｗ−ＣＶＤ（タングステンＣＶＤ）によりゲート電極２１Ａを形成する。なお、ゲート電極２１Ａの形成は、埋め込み性及びバリアメタルが不要である等の観点からＷ−ＣＶＤを用いるのが好ましいが、これに限定されない。埋め込み性が確保されるのであれば、例えば、Ａｌ−ＣＶＤやＰＶＤを用いても構わない。
以上のように、第４の実施形態に係る半導体素子４は、ゲート電極２１Ａをポリシリコンに比べて電気抵抗の低い金属材料で形成しているので、ゲート抵抗を低減することができる。その結果、半導体素子４のスイッチング速度を向上することができる。その他の効果は、第１〜第３の実施形態に係る半導体素子１〜３と同じである。なお、図１３に示すように、ドレイン電極４０をドレイン層１０の裏面側に形成してもよい。
（第５の実施形態）
図１４は、第５の実施形態に係る半導体素子５の要部斜視模式図である。図１４（ａ）は、半導体素子５の要部斜視模式図、図１４（ｂ）は、図１４（ａ）のＸ−Ｙの位置における断面模式図である。以下、図１４を参照して、第５の実施形態に係る半導体素子５の構造について説明するが、図２〜図１３で説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。なお、図１４（ａ）では、ドレイン電極４０及びソース電極４１の図示を省略している。
（半導体素子５の構造）
半導体素子５は、３次元形のＭＯＳＦＥＴである。図１４に示すように、半導体素子５には、ドレイン層１０の上に絶縁層５０が設けられている。また、半導体素子５には、ドリフト領域１１の表面に、絶縁層５０のすぐ隣に、絶縁層５０の長手方向に沿ってｐ＋形（第２導電形）のコンタクト領域３０が選択的に設けられている。コンタクト領域３０は、ベース領域１２に隣接している。コンタクト領域３０の不純物濃度は、ベース領域１２の不純物濃度よりも高い。コンタクト領域３０は、例えば、半導体装置１００内で発生するキャリア（例えば、正孔）をソース電極４１に排出することが可能なキャリア抜き領域である。
図１４に示すように、半導体素子５では、ｐ＋形のコンタクト領域３０がｎ−形のドリフト領域１１を介してｎ＋形のドレイン層１０に接近して、距離Ｌの位置に配置されている。つまり、ソース電極４１及びドレイン電極４０間に、コンタクト領域３０をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２５がドレイン層１０から距離Ｌの位置に形成される。
（半導体素子５の製造工程）
図１５Ａ〜図１５Ｃは、第５の実施形態に係る半導体素子５の製造工程の説明図である。以下、図１５Ａ〜図１５Ｃを参照して半導体素子５の製造工程について説明する。なお、図２〜図１２で説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。
（マスク形成工程：図１５Ａ（ａ）参照）
先ず、半導体基板（半導体ウェーハ）であるドレイン層１０を準備する。ドレイン層１０の不純物濃度は、例えば、１×１０１８ｃｍ−３以上である。続いて、ドレイン層１０の表面の一部が露出するように選択的に絶縁層５０を形成する。絶縁層５０の材質は、酸化シリコン（ＳｉＯ２）である。
（エッチング工程：図１５Ａ（ｂ）参照）
次に、図１５Ａ（ｂ）に示すように、絶縁層５０から開口されたドレイン層１０に選択的にエッチング処理を施す。これにより、ドレイン層１０の表面から内部にかけてトレンチ１０ｔが形成される。
（ドリフト領域１１形成工程：図１５Ｂ（ａ）参照）
トレンチ１０ｔの内部に、エピタキシャル成長法によって、ｎ形のドリフト領域１１を形成する。ドリフト領域１１の不純物濃度は、例えば、１×１０１２ｃｍ−３〜１×１０１３ｃｍ−３である。これにより、ドレイン層１０の表面から内部にかけてドリフト領域１１が形成される。
ドリフト領域１１の成長については途中で中断し、ドリフト領域１１内に残ったトレンチ１０ｔ内に、エピタキシャル成長法によって、ｐ形のベース領域１２を形成する。これにより、ドリフト領域１１の表面から内部にかけてベース領域１２が形成される。
ベース領域１２の成長を途中で中断し、ベース領域１２内に残ったトレンチ１０ｔ内に、エピタキシャル成長法によって、ｎ＋形のソース領域１３を形成する。これにより、ベース領域１２の表面から内部にかけてソース領域１３が選択的に形成される。
その後、ドリフト領域１１、ベース領域１２及びソース領域１３の表面にＣＭＰ（Chemical Mechanical Polishing）研磨を施し、ドリフト領域１１、ベース領域１２及びソース領域１３の表面が、絶縁膜５０の表面と同じ高さとなるまで研磨する。
（ゲート電極２１Ａ及び金属層１４Ａ，１５の形成工程：図１５Ｂ（ｂ）参照）
その後、図１５Ｂ（ｂ）に示すように、ゲート電極２１Ａ、金属層１４Ａ及び金属層１５を形成する。なお、金属層１４Ａ及び金属層１５の形成工程については、図１０Ａ及び図１０Ｂを参照して説明した。また、ゲート電極２１Ａの成形工程については、図１２を参照して説明した。このため、ゲート電極２１Ａ、金属層１４Ａ及び金属層１５の形成工程については、重複した説明を省略する。
（マスク形成工程：図１５Ｃ（ａ）参照）
次に、図１５Ｃ（ａ）に示すように、ドリフト領域１１の一部の表面が露出するように選択的にマスク９６を形成する。マスク９６の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
（コンタクト領域形成工程：図１５Ｃ（ｂ）参照）
続いて、表面が露出したドリフト領域１１に、ｐ形不純物（例えば、ボロン（Ｂ））をイオン注入し、熱処理を行う。これにより、図１５Ｃ（ｂ）に示すように、絶縁層５０のすぐ隣に、絶縁層５０の長手方向に沿って延在するコンタクト領域３０が形成される。なお、マスク９６は、イオン注入後に除去される。
図１６は、距離Ｌ（コンタクト領域３０とドレイン層１０間の距離）と半導体素子の耐圧との関係を示す図である。なお、図１６の横軸は、距離Ｌ、縦軸は、半導体素子５の素子耐圧（Ｖ）である。
ソース領域１３／ベース領域１２／ドリフト領域１１における素子耐圧は、距離Ｌに依存しない。このため、図１６のラインＡに示すように、距離Ｌに対して素子耐圧（Ｖ）の値が一定となる。一方、ｐｎダイオード２５がある場合、距離Ｌが短くなるほどｐｎダイオード２５付近において正孔が発生し易くなり、ｐｎダイオード２５によるツェナー降伏が増す。このため、図１６のラインＢに示すように、距離Ｌが短くなるほど、素子耐圧（Ｖ）は低下する。
このように、半導体素子５においては、距離Ｌを調整することにより、ゲート電極２１Ａの下端部付近、あるいは、ベース領域１２と、ドリフト領域１１との接合界面においてアバランシェ降伏が発生する前に、ｐｎダイオード２５付近においてアバランシェ降伏を発生し易くすることができる。つまり、距離Ｌを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極２１の下端部付近、あるいは、ベース領域１２とドリフト領域１１との接合界面から、ｐｎダイオード２５付近に移行することができる。
ｐｎダイオード２５付近において発生した正孔は、ｐｎダイオード２５近傍に設けられたコンタクト領域３０を通じて、速やかにソース電極４１側に排出される。半導体素子５では、ｐｎダイオード２５がベース領域１２外に形成されているため、ｐｎダイオード２５付近において発生した正孔がベース領域１２内に流入し難い構成になっている。このため、アバランシェ降伏によって発生した正孔がベース領域１２内に流入し難くなり、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体素子５の素子耐圧が向上する。
以上のように、第５の実施形態に係る半導体素子５は、ソース電極４１とドレイン電極４０と間に、コンタクト領域３０をｐ側、ドレイン層１０をｎ側とするｐｎダイオード２５が形成しているので、半導体素子５の素子耐圧を向上することができる。また、コンタクト領域３０を絶縁層５０のすぐ隣に、絶縁層５０の長手方向に沿って形成しているので、マスク９６を形成する際の露光アライメントを行いやすくなる。その他の効果は、第１〜第４の実施形態に係る半導体素子１〜４と同じである。なお、図１７に示すようにドレイン電極４０をドレイン層１０の裏面側に形成してもよい。
（第５の実施形態の変形例）
図１８は、第５の実施形態の変形例に係る半導体素子６，７の要部模式図である。第５の実施形態に係る半導体素子５では、ｐ＋形のコンタクト領域３０を、絶縁層５０のすぐ隣に、絶縁層５０の長手方向に沿って延在するように形成したが、コンタクト領域３０を形成する位置は、図１４に示す位置に限られない。
例えば、図１８（ａ）に示すように、絶縁層５０のから離れた位置に、絶縁層５０の長手方向に沿って延在するようにコンタクト領域３０を形成してもよく、図１８（ｂ）に示すように、絶縁層５０の長手方向に対して略直交する方向にコンタクト領域３０を形成するようにしてもよい。図１８に示す位置にコンタクト領域３０を形成した場合でも、コンタクト領域３０をｐ側、ドレイン層１０をｎ側とするｐｎダイオードが形成されるため半導体素子６、７の素子耐圧を向上することができる。その他の効果は、第１〜第４の実施形態に係る半導体素子１〜４の効果と同じである。なお、図１８（ａ）に示す位置にコンタクト領域３０を形成する場合は、絶縁層５０を省略してもよい。
（その他の実施形態）
以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
例えば、第１〜第３の実施形に係る半導体素子１〜３のゲート電極２０を、第４の実施形態に係る半導体素子４のゲート電極２１Ａに置き換えてもよい。第５の実施形態に係る半導体素子５のゲート電極２１Ａを、第１〜第３の実施形に係る半導体素子１〜３のゲート電極２０に置き換えてもよい。
第２の実施形態に係る半導体素子２の金属層１４を省略してもよい。第３の実施形態に係る半導体素子３の金属層１５を省略してもよい。第３の実施形態に係る半導体素子３の金属層１５を省略してもよい。
第４の実施形態に係る半導体素子４の金属層１４Ａを、第１の実施形態に係る半導体素子１の金属層１４に置き換えてもよい。第４の実施形態に係る半導体素子４の金属層１４Ａを省略してもよい。第４の実施形態に係る半導体素子４の金属層１５を省略してもよい。
第５の実施形態に係る半導体素子５の金属層１４Ａを第１の実施形態１に係る金属１４に置き換えてもよい。第５の実施形態に係る半導体素子５の金属層１４Ａを省略してもよい。第５の実施形態に係る半導体素子５の金属層１５を省略してもよい。
また、第1〜第４の実施形態に係る半導体素子１〜４に、コンタクト領域３０を形成するようにしてもよい。
さらに、上記各実施形態では、ｎ形のＭＯＳＦＥＴを例に説明したが、ｐ形のＭＯＳＦＥＴであってもよい。この場合、ドレイン層１０、ドリフト領域及びソース領域１３がｐ形（第２導電形）、ベース領域１２及びコンタクト領域３０がｎ形（第１導電形）となる。
１〜５…半導体素子、１０…ドレイン層、１１…ドリフト領域、１２…ベース領域、１３…ソース領域、１４，１４Ａ，１５…金属層、２０…ゲート絶縁膜、２１，２１Ａ…ゲート電極、２５…ダイオード、３０…コンタクト領域、４０…ドレイン電極、４１…ソース電極、４５…ビア電極、４６…層間絶縁膜、５０…絶縁層、９１〜９６…マスク、１００…半導体装置。

Claims (16)

  1. 表面及び裏面を有するドレイン層と、
    前記ドレイン層の表面から内部にかけて、前記ドレイン層に選択的に設けられたドリフト領域と、
    前記ドリフト領域の表面から内部にかけて、前記ドリフト領域に選択的に設けられたベース領域と、
    前記ベース領域の表面から内部にかけて、前記ベース領域に選択的に設けられたソース領域と、
    前記ソース領域又は前記ドレイン層の少なくとも一方の表面から内部にかけて、前記ソース領域又は前記ドレイン層の少なくとも一方に選択的に設けられた第１，第２の金属層と、
    前記ドレイン層の表面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の少なくとも一部に隣接するベース領域を貫通して、前記ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、
    前記第１の金属層に接続されたソース電極と、
    前記ドレイン層又は前記第２の金属層に接続されたドレイン電極と、
    を備える半導体素子。
  2. 前記第１の金属層が、前記ベース領域の少なくとも一部にまで延伸している請求項１に記載の半導体素子。
  3. 前記ゲート電極が、金属材料からなる請求項１又は請求項２に記載の半導体素子。
  4. 前記ドリフト領域の表面で、かつ、前記ドレイン層表面から離れた位置に選択的に設けられ、前記ベース領域の不純物濃度よりも高い濃度の不純物が含まれたコンタクト領域をさらに備える請求項１乃至請求項３のいずれか１項に記載の半導体素子。
  5. 前記ドレイン層の表面から内部にかけて、前記ドレイン層に設けられた絶縁層をさらに備える請求項４に記載の半導体素子。
  6. 前記コンタクト領域の裏面を含む平面と、前記絶縁層の裏面を含む平面とが、前記平面に対して垂直方向に離れている請求項５に記載の半導体素子。
  7. 前記ドレイン層、前記ドリフト領域及び前記ソース領域が第１導電形であり、前記ベース領域が第２導電形である請求項１乃至請求項３のいずれか１項に記載の半導体素子。
  8. 前記ドレイン層、前記ドリフト領域及び前記ソース領域が第１導電形であり、前記ベース領域及び前記コンタクト領域が第２導電形である請求項４乃至請求項６のいずれか１項に記載の半導体素子。
  9. 前記ドレイン層、前記ドリフト領域及び前記ソース領域が第２導電形であり、前記ベース領域が第１導電形である請求項１乃至請求項３のいずれか１項に記載の半導体素子。
  10. 前記ドレイン層、前記ドリフト領域及び前記ソース領域が第２導電形であり、前記ベース領域及び前記コンタクト領域が第１導電形である請求項４乃至請求項６のいずれか１項に記載の半導体素子。
  11. 表面及び裏面を有するドレイン層に、前記ドレイン層の表面から前記表面に対して垂直方向に第１のトレンチを選択的に形成する工程と、
    前記第１のトレンチ内に、ドリフト領域、ベース領域及びソース領域を同順に形成する工程と、
    前記ドレイン層の表面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の少なくとも一部に隣接するベース領域を貫通して、前記ドリフト領域の一部にまで到達する第２のトレンチを形成する工程と、
    前記第２のトレンチ内にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の表面にゲート電極を形成する工程と、
    前記ソース領域又は前記ソース領域の少なくとも一方の表面に、前記ソース領域又は前記ソース領域の少なくとも一方の表面から内部にかけて第３,第４のトレンチを選択的に形成する工程と、
    前記第３，第４のトレンチ内の少なくともに一方に、第１，第２の金属層を形成する工程と、
    前記第１の金属層に電気的に接続されるソース電極を形成する工程と、
    前記ドレイン層又は前記第２の金属層に電気的に接続されるドレイン電極を形成する工程と、
    を有する半導体素子の製造方法。
  12. 前記第３のトレンチは、前記ソース領域及びベース領域の表面に、前記ソース領域及びベース領域の表面から内部にかけて選択的に形成されている請求項１１に記載の半導体素子の製造方法。
  13. 前記第３，第４のトレンチを、同一の工程で形成する請求項１１又は請求項１２に記載の半導体素子の製造方法。
  14. 前記第１，第２の金属層を、同一の工程で形成する請求項１１乃至請求項１３のいずれか１項に記載の半導体素子の製造方法。
  15. 前記ドリフト領域の表面で、かつ、前記ドレイン層表面から離れた位置に選択的に不純物をドープして、前記ベース領域の不純物濃度よりも高い濃度の不純物が含まれたコンタクト領域を形成する工程をさらに有する請求項１１乃至請求項１４のいずれか１項に記載の半導体素子の製造方法。
  16. 前記第１のトレンチを形成する前に、前記ドレイン層の表面に選択的に絶縁膜を形成する工程をさらに有し、
    前記第１のトレンチは、前記絶縁膜が形成される領域以外の領域に形成される請求項１５に記載の半導体素子の製造方法。
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