CN112005379B - 半导体装置及其制造方法 - Google Patents

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Abstract

具备：第一导电型的漂移区域(21)，其具有接触部(211)以及沿着基板的主面延伸的延伸部(212)；第二导电型的列区域(22)，其沿着与延伸部(212)的延伸方向垂直的方向与延伸部(212)交替配置，一端部与接触部(211)连接；第二导电型的阱区域(23)，其分别与列区域(22)的另一端部以及延伸部(212)的前端连接；电场缓和电极(30)，其经由绝缘膜(60)配置在除了形成于延伸部(212)和列区域(22)之间的界面上的电压保持pn结部以外的剩余的pn结部的至少一部分的上方。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
为了实现高耐压且低导通电阻，开发有交替配置n型半导体区域和p型半导体区域而周期性地形成pn结的超连接(SJ)结构的半导体装置(参照专利文献1)。在SJ结构的半导体装置中，主电流流过n型杂质浓度较高的漂移区域，从而能够降低导通电阻。另一方面，在反向偏压时，由于从pn结延伸的耗尽层使得漂移区域被耗尽，从而确保了高耐压。。
现有技术文献
专利文献
专利文献1：日本特开2000-26417号公报
在交替配置了n型漂移区域和p型列区域的SJ结构的半导体装置中，在与半导体装置的主电流流动的方向不同的方向上，耗尽层延伸的漂移区域和列区域之间的界面的电场均匀。但是，存在电场集中在该界面以外的pn结从而导致耐压降低的问题。
发明内容
本发明是鉴于上述课题而完成的，其目的在于提供一种具有超连接结构且能够抑制耐压降低的半导体装置及半导体装置的制造方法。
本发明的一个方面的半导体装置的要点在于，具备经由绝缘膜配置在除了形成于构成SJ结构的漂移区域的延伸部和列区域(column region)的界面上的电压保持pn结部以外的剩余的pn结部的至少一部分的上方的电场缓和电极。
本发明的另一方面的半导体装置的制造方法的要点在于包含在形成于构成SJ结构的漂移区域的延伸部和列区域之间的界面上的电压保持pn结部以外的剩余的pn结部的至少一部分的上方，经由绝缘膜形成电场缓和电极的工序。
根据本发明，能够提供具有超连接结构并且能够抑制耐压降低的半导体装置以及半导体装置的制造方法。
附图说明
图1是表示本发明第一实施方式的半导体装置的结构的示意立体图。
图2是表示本发明第一实施方式的半导体装置的结构的示意平面图。
图3是表示本发明第一实施方式的半导体装置在施加反向电压时的状态的示意平面图。
图4是表示用于计算电场强度的实施模型的立体图。
图5是表示用于计算电场强度的比较模型的立体图。
图6是用于说明计算电场强度的截面的平面图。
图7是表示沿着第一截面的电场强度的计算结果的曲线图。
图8是表示沿着第二截面的电场强度的计算结果的曲线图。
图9是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(其一)。
图10是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(其二)。
图11是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(其三)。
图12是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(其四)。
图13是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(其五)。
图14是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(其六)。
图15是表示本发明第一实施方式的半导体装置的电场缓和电极的形状的其他示例的示意立体图。
图16是图15所示的半导体装置的示意平面图。
图17是表示本发明第一实施方式的第一变形例的半导体装置的结构的示意立体图。
图18是表示本发明第一实施方式的第二变形例的半导体装置的结构的示意立体图。
图19是表示本发明第一实施方式的第三变形例的半导体装置的结构的示意立体图。
图20是表示本发明第二实施方式的半导体装置的结构的示意立体图。
图21是表示本发明第三实施方式的半导体装置的结构的示意立体图。
图22是用于说明本发明第三实施方式的半导体装置的制造方法的立体图(其一)。
图23是用于说明本发明第三实施方式的半导体装置的制造方法的立体图(其二)。
图24是用于说明本发明第三实施方式的半导体装置的制造方法的立体图(其三)。
图25是用于说明本发明第三实施方式的半导体装置的制造方法的立体图(其四)。
图26是用于说明本发明第三实施方式的半导体装置的制造方法的立体图(其五)。
具体实施方式
以下，参照附图对实施方式进行说明。在附图的记载中，对同一部分赋予相同符号并省略说明。但是，附图是示意性的，包含厚度与平面尺寸的关系、各层的厚度的比率等与现实的物体不同的部分。另外，在附图相互间也包含彼此的尺寸的关系和比率不同的部分。
(第一实施方式)
图1所示的本发明第一实施方式的半导体装置具备：基板10、配置在基板10的主面的半导体层20、配置在半导体层20的上面的绝缘膜60、经由绝缘膜60配置在半导体层20的上方的电场缓和电极30。为了便于理解半导体装置的结构，透过绝缘膜60表示了半导体装置。即，绝缘膜60仅表示了外缘(以下相同。)
如图1所示，半导体层20具备：第一导电型的漂移区域21、第二导电型的列区域22和第二导电型的阱区域23。漂移区域21具有接触部211、以及从接触部211的一部分沿着基板10的主面延伸的延伸部212。列区域22沿着与漂移区域21的延伸部212的延伸方向(以下称为“延伸方向”)垂直的方向与延伸部212交替配置，一端部与漂移区域21的接触部211连接。阱区域23分别与列区域22的另一端部和漂移区域21的延伸部212的前端连接。
第一导电型和第二导电型是相互相反的导电型。即，若第一导电型是n型，则第二导电型是p型，若第一导电型是p型，则第二导电型是n型。以下，示例性地说明第一导电型是n型，第二导电型是p型的情况。
图1所示的半导体装置具有漂移区域21的延伸部212沿着与基板10的主面平行的方向排列、多个延伸部212和多个列区域22交替配置的SJ结构。在施加反向电压时，通过从形成于漂移区域21的延伸部212和列区域22之间的界面上的pn结部(以下称为“电压保持pn结部”)延伸的耗尽层，使得漂移区域21的延伸部212和列区域22被耗尽。因此，对于半导体装置能够获得高耐压。另外，以下，将除了电压保持pn结部以外的剩余的pn结部称为“周边pn结部”。
漂移区域21的接触部211和阱区域23隔着SJ结构而相对配置。在阱区域23与漂移区域21的延伸部212的前端连接的区域，形成了周边pn结(以下称为“第一周边pn结部”)。另外，在列区域22的端部与漂移区域21的接触部211连接的区域形成了周边pn结(以下称为“第二周边pn结部”)。绝缘膜60覆盖第一周边pn结部和第二周边pn结部，且配置在漂移区域21、列区域22和阱区域23的上方。
电场缓和电极30经由绝缘膜60配置在周边pn结部的至少一部分的上方。在图1所示的半导体装置中，电场缓和电极30配置在第一周边pn结部和第二周边pn结部的上方。
图1所示的半导体装置还具备：与阱区域23电连接的第一主电极40、以及与漂移区域21的接触部211电连接的第二主电极50。在图1中，第一主电极40配置在阱区域23的上面，第二主电极50配置在接触部211的上面。
第一主电极40是在导通状态下流过半导体装置的主电流的电流路径的一端部。第二主电极50是主电流的电流路径的另一端部。图1所示的半导体装置是将第一主电极40作为阳极电极、将第二主电极50作为阴极电极的二极管。以下，第一主电极40和第二主电极50统称为“主电极”。
电场缓和电极30具有配置在周边pn结部中的接近第一主电极40的pn结部的至少一部分的上方并与第一主电极40电连接的部分。而且，电场缓和电极30具有配置在周边pn结部中的接近第二主电极50的pn结部的至少一部分的上方并与第二主电极50电连接的部分。图1所示的电场缓和电极30具有：配置在第一周边pn结部的上方并与第一主电极40电连接的第一电极部31、配置在第二周边pn结部的上方并与第二主电极50电连接的第二电极部32。
即，如图2所示，第一电极部31从第一主电极40延伸，越过第一周边pn结部向半导体层20的上方伸出。第二电极部32从第二主电极50延伸，越过第二周边pn结部向半导体层20的上方伸出。因此，第一电极部31与第一主电极40具有相同的电位，第二电极部32与第二主电极50具有相同的电位。图2透过第一主电极40、第二主电极50、电场缓和电极30和绝缘膜60图示了半导体层20的上面(以下在平面图中同样)。
以下，对图1所示的半导体装置的基本动作进行说明。
在导通动作中，通过将第一主电极40作为基准电位向第二主电极50施加低电压(正向电压)，使阱区域23与漂移区域21的延伸部212之间的能垒变低。因此，电子从漂移区域21流入阱区域23，正向电流在第一主电极40和第二主电极50之间流动。
在断开动作中，通过将第一主电极40作为基准电位向第二主电极50施加高电压(反向电压)，使阱区域23与漂移区域21的延伸部212之间的能垒变高。因此，电子不会从漂移区域21流向阱区域23。
在断开状态下，如图3中的箭头200所示，耗尽层也从漂移区域21的延伸部212与列区域22的界面扩展。然后，当反向电压变大到一定程度时，漂移区域21的延伸部212和列区域22都处于完全耗尽的状态(夹断状态)。通过处于夹断状态，使漂移区域21的延伸部212和列区域22的电场分布成为均匀的矩形分布，施加到半导体装置上的最大电场大大降低。由此，半导体装置的耐压提高。
为了在断开状态下使SJ结构完全耗尽以获得高耐压，需要将n型半导体区域的n型杂质的总量与p型半导体区域的p型杂质的总量之比设定在1附近。因此，将漂移区域21的延伸部212的n型杂质的浓度Nd、列区域22的p型杂质的浓度Na、延伸部212的宽度Wn、列区域22的宽度Wp设定为满足以下公式(1)：
Na×Wp＝Nd×Wn (1)
宽度Wn和宽度Wp是漂移区域21的延伸部212和列区域22交替配置的方向的宽度。
通过使漂移区域21的延伸部212和列区域22的杂质浓度设置为满足公式(1)，利用从电压保持pn结部延伸的耗尽层使延伸部212和列区域22耗尽，从而获得高耐压。同时，能够抑制漂移区域21的电阻值。
然而，在图3中用圆形标记包围的第一周边pn结部101和第二周边pn结部102中，在施加反向电压时，电场容易集中。这是因为，在周边pn结部公式(1)的关系不成立，没有获得n型半导体区域和p型半导体区域的电荷平衡。当电场集中在周边pn结部时，则半导体装置的耐压降低。
与此相对，在图1所示的半导体装置中，通过在周边pn结部的上方配置电场缓和电极30，使得电位的分布梯度变缓，能够缓和电场的集中。通过将电场缓和电极30配置在上方，耗尽层在周边pn结部平滑地延伸。这样，通过控制耗尽层的曲率，使得电位缓慢变化，电场的集中得到缓和。因此，缓和了在第一周边pn结部101和第二周边pn结部102的电场集中。
此时，通过在接近第一主电极40的第一周边pn结部101的上方配置与第一主电极40具有相同电位的第一电极部31，能够极大地缓和在第一周边pn结部101的电场集中。另外，通过在接近第二主电极50的第二周边pn结部102的上方配置与第二主电极50具有相同电位的第二电极部32，可以极大地缓和在第二周边pn结部102的电场集中。
以下利用图4、图5所示的模型来说明通过电场缓和电极30缓和电场集中的效果。
图4所示的模型与图1所示的半导体装置相同，是在第一周边pn结部101和第二周边pn结部102的上方配置了电场缓和电极30的实施模型。即，在第一周边pn结部101的上方配置有与第一主电极40连接的电场缓和电极30的第一电极部31，在第二周边pn结部102的上方配置有与第二主电极50连接的电场缓和电极30的第二电极部32。另一方面，图5所示的模型是不具有电场缓和电极30的比较模型。
图6表示进行了电场强度计算的第一截面S1和第二截面S2的范围。第一截面S1是沿着包含第一周边pn结部101的延伸方向的截面。第二截面S2是沿着包含第二周边pn结部102的延伸方向的截面。位置A是阱区域23和第一主电极40连接的区域的端部，位置B是第一周边pn结部101，位置C是第二周边pn结部102，位置D是漂移区域21和第二主电极50连接的区域的端部。
图7表示沿着第一截面S1的电场强度的计算结果，图8表示沿着第二截面S2的电场强度的计算结果。在图7和图8中，用实线的特性E1表示了图4所示的实施模型的电场强度，用虚线的特性E2表示了图5所示的比较模型的电场强度。
如图7所示，在第一截面S1中，第一周边pn结部101的位置B处的实施模型的电场强度的峰值低于比较模型。即，通过电场缓和电极30，缓和了在第一周边pn结部101的电场集中。
如图8所示，在第二截面S2中，第二周边pn结部102的位置C处的实施模型的电场强度的峰值低于比较模型。即，通过电场缓和电极30缓和了在第二周边pn结部102的电场集中。在第二截面S2中，在位置B处也是实施模型的电场强度的峰值低于比较模型。这是因为，在图4所示的实施模型中，在杂质浓度不同的阱区域23和列区域22之间的界面的上方也配置有电场缓和电极30的第一电极部31，使得电场集中得到缓和。
另外，通过在所有周边pn结部的上方配置电场缓和电极30，能够增大抑制耐压降低的效果。但是，通过在周边pn结部的至少一部分的上方配置电场缓和电极30，就能够抑制耐压的降低。
因此，也可以设置电场缓和电极30未配置在上方的区域。由此，能够降低在电场缓和电极30和半导体层20之间产生的寄生电容。
例如，可以在第一周边pn结部101的上方配置电场缓和电极30，而在第二周边pn结部102的上方不配置电场缓和电极30。另外，也可以在第一周边pn结部101的上方不配置电场缓和电极30，而在第二周边pn结部102的上方配置电场缓和电极30。或者，可以仅在第一周边pn结部101的一部分的上方配置电场缓和电极30，或者仅在第二周边pn结部102的一部分的上方配置电场缓和电极30。
另外，在图1所示的半导体装置中，如图2和图3所示，将电场缓和电极30的与延伸方向垂直的方向的宽度设定为在周边pn结部的上方的区域比其他区域更宽。即，在周边pn结部以外的半导体层20的上方没有配置电场缓和电极30。由此，在缓和周边pn结部的电场集中的同时，能够降低周边pn结部以外的区域和电场缓和电极30之间产生的寄生电容。
如上所述，根据本发明第一实施方式的半导体装置，通过在周边pn结部的上方配置电场缓和电极30，能够缓和在周边pn结部的电场集中。其结果是，能够抑制具有SJ结构的半导体装置的耐压降低。
基板10优选使用绝缘性基板。通过使用绝缘性基板，能够简化在同一基板10上集成多个半导体装置时的元件分离工艺。另外，在将半导体装置安装到冷却器的情况下，可以省略安装在基板10和冷却器之间的绝缘性基板。这里，所谓“具有绝缘性”的基板是指基板的电阻率在数千Ω·cm以上。
例如，将具有绝缘性的碳化硅(SiC)用于基板10。在SiC中存在多个聚类(晶体多态)，但可以使用具有代表性的4H的SiC基板作为基板10。通过对基板10使用SiC基板，能够提高基板10的绝缘性，并且能够提高导热率。因此，可以将基板10的背面直接安装到冷却机构，能够高效地冷却半导体装置。根据该结构，由于SiC基板的导热率大，所以能够有效地散发在半导体装置处于导通状态时主电流引起的发热。SiC是宽带隙半导体，由于内在载波数少，所以容易实现高绝缘性，从而能够实现高耐压的半导体装置。
以下，参照附图说明本发明的第一实施方式所涉及的半导体装置的制造方法。另外，以下所述的半导体装置的制造方法是一个示例，包括其变形例，可以通过除此以外的各种制造方法来实现。
首先，通过离子注入在作为非掺杂的碳化硅绝缘半导体的基板10的主面上形成阱区域23。例如，如图9所示，对在基板10的主面的整个面上形成的掩模材料111进行图案化，露出形成基板10的阱区域23的区域。然后，通过将掩模材料111作为掩模在基板10中掺杂p型杂质的离子注入，选择性地形成阱区域23。阱区域23的杂质浓度例如为1E15/cm3～1E19/cm3左右。
作为一般的掩模材料可以使用硅氧化物膜，作为沉积方法可以使用热CVD法和等离子CVD法。作为图案化方法可以使用光刻法。即，将图案化的光致抗蚀剂膜作为掩模，蚀刻掩模材料。作为蚀刻方法，可以使用利用了氟酸的湿法蚀刻、以及反应性离子蚀刻等干法蚀刻。接着，用氧等离子或硫酸等去除光致抗蚀剂膜。由此，图案化掩模材料。
接着，将经过图案化的新掩模材料112作为掩模，如图10所示，通过离子注入对基板10掺杂p型杂质从而选择性地形成列区域22。而且，如图11所示，将经过图案化的掩模材料113作为掩模，通过离子注入对基板10掺杂n型杂质从而选择性地形成漂移区域21。另外，为了便于理解结构，仅表示了掩模材料113的外缘。列区域22和漂移区域21的杂质浓度例如为1E15/cm3～1E19/cm3左右。
在此之前的工序中的离子注入中，例如作为n型杂质使用氮(N)，作为p型杂质使用铝(Al)和硼(B)。另外，通过在将基板10的温度加热到600℃左右的状态下进行离子注入，能够抑制在离子注入的区域中产生晶体缺陷。然后，通过对离子注入的杂质进行热处理来活化。例如，在氩环境中或氮气环境中进行1700℃左右的热处理。
接着，如图12所示，在漂移区域21、列区域22和阱区域23的上方形成绝缘膜60，绝缘膜60可以使用例如硅氧化物膜。作为硅氧化物膜的沉积方法，可以使用热CVD法和等离子CVD法。
然后，如图13所示，通过光刻技术将图案化后的光致抗蚀剂膜114作为掩模从而选择性地蚀刻绝缘膜60，形成接触孔600。作为蚀刻方法，例如使用利用了氟酸的湿法蚀刻或反应性离子蚀刻等干法蚀刻。
接着，填充接触孔600而形成电极膜70。并且，例如，如图14所示，通过将光致抗蚀剂膜115作为掩模的干法蚀刻，对电极膜70进行图案化。电极膜70是将第一主电极40和电场缓和电极30的第一电极部31一体化的第一电极膜71、以及将第二主电极50和电场缓和电极30的第二电极部32一体化的第二电极膜72。
电极膜70一般为金属膜。电极膜70的材料可以使用钛(Ti)、镍(Ni)、钼(Mo)等金属材料。另外，也可以使用钛/镍/银(Ti/Ni/Ag)等的层叠膜作为电极膜70。电极膜70的形成是在通过溅射法、电子束(EB)蒸镀法等将金属材料全部沉积之后，对金属材料进行蚀刻而形成。或者，也可以通过电镀工艺用金属材料将接触孔600填充而形成电极膜70。
此时，以第一电极膜71和第二电极膜72的各自的一部分经由绝缘膜60覆盖周边pn结部的方式而形成电极膜70。即，配置在第一电极膜71的第一周边pn结部101上方的部分是电场缓和电极30的第一电极部31。另外，配置在第二电极膜72的第二周边pn结部102上方的部分是电场缓和电极30的第二电极部32。
在上述中，说明了对基板10离子注入杂质而形成漂移区域21和列区域22的示例。通过离子注入形成漂移区域21和列区域22，与通过外延生长形成的情况相比，可以降低制造成本。
另外，虽然对使用SiC基板作为基板10示例进行了说明，但是不仅限于SiC基板，也可以使用由带隙较宽的半导体材料构成的基板10。带隙宽的半导体材料有GaN、钻石、ZnO、AlGaN等。
在上述中，表示了电场缓和电极30以一定宽度从与主电极的连接位置延伸至位于半导体层20上方的前端的示例。但是，为了抑制在电场缓和电极30和半导体层20之间产生的寄生电容，例如图15所示，可以使其他部分的宽度窄于电场缓和电极30的周边pn结部的上方的宽度。
在图15所示的半导体装置中，如图16所示，与主电极的连接位置处的宽度比周边pn结部正上方的部分的宽度窄，从而形成电场缓和电极30。在周边pn结部正上方，周边pn结部的整体由电场缓和电极30覆盖。这样，通过在覆盖周边pn结部的部分以外的区域缩小电场缓和电极30的宽度，能够抑制在电场缓和电极30和半导体层20之间产生的寄生电容。
(第一变形例)
在图17所示的第一实施方式的第一变形例的半导体装置中，电场缓和电极30的与基板10相对的下表面相对于基板10的主面而倾斜，电场缓和电极30的下表面与基板10的主面的距离朝向主电极而逐渐变窄。即，电场缓和电极30的第一电极部31的下表面和基板10的主面之间的间隔朝向第一主电极40而逐渐变小。另外，电场缓和电极30的第二电极部32的下表面和基板10的主面之间的间隔朝向第二主电极50逐渐变小。
在图17所示的半导体装置中，周边pn结部的电场扩展到电场缓和电极30的倾斜区域的整体上。因此，根据图17所示的半导体装置，与电场缓和电极30的下表面和基板10的主面平行的情况相比，电场不集中在电场缓和电极30的端部，从而能够进一步缓和电场的集中。
也可以以从电场缓和电极30的下方的周边pn结部到电场缓和电极30的下表面的各部分的距离大致恒定的方式，使电场缓和电极30的下表面和基板10之间的距离逐渐变窄。即，从位于第一电极部31的半导体层20的上方的一端部到与第一主电极40连接的另一端部，使第一周边pn结部101与第一电极部31的下表面之间的距离接近恒定。另外，从位于第二电极部32的半导体层20的上方的一端部到与第二主电极50连接的另一端部，使第二周边pn结部102与第二电极部32的下表面之间的距离接近恒定。
其结果是，电场均等地分散在电场缓和电极30的倾斜区域的整体，电场的集中得到进一步缓和。例如，通过使电场缓和电极30的下表面和基板10的主面所呈的角接近45度，而能够使周边pn结部和电场缓和电极30的下表面的各部分之间的距离恒定。
在图17所示的半导体装置的制造中，在形成绝缘膜60之后，例如通过湿法蚀刻对绝缘膜60的上面进行蚀刻，从而使绝缘膜60的上面相对于基板10的主面倾斜。通过在该绝缘膜60的上面形成电场缓和电极30，得到图17所示的电场缓和电极30。电场缓和电极30的下表面可以平滑地倾斜，也可以以多台阶形状整体倾斜。
(第二变形例)
图18所示的第一实施方式的第二变形例的半导体装置，漂移区域21具备在基板10的厚度方向上与列区域22层叠并配置在列区域22的下方的层叠部分213。层叠部分213的一端部与漂移区域21的接触部211连接，另一端部与阱区域23连接。
根据图18所示的半导体装置，通过使漂移区域21的层叠部分213配置在列区域22的正下方，从而在半导体装置的导通状态下，增大主电流的电流路径的截面积。由此，能够降低每单位面积的导通电阻。
为了使得在断开状态下层叠部分213处于夹断状态，层叠部分213形成为使层叠部分213的膜厚作为宽度Wn而满足公式(1)成立。尽管图8中表示了层叠部分213配置在列区域22的下方的示例，但是层叠部分213可以配置在列区域22的上方。
(第三变形例)
图19所示的本发明第一实施方式的第三变形例的半导体装置中，漂移区域21的延伸部212和列区域22沿着基板10的厚度方向层叠。使延伸部212以及列区域22的杂质浓度和膜厚设定为满足公式(1)，在图19所示的半导体装置中，沿着基板10的厚度方向构成SJ结构。
在图1所示的半导体装置中，与基板10的主面平行的水平方向的漂移区域21的延伸部212的宽度和列区域22的宽度依赖于光刻技术等的精度，例如是1μm～几μm左右。另一方面，在图19所示的半导体装置中，漂移区域21的延伸部212的膜厚和列区域22的膜厚可以比水平方向的宽度薄，例如几十nm～几百nm左右。因此，能够缩短构成SJ结构的延伸部212和列区域22的重复周期。因此，在图19所示的半导体装置中，容易成为夹断状态。
在图19中，漂移区域21的延伸部212和列区域22分别为一层，但也可以交替地层叠多个延伸部212和多个列区域22。由此，构成在基板10的厚度方向上以一定的周期排列多个pn结的SJ结构。通过该结构，能够进一步提高半导体装置的耐压。
(第二实施方式)
如图20所示，本发明第二实施方式的半导体装置，漂移区域21的延伸部212的前端和第一主电极40相连接。而且，延伸部212的前端和第一主电极40在界面具有能垒并电连接。另一方面，第二主电极50与漂移区域21的接触部211欧姆连接。
图20所示的半导体装置作为将第一主电极40作为阳极电极，将第二主电极50作为阴极电极的肖特基二极管(SBD)而进行动作。这一点图20所示的半导体装置和图1所示的作为pn结二极管的半导体装置不同。其他构成与图1所示的第一实施方式相同。
第二主电极50的下端到达基板10。即，第一主电极40与漂移区域21的延伸部212以及阱区域23连接。另外，第二主电极50与漂移区域21的接触部211的端部的侧面以及基板10连接。
在图20所示的半导体装置中，将功函数较高的镍(Ni)材料、铂(Pt)材料等金属材料用于第一主电极40，在漂移区域21的延伸部212和第一主电极40之间形成肖特基结。在第二主电极50中，使用钛(Ti)等功函数较低且与漂移区域21的接触部211欧姆连接的材料。
在图20所示的半导体层中，在形成于漂移区域21的接触部211和列区域22连接的区域的周边pn结部的上方，经由绝缘膜配置有电场缓和电极30。由此，能够缓和在周边pn结部的电场集中，从而能够抑制半导体装置的耐压降低。其他的实质上与第一实施方式相同，并且省略重复描述。
(第3实施方式)
如图21所示，本发明第三实施方式的半导体装置还具备控制电极80，其配置在主电极40和第二主电极50之间流动的主电流的电流路径上。控制电极80控制流经电流路径的主电流。另外，半导体层20还具备隔着阱区域23与漂移区域21相对的第一导电型的源极区域24。第一主电极40与源极区域24以及阱区域23电连接。第二主电极50与漂移区域21的接触部211电连接。
跨越源极区域24、列区域22以及阱区域23的上面形成有开口部的多个栅极沟槽延伸至基板10。在栅极沟槽的内壁面配置有栅极绝缘膜85，经由栅极绝缘膜85与阱区域23相对而在栅极沟槽的内部配置有控制电极80。在栅极沟槽彼此之间漂移区域21的延伸部212和阱区域23连接，在导通动作时与栅极绝缘膜85接触的阱区域23中形成沟道区域。
即，图21所示的半导体装置作为将第一主电极40作为源极电极、将第二主电极50作为漏极电极、将控制电极为栅极电极的晶体管而进行动作。第一主电极40与源极区域24以及阱区域23欧姆连接，第二主电极50与漂移区域21的接触部211欧姆连接。另外，在控制电极80的上面形成有将控制电极80彼此电连接的控制电极布线90。为了便于理解结构，仅表示了控制电极布线90的外缘。
其他构成与图1所示的第一实施方式相同。在图21所示的半导体装置中，在半导体层20也构成SJ结构，在周边pn结部的至少一部分的上方经由绝缘膜60而配置有电场缓和电极30。与源极电极连接的电场缓和电极30的第一电极部31配置在第一周边pn结部101的上方，与漏极电极连接的第二电极部32配置在第二周边pn结部102的上方。
下面对图21所示的半导体装置的基本动作进行说明。
在导通动作中，通过以第一主电极40的电位为基准，在向第二主电极50施加正电位的状态下对控制电极80的电位进行控制，由此使半导体装置作为晶体管发挥作用。即，通过使控制电极80和第一主电极40之间的电压为规定的阈值电压以上，在控制电极80侧面的阱区域23的沟道区域形成反转层。由此，半导体装置成为导通状态，主电流在第一主电极40和第二主电极50之间流动。
另一方面，在断开动作中，将控制电极80和第一主电极40之间的电压设为规定的阈值电压以下。由此，反转层消失，切断主电流。
在断开状态下，当从漂移区域21的延伸部212和列区域22的界面扩展耗尽层，并且反向电压增加到一定程度时，漂移区域21的延伸部212和列区域22成为夹断状态。由此，漂移区域21的延伸部212和列区域22的电场分布成为均匀的矩形分布，施加到半导体装置上的最大电场大大降低。
而且，通过在周边pn结部的上方配置电场缓和电极30，能够缓和周边pn结部的电场集中。其结果是，能够抑制半导体装置的耐压降低。其他的实质上与第一实施方式相同，并且省略重复描述。
以下，参照附图说明本发明的第3实施方式的半导体装置的制造方法。另外，以下所述的半导体装置的制造方法是一个示例，包括其变形例，可以通过除此以外的各种制造方法来实现。
与在第一实施方式中参考图9～图12描述的方法同样，在基板10上形成阱区域23、漂移区域21和列区域22。接着，如图22所示，将经过图案化的掩模材料121用作掩模，通过离子注入形成n型源极区域24。源极区域24的杂质浓度例如为1E18/cm3～1E21/cm3左右。
接着，通过将图案化后的掩模材料(未图示)做成掩模的干法蚀刻，如图23所示形成栅极沟槽800。栅极沟槽800形成为在遍布涉及到源极区域24、阱区域23、漂移区域21的延伸部212及列区域22的范围内以到达基板10的深度。
然后，在栅极沟槽800的内壁面形成栅极绝缘膜85。栅极绝缘膜85的形成方法可以是热氧化法或沉积法。例如，在热氧化法的情况下，基体在氧气环境中加热到1100℃左右的温度。由此，在基体接触氧气的所有部分形成硅氧化物膜。
在形成栅极绝缘膜85之后，为了降低阱区域23和栅极绝缘膜85之间的界面的界面水平，可以在氮、氩、N2O等环境中进行约1000℃左右的退火。另外，也可以在直性NO或N2O环境中进行热氧化。这种情况下的温度优选在1100℃～1400℃之间。栅极绝缘膜85的厚度约为几十nm。
接着，填充栅极沟槽800而形成控制电极80。控制电极80的材料一般是多晶硅膜，这里，对将多晶硅膜用于控制电极80的情况进行说明。
作为多晶硅膜的沉积方法，可以使用减压CVD法等。例如，将要沉积的多晶硅膜的厚度设为比栅极沟槽800的宽度的二分之一大的值，用多晶硅膜填充栅极沟槽800。由于从栅极沟槽800的内壁面形成多晶硅膜，因此通过如上所述设定多晶硅膜的厚度，能够利用多晶硅膜完全填充栅极沟槽800。例如，在栅极沟槽800的宽度为2μm的情况下，以膜厚度比1μm更厚的方式形成多晶硅膜。另外，在沉积了多晶硅膜之后，通过在三氯氧磷(POCl3)中进行950℃的退火处理，形成n型的多晶硅膜，使控制电极80具有导电性。
接着，蚀刻多晶硅膜使其平坦化。蚀刻方法可以是各向同性蚀刻或各向异性选择性蚀刻。蚀刻量设定为使多晶硅膜残留在栅极沟槽800内部。例如，在对宽度为2μm的栅极沟槽800将多晶硅膜沉积为1.5μm的厚度的情况下，多晶硅膜的蚀刻量为1.5μm。但是，在蚀刻的控制中，对于1.5μm的蚀刻量，即使过蚀刻几％也没有问题。然后，如图24所示，形成控制电极布线90，将控制电极80彼此电连接。
接着，如图25所示，整体形成绝缘膜60。对于绝缘膜60，例如使用硅氧化物膜。对于沉积方法，可以使用热CVD方法和等离子CVD方法。
然后，通过光刻技术等将经过图案化后的光致抗蚀剂膜设为掩模，选择性地蚀刻绝缘膜60而形成接触孔。然后，将形成在绝缘膜60上的接触孔填充，形成第一电极膜71和第二电极膜72。这些电极膜的材料可以使用Ti、Ni、Mo等金属材料、或者Ti/Ni/Ag等的层叠膜。
例如，在通过溅射法和EB蒸镀法等全面地沉积金属材料之后，如图26所示，通过将光致抗蚀剂膜131做成掩模的干法蚀刻对金属材料进行蚀刻而形成第一电极膜71和第二电极膜72。或者，也可以通过电镀工艺用金属材料填充接触孔而形成第一电极膜71和第二电极膜72。
此时，以第一电极膜71和第二电极膜72的各自的一部分经由绝缘膜60覆盖周边pn结部的方式形成电极膜70。配置在第一电极膜71的第一周边pn结部101上方的部分是电场缓和电极30的第一电极部31。另外，配置在第二电极膜72的第二周边pn结部102上方的部分是电场缓和电极30的第二电极部32。
如上所述，完成图21所示的半导体装置。另外，上述说明了对控制电极80使用第一导电型的多晶硅膜的示例，但也可以使用第二导电型的多晶硅膜。另外，可以将其他半导体材料用于控制电极80，也可以使用金属材料等其他导电材料。例如，第二导电型的聚碳化硅、SiGe、Al等可用于控制电极80的材料。
另外，对将硅氧化物膜用于栅极绝缘膜85的示例进行了说明，但是也可以将硅氮化膜用于栅极绝缘膜85。或者，可以将硅氧化物膜和硅氮化膜的层叠膜用于栅极绝缘膜85。使用硅氮化膜作为栅极绝缘膜85时的各向同性蚀刻可以通过160℃的热磷酸的清洗来进行。
在上述中，说明了半导体装置是将第一主电极40作为源极电极、将第二主电极50作为漏极电极、将控制电极80作为栅极电极的MOS晶体管的情况。然而，半导体装置也可以是其他晶体管。例如，即使在将第一主电极40作为发射极电极、将第二主电极50作为集电极、将控制电极80作为基电极的双极晶体管的情况下，通过在周边pn结部的上方配置电场缓和电极30，也能够抑制半导体装置的耐压降低。
(其他实施方式)
如上所述，通过实施方式对本发明进行了记载，但是不应该理解为构成该公开的一部分的论述及附图限定了本发明。本领域技术人员将从本公开中明确各种替代实施方式、实施例及运用技术。
例如，在上述中，表示了主电极和电场缓和电极30一体形成的示例。然而，主电极和电场缓和电极30可以分离形成。由此，能够与半导体装置的动作独立开，从而能够控制电场集中的缓和。例如，可以优先抑制电场缓和电极30和半导体层20之间的寄生电容。另外，也可以通过金属布线等将第一主电极40和第一电极部31、第二主电极50和第二电极部进行电连接。
因此，当然本发明也包括本文中未描述的各种实施例等。
工业上的可利用性
本发明的半导体装置以及半导体装置的制造方法可用于包括制造具有SJ结构的半导体装置的制造业的电子设备产业。
符号说明
10：基板
20：半导体层。
21：漂移区域
22：列区域
23：阱区域
24：源极区域
30：电场缓和电极
31：第一电极部
32：第二电极部
40：第一主电极
50：第二主电极
60：绝缘膜:
80：控制电极
85：栅极绝缘膜
211：接触部
212：延伸部
213：层叠部分

Claims (14)

1.一种半导体装置，其特征在于，具备：
基板；
第一导电型的漂移区域，其配置在所述基板的主面，具有接触部及从所述接触部的一部分沿着所述基板的主面延伸的延伸部；
第二导电型的列区域，其沿着与所述漂移区域的所述延伸部的延伸方向垂直的方向与所述延伸部交替配置，一端部与所述漂移区域的所述接触部连接；
第二导电型的阱区域，其分别与所述列区域的另一端部和所述漂移区域的所述延伸部的前端连接；
第一主电极，其与所述阱区域电连接；
第二主电极，其与所述漂移区域的所述接触部电连接；
绝缘膜，其配置在所述漂移区域、所述列区域及所述阱区域的上方；
电场缓和电极，其经由所述绝缘膜配置在除了形成于所述漂移区域的所述延伸部和所述列区域之间的界面上的电压保持pn结部以外的剩余的pn结部的至少一部分的上方，
所述电场缓和电极具备配置在所述剩余的pn结部中接近所述第一主电极的pn结部的至少一部分的上方并与所述第一主电极电连接的部分，
在上方配置有所述电场缓和电极的所述剩余的pn结部仅包括：与所述阱区域和所述延伸部的前端连接的第一周边pn结部和与所述列区域的端部和所述接触部连接的第二周边pn结部。
2.如权利要求1所述的半导体装置，其特征在于，
所述电场缓和电极配置在所述剩余的pn结部中的所述漂移区域的所述延伸部和所述阱区域连接的pn结部、以及所述漂移区域的所述接触部和所述列区域连接的pn结部中的至少一个的上方。
3.如权利要求1或2所述的半导体装置，其特征在于，
在剩余的pn结部的所有上方都配置有所述电场缓和电极。
4.如权利要求1或2所述的半导体装置，其特征在于，
所述电场缓和电极具备配置在所述剩余的pn结部中接近所述第二主电极的pn结部的至少一部分的上方并与所述第二主电极电连接的部分。
5.如权利要求1或2所述的半导体装置，其特征在于，
所述电场缓和电极的与所述延伸方向垂直的方向的宽度，在所述剩余的pn结部的上方的区域比其他区域更宽。
6.如权利要求1或2所述的半导体装置，其特征在于，
所述基板是绝缘性基板。
7.如权利要求1或2所述的半导体装置，其特征在于，
以从所述电场缓和电极的下方的所述剩余的pn结部到所述电场缓和电极的与所述基板相对的下表面的各部分的距离大致一定的方式，使所述电场缓和电极的所述下表面与所述基板之间的距离逐渐变窄。
8.如权利要求1或2所述的半导体装置，其特征在于，
所述漂移区域还具有层叠部分，其一端部与所述接触部连接，另一端部与所述阱区域连接，在所述基板的厚度方向上与所述列区域层叠配置。
9.如权利要求1或2所述的半导体装置，其特征在于，
所述漂移区域的所述延伸部和所述列区域具有沿着所述基板的厚度方向层叠的结构。
10.如权利要求1或2所述的半导体装置，其特征在于，
在所述第一主电极和所述第二主电极之间流动的主电流被切断的断开状态下，以通过从所述电压保持pn结部延伸的耗尽层使所述漂移区域的所述延伸部和所述列区域耗尽的方式，设定所述延伸部和所述列区域的杂质浓度。
11.如权利要求1或2所述的半导体装置，其特征在于，
所述漂移区域的所述延伸部的所述前端和所述第一主电极在界面具有能垒而电连接，
所述第二主电极与所述漂移区域的所述接触部欧姆连接，
作为使所述第一主电极为阳极电极，使所述第二主电极为阴极电极的肖特基二极管进行动作。
12.如权利要求1或2所述的半导体装置，其特征在于，
还具备控制电极，其配置在流动于所述第一主电极和所述第二主电极之间的主电流的电流路径上，
所述第一主电极与所述阱区域欧姆连接，
所述第二主电极与所述漂移区域的所述接触部欧姆连接，
作为通过所述控制电极而控制所述主电流的晶体管进行动作。
13.一种半导体装置的制造方法，其特征在于，包含：
在基板的主面上形成具有接触部以及从所述接触部的一部分沿着所述基板的主面延伸的延伸部的第一导电型的漂移区域的工序；
形成沿着与所述漂移区域的所述延伸部的延伸方向垂直的方向与所述延伸部交替配置，一端部与所述漂移区域的所述接触部连接的第二导电型的列区域的工序；
形成分别与所述列区域的另一端部和所述漂移区域的所述延伸部的前端连接的第二导电型阱区域的工序；
形成与所述阱区域电连接的第一主电极的工序；
形成与所述漂移区域的所述接触部电连接的第二主电极的工序；
在所述漂移区域、所述列区域以及所述阱区域的上方形成绝缘膜的工序；
在除了形成于所述漂移区域的所述延伸部和所述列区域之间的界面上的电压保持pn结部以外的剩余的pn结部的至少一部分的上方，经由所述绝缘膜形成电场缓和电极的工序，
使所述电场缓和电极具有配置在所述剩余的pn结部中接近所述第一主电极的pn结部的至少一部分的上方并与所述第一主电极电连接的部分的方式形成，
在上方配置有所述电场缓和电极的所述剩余的pn结部仅包括：与所述阱区域和所述延伸部的前端连接的第一周边pn结部和与所述列区域的端部和所述接触部连接的第二周边pn结部。
14.如权利要求13所述的半导体装置的制造方法，其特征在于，
通过向所述基板离子注入杂质来形成所述漂移区域和所述列区域。
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