CN1115726C - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000000034 method Methods 0.000 title claims description 11
- 239000003990 capacitor Substances 0.000 claims abstract description 118
- 238000004519 manufacturing process Methods 0.000 claims abstract description 19
- 239000011248 coating agent Substances 0.000 claims description 30
- 238000000576 coating method Methods 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 25
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 10
- 239000010410 layer Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000000126 substance Substances 0.000 abstract 1
- 239000003989 dielectric material Substances 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910020684 PbZr Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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Abstract
为了利用最少的制造步骤在衬底上形成有小电容的第一电容器和有大电容的第二电容器，同时形成第一电容器的至少一个电极和第二电容器的至少一个电极。
Description
本发明涉及用于微波电路的砷化镓集成电路，特别涉及集成由高介电常数材料构成的大电容器和由低介电常数的介质材料构成的小电容器的技术。
在用于微波电路的砷化镓(GaAs)集成电路中，已经集成了场效应晶体管(FET)、用作电源或用作耦合电容器的大电容器及匹配电路所需的小电容器。关于大电容器的电极间的介质材料，一般采用相对介电常数为100以上的SrTiO3(STO)、BaTiO3、[BaxSr1-x]TiO3(BST)、PbTiO3或[PbZr]TiO3(PZT)等薄膜。小电容器的电极间的介质材料采用相对介电常数较低约为7的SiNx。
日本专利申请特许公开平6-120425公开了一种FET和电容器的集成。根据该公开的技术，首先形成FET，然后利用高介电常数材料形成大电容器。
然而，由于该公开的技术中FET和电容器分开形成，制造步骤数增多。而且，为了形成具有不同电容的电容器，还需要其它的制造步骤。
本发明的目的是提供一种半导体器件及用较少制造步骤制造该半导体器件的制造方法制造，所说半导体器件为包括实际有不同电容的电容器的集成电路。
根据本发明的第一方案，有小电容的电容器(称作小电容器)的上电极和有大电容的电容器(称为大电容器)的下电极同时形成。即，在小电容器的下电极上形成了低介电常数材料膜后，同时形成小电容器的上电极与大电容器的下电极，并在大电容器的下电极上形成高介电常数材料膜和上电极。于是形成了小电容器的上电极和大电容器的下电极形成为同一导电膜的不同区的半导体器件。低介电常数材料膜的介电常数低于形成于大电容器下电极上的高介电常数材料膜的介电常数便已足够。导电膜可由金属材料或导电氧化物材料构成。
最好是在衬底上形成有源元件，并在形成有源元件的电极的同时，形成小电容器的下电极。
具体说，在形成例如有源元件的栅极等电极时，在衬底的一部分上保留该金属膜。用层间膜覆盖有源元件和金属膜。在层间膜中形成开口，用以暴露该金属膜的一部分。在晶片上依次形成低介电常数介质材料的介质膜(此后称之为低介电常数膜)、第一导电膜、高介电常数介质材料的介质膜(此后称之为高介电常数膜)及第二导电膜。通过处理第二导电膜、高介电常数膜和第一导电膜形成大电容器，通过去掉对应于所说金属膜位置处的第二导电膜和高介电常数膜，并处理第一导电膜，形成小电容器。
根据本发明的第二方案，小电容器的电极间的介质材料为由高介电常数膜和低介常数膜构成的双层结构，去掉大电容器的低介电常数膜，并同时形成大小电容器的下电极，同时形成大小电容器的上电极。即，同时形成小电容器的的下电极和大电容器的下电极，并依次在这些下电极上依次形成高介电常数膜和低介电常数膜。去掉将要形成大电容器区域中的低介电常数膜，在将要形成小电容器的区域上的低介电常数膜上，以及将要形成大电容器区域中的高介电常数膜上，同时形成大小电容器的上电极。于是，所说半导体器件包括小电容器和大电容器，它们具有同时形成的下电极、作为电极间介质层同时形成的高介电常数膜、只在小电容器的电极间层中形成的低介电常数膜和作为相同导电膜同时形成的上电极。
最好是至少形成一个有源元件，并在形成有源元件电极的同时形成大小电容器的下电极。
具体说，在衬底上形成有源元件，在所说衬底的至少两部分上保留用于形成有源元件的电极的金属膜，用层间膜覆盖有源元件和所说金属膜，在层间膜的两个区域中形成开口，以暴露所说金属膜的某些部分，层叠有高介电常数的第二介质膜和有低介电常数的第一介质膜，从所说两个区域中将要形成大电容器的一个区上去掉第一介质膜，并通过处理导电膜，在存在低介电常数膜的区域中形成小电容器，在去掉了低介电常数膜的区域中形成大电容器。
参考下面结合各附图对本发明的说明，本发明的上述和其它目的、特点及优点将变得更清楚。
图1a-1e是展示根据本发明第一实施例的制造步骤的半导体器件的剖面图；
图2a和2b是展示根据第二实施例的制造步骤的半导体器件的剖面图；
图3a-3e是展示根据本发明第三实施例的制造步骤的半导体器件的剖面图。
图1a-1e是由GaAs衬底、FET、形成于衬底上的小电容器和大电容器构成的半导体器件的剖面图，展示了本发明第一实施例的制造步骤。
根据本发明第一实施例，在GaAs衬底11上形成具有栅极12a和欧姆电极12b的FET 12，并在形成FET 12的栅极12a时，在GaAs衬底11的一部分上保留金属膜13，如图1a所示。在该实施例中，栅极12a和金属膜13为溅射的Au/WSi膜。
然后，如图1b所示，用SiO2层间膜14覆盖FET 12和金属膜13，在SiO2层间膜14中形成开口，以暴露金属膜13的一部分，在整个晶片上形成低介电常数膜15。在该实施例中，低介电常数膜15为等离子CVD形成的SiNx膜。
然后，如图1c所示，以叠置的方式形成第一导电膜16、高介电常数膜17和第二导电膜18。第一导电膜16为双层结构，上层Ti部分厚为20nm，下层Pt部分厚为70nm，高介电常数膜17由STO构成。Ti和SiNx间的附着力很大，而Pt和STO间的反应很弱。在该实施例中，第二导电膜18为100nm厚的Pt/TiN膜。
此后，如图1d所示，处理第二导电膜18、高介电常数膜17和第一导电膜16，形成大电容器20。同时，对应于金属膜13去掉第二导电膜18和高介电常数膜17，并通过进一步处理第一导电膜16形成小电容器19。这种情况下，第一导电膜16构成小电容器19的上电极和大电容器20的下电极。
然后，如图1e所示，利用层间膜21掩埋大电容器20。然后，在小电容器19的下电极(第一导电膜16)上和大电容器20的上电极(第二导电膜18)上的层间膜21的各部分中形成通孔，并在分别在低介电常数膜15和层间膜中形成通孔，从而露出FET的栅极12a和小电容器19的下电极(金属膜13)，形成布线22。在所示的实例中，FET 12的一个电极与小电容器19的下电极相连，小电容器19的下电极与大电容器20的下电极相连，大电容器20的上电极与形成于同一衬底上的其它元件相连。
图2a和2b是根据本发明第二实施例的半导体器件的剖面图，展示了图1d所示制造步骤后的制造步骤。该实施例中，在形成了小电容器和大电容器后，用层间膜23将它们掩埋起来，由此将晶片表面平面化，如图2a所示，然后，在FET、小电容器和大电容器的各电极位置处形成通孔，由此形成布线22，如图2b所示。
图3a一3e是具有FET、小电容器和大电容器的半导体器件的剖面图，展示了根据本发明第三实施例的制造步骤。
该实施例中，在衬底31上形成具有栅极32a和欧姆电极32b的FET32，并在形成FET 32的栅极32a时，在衬底31的至少两个区域上保留金属膜33，用作大小电容器的下电极，如图3a所示。
然后，如图3b所示，用层间膜34覆盖FET 32和金属膜33，在层间膜34中形成开口，以暴露金属膜33的一部分。
然后，如图3c所示，层叠高介电常数膜35和低介电常数膜36，并利用光刻胶37作掩模，进行干法腐蚀，去掉将要形成大电容器区域上的低介电常数膜36。去掉了低介电常数膜36后，去掉光刻胶37，并形成厚为100nm的第一导电膜38，如图3d所示。
然后，如图3e所示，在除将要形成大小电容器的区域外的区域上去掉第一导电膜38、低介电常数膜36和高介电常数膜35。于是，得到具有设于上下电极间的高介电常数膜35和低介电常数膜36的小电容器39，并得到具有设于上下电极间的高介电常数膜35的大电容器40。最后以图1e或2b所示的方式形成布线。
如上所述，根据本发明，同时形成第一电容器的至少一个电极和具有不同于第一电容器的介电常数的第二电容器的至少一个电极，与分开形成这些电容器的情况相比，可以简化制造工艺。特别是，在同时形成一个电容器的下电极和另一个电容器的上电极时，与常规制造工艺相比，可以简化制造工艺。
Claims (10)
1.一种制造半导体器件的方法，所说半导体器件包括形成于一个衬底上具有小电容的第一电容器和具有大电容的第二电容器，该方法包括以下步骤：
在所说第一电容器的下电极上形成具有低介电常数的第一介质膜，并在所说第一介质膜上同时形成所说第一电容器的上电极和所说第二电容器的下电极，及
在所说第二电容器的下电极上形成具有高介电常数的第二介质膜，并在所说第二介质膜上形成所说第二电容器的上电极。
2.如权利要求1所述的方法，还包括在所说衬底上形成有源元件的步骤，其中所说第一电容器的所说下电极与所说有源元件的电极同时形成。
3.如权利要求2所述的方法，还包括以下步骤：
在所说衬底的一部分上保留用于形成所说有源元件的所说电极的金属膜；
用层间膜覆盖所说有源元件和所说金属膜；
在所说层间膜中形成开口，以暴露所说金属膜的一部分；
形成所说第一介质膜，在所说第一介质膜上形成第一导电膜，在所说第一导电膜上形成所说第二介质膜，并在所说第二介质膜上形成第二导电膜；
处理所说第二导电膜、所说第二介质膜和所说第一导电膜，从而形成第二电容器，去掉所说金属膜上的第二导电膜和所说第二介质膜，并处理所说第一导电膜，从而形成所说第一电容器。
4.一种半导体器件，包括有小电容的第一电容器和有大电容的第二电容器，所说第一和第二电容器形成于一个衬底上，所说第一电容器的上电极和所说第二电容器的下电极形成为一个导电膜的不同区；
在所说第一电容器的下电极上形成具有低介电常数的第一介质膜，并在所说第一介质膜上同时形成所说第一电容器的上电极和所说第二电容器的下电极，及
在所说第二电容器的下电极上形成具有高介电常数的第二介质膜，并在所说第二介质膜上形成所说第二电容器的上电极。
5.如权利要求4所述的半导体器件，还包括形成于所说衬底上的有源元件，其中所说第一电容器的下电极为与所说有源元件的电极同时形成的金属膜。
6.一种制造半导体器件的方法，所说半导体器件包括有小电容的第一电容器和具有大电容的第二电容器，该方法包括以下步骤：
形成所说第二电容器和所说第一电容器的下电极；
在所说下电极上分别形成具有低介电常数的第一介质膜和具有高介电常数的第二介质膜；
从将要形成所说第二电容器的区域上去掉所说第一介质膜；及
在将要形成所说第一电容器的区域的所说第一介质膜上及将要形成所说第二电容器的区域的所说第二介质膜上，分别同时形成上电极。
7.如权利要求6所述的方法，还包括在所说衬底上形成有源元件的步骤，其中所说第一和第二电容器的所说下电极与所说有源元件的电极同时形成。
8.如权利要求7所述的方法，还包括以下步骤：
在所说衬底的至少两个部分上保留用于形成所说有源元件的所说电极的金属膜；
用层间膜覆盖所说有源元件和所说金属膜；
在所说层间膜的所说两个区域形成开口，以暴露所说金属膜的某些部分；
层叠具有高介电常数的第二介质膜和具有低介电常数的第一介质膜；及
从所说至少两个区域中将要形成大电容器的一个区上去掉所说第一介质膜，处理导电膜，在所说一个区域中形成所说第二电容器，并在保留所说第一介质膜的所说区域中形成第一电容器。
9.一种半导体器件，包括有小电容的第一电容器和有大电容的第二电容器，所说第一和第二电容器形成于一个衬底上，
其中所说第一和第二电容器的下电极形成一个导电膜的不同区，
所说第一和第二电容器具有高介电常数作为电极间介质层的介质膜，
所说第一电容器的所说电极间介质层还具有低介电常数的介质膜，及
所说第一和第二电容器的上电极由相同材料的导电膜形成。
10.如权利要求9所述的半导体器件，还包括所说衬底上的至少一个有源元件，其中所说第一和第二电容器的下电极为与所说有源元件的一个电极同时形成的金属膜。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP307256/1997 | 1997-11-10 | ||
| JP30725697A JP3199004B2 (ja) | 1997-11-10 | 1997-11-10 | 半導体装置およびその製造方法 |
| JP307256/97 | 1997-11-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1217574A CN1217574A (zh) | 1999-05-26 |
| CN1115726C true CN1115726C (zh) | 2003-07-23 |
Family
ID=17966922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN98124470A Expired - Fee Related CN1115726C (zh) | 1997-11-10 | 1998-11-09 | 半导体器件及其制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6436756B1 (zh) |
| EP (1) | EP0917186A3 (zh) |
| JP (1) | JP3199004B2 (zh) |
| KR (1) | KR100326831B1 (zh) |
| CN (1) | CN1115726C (zh) |
| CA (1) | CA2252875C (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004152796A (ja) | 2002-10-28 | 2004-05-27 | Toshiba Corp | 半導体装置及びその製造方法 |
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| US7535079B2 (en) * | 2005-06-09 | 2009-05-19 | Freescale Semiconductor, Inc. | Semiconductor device comprising passive components |
| JP4928748B2 (ja) * | 2005-06-27 | 2012-05-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100771865B1 (ko) | 2006-01-18 | 2007-11-01 | 삼성전자주식회사 | 스토리지 캐패시터와 고내압 캐패시터를 구비하는 반도체소자의 제조방법 및 그를 사용하여 제조된 반도체 소자 |
| JP5287175B2 (ja) | 2008-11-26 | 2013-09-11 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR20100079081A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 엠아이엠 커패시터 및 그의 제조 방법 |
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| US9041148B2 (en) * | 2013-06-13 | 2015-05-26 | Qualcomm Incorporated | Metal-insulator-metal capacitor structures |
| JP7036210B2 (ja) * | 2018-06-15 | 2022-03-15 | 株式会社村田製作所 | キャパシタおよびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3415712B2 (ja) | 1995-09-19 | 2003-06-09 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
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| JP3324946B2 (ja) | 1996-02-22 | 2002-09-17 | シャープ株式会社 | Ｍｉｍキャパシタ及びその製造方法、並びに半導体装置及びその製造方法 |
-
1997
- 1997-11-10 JP JP30725697A patent/JP3199004B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-05 CA CA002252875A patent/CA2252875C/en not_active Expired - Fee Related
- 1998-11-06 EP EP98121226A patent/EP0917186A3/en not_active Withdrawn
- 1998-11-06 US US09/187,610 patent/US6436756B1/en not_active Expired - Fee Related
- 1998-11-09 CN CN98124470A patent/CN1115726C/zh not_active Expired - Fee Related
- 1998-11-09 KR KR1019980047870A patent/KR100326831B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CA2252875A1 (en) | 1999-05-10 |
| JP3199004B2 (ja) | 2001-08-13 |
| CA2252875C (en) | 2002-11-19 |
| KR19990045128A (ko) | 1999-06-25 |
| CN1217574A (zh) | 1999-05-26 |
| US6436756B1 (en) | 2002-08-20 |
| KR100326831B1 (ko) | 2002-05-09 |
| JPH11145387A (ja) | 1999-05-28 |
| EP0917186A3 (en) | 2001-08-08 |
| EP0917186A2 (en) | 1999-05-19 |
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