JP7036210B2 - キャパシタおよびその製造方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000010408 film Substances 0.000 claims description 65
- 239000010409 thin film Substances 0.000 claims description 51
- 239000004020 conductor Substances 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 47
- 239000012535 impurity Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 16
- 238000013459 approach Methods 0.000 claims description 12
- 238000010030 laminating Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 164
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- 125000004433 nitrogen atom Chemical group N* 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000011241 protective layer Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000005121 nitriding Methods 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004140 HfO Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012788 optical film Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Manufacturing & Machinery (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
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Description
本発明は、キャパシタおよびその製造方法に関する。
キャパシタの構成を開示した先行文献として、J. Vac. Sci. Technol. B, Vol.13, No.4 P.1888-1892（非特許文献１）がある。非特許文献１に記載されたキャパシタは、シリコントレンチキャパシタである。このシリコントレンチキャパシタは、テトラエトキシシラン(ＴＥＯＳ)＋Ｏ3ガスを用いて形成されたＳｉＯ2膜を備えている。ＳｉＯ2膜の膜厚は、トレンチの上端部側で厚くなり、トレンチの下端部側で薄くなっている。
J. Vac. Sci. Technol. B, Vol.13, No.4 P.1888-1892
キャパシタの誘電体部の厚さは、均一でない場合がある。非特許文献１に記載されたキャパシタの誘電体部は、基板の凹部に沿って形成されており、凹部の上端部での膜厚が厚く、凹部の下端部での膜厚が薄い。このように誘電体部の厚さが均一でない場合は、誘電体部の薄膜部において耐圧性能が確保されるように誘電体部の平均厚さが設定される。このため、厚膜部においては誘電体層の厚さが厚くなりすぎて、キャパシタの静電容量が低下する。
本発明は上記問題に鑑みてなされたものであって、キャパシタにおける厚さが不均一な誘電体部において、薄膜部での耐圧性能を維持しつつ、厚膜部での静電容量の低下を抑制できる、キャパシタおよびキャパシタの製造方法を提供することを目的とする。
本発明に基づくキャパシタは、基板と、誘電体部と、導電体層とを備えている。基板は、第１主面と、第１主面とは反対側に位置する第２主面とを含んでいる。誘電体部は、第１主面に沿うように第１主面上に積層されている。誘電体部は、少なくとも１層の誘電体層を含んでいる。導電体層は、誘電体部の基板側とは反対側に位置している。誘電体部は、厚膜部と、薄膜部とを含んでいる。厚膜部は、第１主面に対して垂直な方向において、誘電体部の平均厚さより厚い。薄膜部は、第１主面に対して垂直な方向において、誘電体部の平均厚さより薄い。厚膜部の比誘電率は、薄膜部の比誘電率より大きい。
本発明によれば、キャパシタにおける厚さが不均一な誘電体部において、薄膜部での耐圧性能を維持しつつ、厚膜部の比誘電率を大きくすることにより、厚膜部での静電容量の低下を抑制することができる。
以下、本発明の一実施形態に係るキャパシタについて図面を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
図１は、本発明の一実施形態に係るキャパシタの構造を示す断面図である。図１に示すように、本発明の一実施形態に係るキャパシタ１００は、基板１１０と、誘電体部１２０と、導電体層１３０とを備えている。
基板１１０は、第１主面１１１と、第１主面１１１とは反対側に位置する第２主面１１９とを含んでいる。
本実施形態において、第１主面１１１には、凹部１１２が形成されている。凹部１１２は、上端部１１２ａおよび下端部１１２ｂを含んでいる。上端部１１２ａは、凹部１１２の周側面の上端に位置しており、下端部１１２ｂは、凹部１１２の底面に位置している。凹部１１２の深さは、たとえば２０．８μｍであり、凹部１１２の幅は、たとえば３．９μｍである。なお、第１主面１１１に、必ずしも凹部１１２が形成されていなくてもよい。すなわち、第１主面１１１が、全面に渡って平坦面であってもよい。
基板１１０はシリコン基板である。ただし、基板１１０の材料はシリコンに限られず、ガリウム砒素などの他の半導体であってもよい。
誘電体部１２０は、第１主面１１１に沿うように第１主面１１１上に積層されている。誘電体部１２０は、少なくとも１層の誘電体層を含んでいる。本実施形態において、誘電体部１２０は、少なくとも１層の誘電体層として、複数の誘電体層を含んでいる。複数の誘電体層は、最外誘電体層１２１、および、少なくとも１層の内側誘電体層１２２を有している。ただし、誘電体部１２０は、誘電体層として最外誘電体層１２１のみを有していてもよい。
最外誘電体層１２１は、誘電体部１２０内において、導電体層１３０側に位置している。内側誘電体層１２２は、最外誘電体層１２１より基板１１０側に位置している。本実施形態において、複数の誘電体層は、内側誘電体層１２２として、第１内側誘電体層１２２ａおよび第２内側誘電体層１２２ｂを有している。ただし、複数の誘電体層は、内側誘電体層１２２を一層のみ含むように構成されていてもよい。
すなわち、本実施形態において、第１内側誘電体層１２２ａは、基板１１０の第１主面１１１上に積層されている。第２内側誘電体層１２２ｂは、第１内側誘電体層１２２ａ上に積層されている。最外誘電体層１２１は、第２内側誘電体層１２２ｂ上に積層されている。
最外誘電体層１２１の最大層厚は、内側誘電体層の最大層厚より厚い。本実施形態において、最外誘電体層１２１の最大層厚は、第１内側誘電体層１２２ａの最大層厚より厚く、かつ、第２内側誘電体層１２２ｂの最大層厚より厚い。
少なくとも１層の誘電体層は、比誘電率を大きくする不純物がドープされたドープ誘電体層を含んでいる。本実施形態において、最外誘電体層１２１が、ドープ誘電体層である。ただし、最外誘電体層１２１が、ドープ誘電体層である場合に限られず、いずれか１層の内側誘電体層がドープ誘電体層であってもよい。
ドープ誘電体層である最外誘電体層１２１は、ドープされた不純物が拡散していない領域である基部１２１ｘと、ドープされた不純物が拡散している領域であるドープ部１２１ｙとからなる。基部１２１ｘは、酸化物であることが好ましい。本実施形態において、基部１２１ｘは、ＳｉＯ2で構成されており、基部１２１ｘの比誘電率はおよそ３．９である。
ドープ部１２１ｙは、基部１２１ｘの一部の導電体層１３０側に位置している。本実施形態において、ドープ部１２１ｙは、後述するように、不純物として窒素原子をＳｉＯ２にドープすることで形成された、シリコン酸窒化物で構成されている。
ドープ部１２１ｙは、第１主面１１１に垂直な方向において、導電体層１３０に近づくにしたがって不純物の濃度が高くなっている領域を含んでいる。なお、ドープ部１２１ｙは、第１主面１１１に垂直な方向において、基板１１０に近づくにしたがって不純物の濃度が高くなっている領域を含んでいてもよい。
本実施形態において、ドープ部１２１ｙでは、第１主面１１１に垂直な方向において、導電体層１３０に近づくにしたがって不純物の濃度が高くなっている。このため、ドープ部１２１ｙでは、第１主面１１１に垂直な方向において、導電体層１３０に近づくにしたがって比誘電率が高くなっている。本実施形態において、ドープ部１２１ｙの比誘電率はおよそ３．９～７である。本実施形態においては、不純物として窒素原子をドープしているが、不純物は、窒素原子に限られず、Ｈｆ、ＺｒまたはＴａなどの金属元素であってもよい。
内側誘電体層１２２の材料は、ＳｉＯ2、Ａｌ2Ｏ3、ＨｆＯ2、Ｔａ2Ｏ5若しくはＺｒＯ2などの酸化物、または、Ｓｉ3Ｎ4などの窒化物で構成されていることが好ましい。本実施形態において、第１内側誘電体層１２２ａは、酸化物であり、具体的には、ＳｉＯ2で構成されている。第２内側誘電体層１２２ｂは、窒化物であり、具体的には、Ｓｉ3Ｎ4で構成されている。
すなわち、本実施形態においては、第１内側誘電体層１２２ａを構成する酸化物、第２内側誘電体層１２２ｂを構成する窒化物、および、ドープ誘電体層である最外誘電体層１２１の基部１２１ｘを構成する酸化物により、いわゆる「ＯＮＯ構造」が形成されている。ＯＮＯ構造は、バンドギャップの低い層をバンドギャップの高い２つの層で挟み込むような構造であるため、リーク電流特性および絶縁抵抗を良好にすることができる、このため、ＯＮＯ構造を有する誘電体部１２０の耐圧性能を維持しやすくすることができる。
ここで、誘電体部１２０における、厚膜部および薄膜部について説明する。図２は、本発明の一実施形態に係るキャパシタの誘電体部における、厚膜部および薄膜部の各々の範囲を示す断面図である。図２に示すように、誘電体部１２０は、厚膜部１２０Ａと、薄膜部１２０Ｂとを含んでいる。
厚膜部１２０Ａは、第１主面１１１に対して垂直な方向において、誘電体部１２０の平均厚さより厚い部分である。厚膜部１２０Ａは、図１に示した上端部１１２ａを覆っている。具体的には、厚膜部１２０Ａは、凹部１１２の周側面の上側部分、および、第１主面１１１の凹部以外の部分を覆っている。
薄膜部１２０Ｂは、第１主面１１１に対して垂直な方向において、誘電体部１２０の平均厚さより薄い部分である。薄膜部１２０Ｂは、図１に示した下端部１１２ｂを覆っている。具体的には、薄膜部１２０Ｂは、凹部１１２の底面、および、凹部１１２の周側面の下側部分を覆っている。
本実施形態においては、ドープ誘電体層である最外誘電体層１２１において厚膜部１２０Ａに含まれる部分の平均層厚は、ドープ誘電体層である最外誘電体層１２１において薄膜部１２０Ｂに含まれる部分の平均層厚より厚い。内側誘電体層１２２において厚膜部１２０Ａに含まれる部分の平均層厚は、内側誘電体層１２２において薄膜部１２０Ｂに含まれる部分の平均層厚と略同一または僅かに厚い。
さらに、本実施形態においては、ドープ誘電体層のドープ部１２１ｙにおいて厚膜部１２０Ａに含まれる部分の平均厚さは、ドープ誘電体層のドープ部１２１ｙにおいて薄膜部１２０Ｂに含まれる部分の平均厚さより厚い。なお、ドープ誘電体層のドープ部１２１ｙは、薄膜部１２０Ｂに含まれていなくてもよい。すなわち、薄膜部１２０Ｂに比較して、厚膜部１２０Ａに多くの不純物が拡散しているため、厚膜部１２０Ａの比誘電率は、薄膜部１２０Ｂの比誘電率より大きくなっている。
誘電体部１２０の平均厚さ、最外誘電体層１２１において厚膜部１２０Ａに含まれる部分の平均層厚、最外誘電体層１２１において薄膜部１２０Ｂに含まれる部分の平均層厚、内側誘電体層１２２において厚膜部１２０Ａに含まれる部分の平均層厚、内側誘電体層１２２において薄膜部１２０Ｂに含まれる部分の平均層厚、ドープ誘電体層のドープ部１２１ｙにおいて厚膜部１２０Ａに含まれる部分の平均厚さ、および、ドープ誘電体層のドープ部１２１ｙにおいて薄膜部１２０Ｂに含まれる部分の平均厚さの各々は、たとえば、透過型電子顕微鏡を用いて撮影された誘電体部１２０の断面構造の写真から、複数点で測定して得られた物理膜厚の測定値の平均値をとることで求めることができる。あるいは、上記複数の平均厚さおよび複数の平均層厚の各々は、光学式膜厚計を用いて測定することもできる。また、基板１１０と導電体層１３０との対向面積(Ｓ)、および、誘電体部１２０の誘電率(ε)の各々が既知である場合には、キャパシタ１００の静電容量(Ｃ)から、式：ｄ＝ε×Ｓ／Ｃに基づいて誘電体部１２０の平均厚さ(ｄ)を算出することもできる。上記複数の平均厚さおよび複数の平均層厚の各々の測定方法は、上記の方法に限るものではない。
ドープ誘電体層において厚膜部１２０Ａに含まれている部分では、第１主面１１１に垂直な方向において、導電体層１３０に近づくにしたがって不純物の濃度が高くなっている領域を含んでいる。本実施形態においては、ドープ誘電体層において厚膜部１２０Ａに含まれている部分では、第１主面１１１に垂直な方向において、導電体層１３０に近づくにしたがって不純物の濃度が高くなっている。具体的には、ドープ誘電体層である最外誘電体層１２１のドープ部１２１ｙにおいて厚膜部１２０Ａに含まれている部分では、第１主面１１１に垂直な方向において、導電体層１３０に近づくにしたがって不純物の濃度が高くなっている。
不純物の濃度は、誘電体部１２０の断面構造を透過電子顕微鏡(ＴＥＭ)または走査電子顕微鏡(ＳＥＭ)で観察した後、二次イオン質量分析法(ＳＩＭＳ)により測定することができる。
図１に示すように、導電体層１３０は、誘電体部１２０の基板１１０側とは反対側に位置している。導電体層１３０は、導電体層１３０の基板１１０側が誘電体部１２０に沿うように、形成されている。導電体層１３０は、導電体層１３０の基板１１０側とは反対側が第１主面１１１の凹部１１２以外の面部と略平行になるように、形成されている。
キャパシタ１００を後述する第１電極１４０側から見たときに、導電体層１３０の外縁は、誘電体部１２０の外縁より内側に位置している。本実施形態において、導電体層１３０は、ポリシリコンで構成されている。なお、導電体層１３０を構成する材料は、ポリシリコンに限られず、導電体であればよい。
本実施形態において、導電体層１３０における基板１１０の凹部１１２の内部に位置している部分に、空孔１３１が形成されている。空孔１３１は、凹部１１２の底面に垂直な凹部１１２の中心軸上に位置している。ただし、空孔１３１は必ずしも形成されていなくてもよい。
本実施形態に係るキャパシタ１００は、さらに、第１電極１４０を備えている。第１電極１４０は、導電体層１３０の誘電体部１２０側とは反対側に位置している。具体的には、第１電極１４０は、導電体層１３０上に積層されている。キャパシタ１００を第１電極１４０側から見たときに、第１電極１４０の外縁は、導電体層１３０の外縁より内側に位置している。
第１電極１４０の材料は、導電性材料であれば特に限定されないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。本実施形態において、第１電極１４０は、Ａｌで構成されている。
本実施形態に係るキャパシタ１００は、さらに、第２電極１５０を備えている。第２電極１５０は、基板１１０の第２主面１１９側に位置している。具体的には、第２電極１５０は、第２主面１１９上に積層されて、第２主面１１９の全面に渡って設けられている。
第２電極１５０の材料は、導電性材料であれば特に限定されないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。
本実施形態に係るキャパシタ１００は、さらに保護層１６０を備えている。保護層１６０は、基板１１０の第１主面１１１側に位置している。保護層１６０は、基板１１０の第１主面１１１側において、第１電極１４０および保護層１６０のみがキャパシタ１００の外側に露出するように積層されている。保護層１６０は、シリコン酸化物などの酸化物、または、シリコン窒化物などの窒化物で構成されることが好ましい。
以下、本発明の一実施形態に係るキャパシタ１００の製造方法について説明する。
まず、フォトリソグラフィ法により、基板１１０の第１主面１１１に凹部１１２を形成する。具体的には、基板１１０の第１主面１１１上にレジストを塗布し、レジストの一部を除去することにより、ホールパターンを形成する。その後、ドライエッチングすることにより、第１主面１１１においてホールパターンを形成した位置に凹部１１２を形成する。
まず、フォトリソグラフィ法により、基板１１０の第１主面１１１に凹部１１２を形成する。具体的には、基板１１０の第１主面１１１上にレジストを塗布し、レジストの一部を除去することにより、ホールパターンを形成する。その後、ドライエッチングすることにより、第１主面１１１においてホールパターンを形成した位置に凹部１１２を形成する。
次に、基板１１０の第１主面１１１に沿うように、第１主面１１１上に少なくとも１層の誘電体層を積層して誘電体部１２０を形成する。この際、誘電体部１２０が、厚膜部１２０Ａと薄膜部１２０Ｂとを含むように、誘電体部１２０を形成する。
本実施形態においては、基板１１０の第１主面１１１側を熱酸化することで、第１主面１１１上に第１内側誘電体層１２２ａを形成する。具体的には、シリコン基板の第１主面１１１側を熱酸化することにより、第１主面１１１上に第１内側誘電体層１２２ａとなるＳｉＯ2層を形成する。
次に、ＬＰＣＶＤ(low pressure chemical vapor deposition)法により、第１内側誘電体層１２２ａ上に、第２内側誘電体層１２２ｂを形成する。具体的には、第１内側誘電体層１２２ａとなるＳｉＯ2層上に、ＬＰＣＶＤ法により、Ｓｉ3Ｎ4層を形成する。
次に、第２内側誘電体層１２２ｂ上に、最外誘電体層１２１を形成する。本実施形態においては、最外誘電体層１２１を形成する際、まず、ＴＥＯＳガスを用いたＬＰＣＶＤ法により、ＳｉＯ2層を形成する。このＳｉＯ2層を形成した状態において、厚膜部１２０Ａと薄膜部１２０Ｂとが規定される。
次に、誘電体部１２０に不純物をドープする。この際、厚膜部１２０Ａの比誘電率が、薄膜部１２０Ｂの比誘電率より大きくなるように、誘電体部１２０に不純物をドープする。
本実施形態においては、最外誘電体層１２１を構成するＳｉＯ2層をプラズマ窒化処理することにより、不純物として窒素原子をドープする。ただし、最外誘電体層１２１を構成するＳｉＯ2層をアンモニアガス雰囲気で熱処理することにより、不純物として窒素原子をドープしてもよい。その結果、ドープされた窒素原子が拡散しておらず、ＳｉＯ2で構成されている基部１２１ｘと、ドープされた窒素原子が拡散しており、シリコン酸窒化物で構成されているドープ部１２１ｙとを含む、最外誘電体層１２１が形成される。なお、不純物が金属元素である場合は、スパッタリングなどの方法により、不純物である金属元素をドープすることができる。
本実施形態において、厚膜部１２０Ａは上端部１１２ａを覆っており、薄膜部１２０Ｂは下端部１１２ｂを覆っている。最外誘電体層１２１を構成するＳｉＯ2層をプラズマ窒化処理する場合、プラズマ窒化処理における窒素原子の寿命は短いため、下端部１１２ｂを覆う薄膜部１２０Ｂと比較して、上端部１１２ａを覆う厚膜部１２０Ａには、より多くの窒素原子がドープされて、厚膜部１２０Ａの窒素原子の濃度が高くなる。ドープ部１２１ｙを構成するシリコン酸窒化物中の窒素原子の濃度が高くなると、シリコン酸窒化物の比誘電率が大きくなる。
その結果、ドープ部１２１ｙにおいて厚膜部１２０Ａに含まれている部分の比誘電率が、ドープ部１２１ｙにおいて薄膜部１２０Ｂに含まれている部分の比誘電率より大きくなる。これにより、厚膜部１２０Ａの比誘電率が、薄膜部１２０Ｂの比誘電率より大きくなる。
なお、上記のプラズマ窒化処理を行なった場合、ドープ部１２１ｙでは、第１主面１１１に垂直な方向において、誘電体部１２０の基板１１０側とは反対側に向かって不純物の濃度が高くなることがある。
最外誘電体層１２１を構成するＳｉＯ2層をアンモニアガス雰囲気で熱処理する場合、ドープ部１２１ｙでは、第１主面１１１に垂直な方向において、誘電体部１２０の基板１１０側に向かって不純物の濃度が高くなることがある。または、最外誘電体層１２１を構成するＳｉＯ2層をアンモニアガス雰囲気で熱処理する場合、第１主面１１１に垂直な方向におけるドープ部１２１ｙの中央に向かって不純物の濃度が高くなることがある。すなわち、第１主面１１１に垂直な方向におけるドープ部１２１ｙの中央部において、不純物の濃度が最も高くなることがある。
なお、ドープ部１２１ｙにおいて薄膜部１２０Ｂに含まれる部分がある場合、当該部分を酸化処理することによって、薄膜部１２０Ｂにおける耐圧性能の低下を抑制し、ひいてはキャパシタ１００の耐圧性能を向上することができる。
次に、誘電体部１２０の基板１１０側とは反対側に、導電体層１３０を積層する。具体的には、ＬＰＣＶＤ法により、最外誘電体層１２１上に導電体層１３０であるポリシリコン層を形成する。
次に、フォトリソグラフィ法により、導電体層１３０をパターニングする。具体的には、導電体層１３０上にレジストを塗布、レジストの一部を除去することにより、パターンを形成する。その後、エッチングすることにより、導電体層１３０の電極領域以外の部分が除去される。
次に、導電体層１３０上に第１電極１４０を形成する。具体的には、スパッタまたは蒸着などの方法により、導電体層１３０上に第１電極１４０となるＡｌを含む層を堆積させる。
次に、誘電体部１２０、導電体層１３０および第１電極１４０の各々について、基板１１０側とは反対側に保護層１６０を積層する。その後、保護層１６０をエッチングすることで、保護層１６０をパターニングする。これにより、第１電極１４０が露出する。なお、第２電極１５０は、上記の工程のうち任意の工程の後に基板１１０の第２主面１１９上に形成される。
上記の工程により、図１に示すような本発明の一実施形態に係るキャパシタ１００が製造される。
上記のように、本実施形態に係るキャパシタ１００は、誘電体部１２０において、厚膜部１２０Ａの比誘電率が、薄膜部１２０Ｂの比誘電率より大きいため、厚さが不均一な誘電体部１２０において、薄膜部１２０Ｂでの耐圧性能を維持しつつ、厚膜部１２０Ａの比誘電率を大きくすることにより、厚膜部１２０Ａでの静電容量の低下を抑制できる。
また、本実施形態に係るキャパシタ１００は、厚膜部１２０Ａが凹部１１２の上端部１１２ａを覆っていることにより、凹部１１２の上端部１１２ａにおける電界集中を緩和することができるとともに、厚膜部１２０Ａへの不純物の拡散を容易にし、厚膜部１２０Ａの比誘電率を効果的に大きくして、厚膜部１２０Ａの静電容量を確保することができる。
薄膜部１２０Ｂが凹部１１２の下端部１１２ｂを覆っていることにより、薄膜部１２０Ｂへの不純物の拡散を抑制して、薄膜部１２０Ｂにおける耐圧性能および静電容量を維持することができる。
さらに、最外誘電体層１２１の最大層厚が、内側誘電体層の最大層厚より厚いことにより、最も厚い誘電体層である最外誘電体層１２１と基板１１０との間に、内側誘電体層が介在している。そのため、最外誘電体層１２１と基板１１０との間に発生する内部応力を、内側誘電体層によって緩和することができるため、誘電体部１２０内における層間にクラックが生じることを抑制できるとともに、基板１１０の反りを小さく抑えることができる。
また、誘電体層が、比誘電率を大きくする不純物がドープされたドープ誘電体層を含んでいることにより、誘電体部１２０における厚膜部１２０Ａおよび薄膜部１２０Ｂの各々の比誘電率を制御することができる。
また、ドープ誘電体層において厚膜部１２０Ａに含まれている部分は、第１主面１１１に垂直な方向において、導電体層１３０に近づくにしたがって不純物の濃度が高くなっている領域、または、基板１１０に近づくにしたがって不純物の濃度が高くなっている領域を含んでいる。これにより、不純物の濃度が高くなっている領域における比誘電率を高くすることができる。
さらに、ドープ誘電体層において厚膜部１２０Ａに含まれている部分では、第１主面１１１に垂直な方向において、導電体層１３０に近づくにしたがって不純物の濃度が高くなるように、不純物がドープされている。これにより、薄膜部１２０Ｂに不純物が拡散することを抑制できる。
また、本実施形態に係るキャパシタの製造方法において、誘電体部１２０を形成する工程においては、誘電体部１２０が、第１主面１１１に対して垂直な方向において、誘電体部１２０の平均厚さより厚い厚膜部１２０Ａと、平均厚さより薄い薄膜部１２０Ｂとを含むように、誘電体部１２０を形成し、かつ、不純物をドープする工程においては、厚膜部１２０Ａの比誘電率が、薄膜部１２０Ｂの比誘電率より大きくなるように、誘電体部１２０に不純物をドープするため、厚さが不均一な誘電体部１２０において、薄膜部１２０Ｂでの耐圧性能を維持しつつ、厚膜部１２０Ａでの静電容量の低下の抑制を実現できる。
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１００ キャパシタ、１１０ 基板、１１１ 第１主面、１１２ 凹部、１１２ａ 上端部、１１２ｂ 下端部、１１９ 第２主面、１２０ 誘電体部、１２０Ａ 厚膜部、１２０Ｂ 薄膜部、１２１ 最外誘電体層、１２１ｘ 基部、１２１ｙ ドープ部、１２２ 内側誘電体層、１２２ａ 第１内側誘電体層、１２２ｂ 第２内側誘電体層、１３０ 導電体層、１３１ 空孔、１４０ 第１電極、１５０ 第２電極、１６０ 保護層。
Claims (9)
- 第１主面と、該第１主面とは反対側に位置する第２主面とを含む基板と、
前記第１主面に沿うように前記第１主面上に積層された、少なくとも１層の誘電体層を含む誘電体部と、
前記誘電体部の基板側とは反対側に位置する導電体層とを備え、
前記誘電体部は、前記第１主面に対して垂直な方向において、前記誘電体部の平均厚さより厚い厚膜部と、前記平均厚さより薄い薄膜部とを含み、
前記厚膜部の比誘電率が、前記薄膜部の比誘電率より大きく、
前記第１主面に凹部が形成されており、
前記凹部は、上端部および下端部を含み、
前記厚膜部が前記上端部を覆い、前記薄膜部が前記下端部を覆っている、キャパシタ。 - 前記誘電体部は、前記少なくとも１層の誘電体層として複数の誘電体層を含み、
前記複数の誘電体層は、導電体層側に位置する最外誘電体層、および、該最外誘電体層より前記基板側に位置する少なくとも１層の内側誘電体層を有し、
前記最外誘電体層の最大層厚は、前記内側誘電体層の最大層厚より厚い、請求項１に記載のキャパシタ。 - 第１主面と、該第１主面とは反対側に位置する第２主面とを含む基板と、
前記第１主面に沿うように前記第１主面上に積層された、少なくとも１層の誘電体層を含む誘電体部と、
前記誘電体部の基板側とは反対側に位置する導電体層とを備え、
前記誘電体部は、前記第１主面に対して垂直な方向において、前記誘電体部の平均厚さより厚い厚膜部と、前記平均厚さより薄い薄膜部とを含み、
前記厚膜部の比誘電率が、前記薄膜部の比誘電率より大きく、
前記誘電体部は、前記少なくとも１層の誘電体層として複数の誘電体層を含み、
前記複数の誘電体層は、導電体層側に位置する最外誘電体層、および、該最外誘電体層より前記基板側に位置する少なくとも１層の内側誘電体層を有し、
前記最外誘電体層の最大層厚は、前記内側誘電体層の最大層厚より厚く、
前記最外誘電体層は、前記内側誘電体層と前記導電体層との間を隔てるように介在している、キャパシタ。 - 前記少なくとも１層の誘電体層は、比誘電率を大きくする不純物がドープされたドープ誘電体層を含む、請求項１から請求項３のいずれか１項に記載のキャパシタ。
- 第１主面と、該第１主面とは反対側に位置する第２主面とを含む基板と、
前記第１主面に沿うように前記第１主面上に積層された、少なくとも１層の誘電体層を含む誘電体部と、
前記誘電体部の基板側とは反対側に位置する導電体層とを備え、
前記誘電体部は、前記第１主面に対して垂直な方向において、前記誘電体部の平均厚さより厚い厚膜部と、前記平均厚さより薄い薄膜部とを含み、
前記厚膜部の比誘電率が、前記薄膜部の比誘電率より大きく、
前記少なくとも１層の誘電体層は、比誘電率を大きくする不純物がドープされたドープ誘電体層を含む、キャパシタ。 - 前記誘電体部は、前記少なくとも１層の誘電体層として複数の誘電体層を含み、
前記複数の誘電体層は、導電体層側に位置する最外誘電体層、および、該最外誘電体層より前記基板側に位置する少なくとも１層の内側誘電体層を有し、
前記最外誘電体層の最大層厚は、前記内側誘電体層の最大層厚より厚い、請求項５に記載のキャパシタ。 - 前記ドープ誘電体層において前記厚膜部に含まれている部分は、前記第１主面に垂直な方向において、前記導電体層に近づくにしたがって前記不純物の濃度が高くなっている領域、または、前記基板に近づくにしたがって前記不純物の濃度が高くなっている領域を含む、請求項４から請求項６のいずれか１項に記載のキャパシタ。
- 前記ドープ誘電体層において前記厚膜部に含まれている部分では、前記第１主面に垂直な方向において、前記導電体層に近づくにしたがって前記不純物の濃度が高くなっている、請求項７に記載のキャパシタ。
- 第１主面と、該第１主面とは反対側に位置する第２主面とを含む基板の、前記第１主面に沿うように、前記第１主面上に少なくとも１層の誘電体層を積層して誘電体部を形成する工程と、
前記誘電体部に不純物をドープする工程と、
前記誘電体部の基板側とは反対側に、導電体層を積層する工程とを備え、
前記誘電体部を形成する工程においては、前記誘電体部が、前記第１主面に対して垂直な方向において、前記誘電体部の平均厚さより厚い厚膜部と、前記平均厚さより薄い薄膜部とを含むように、前記誘電体部を形成し、
前記不純物をドープする工程においては、前記厚膜部の比誘電率が、前記薄膜部の比誘電率より大きくなるように、前記誘電体部に前記不純物をドープする、キャパシタの製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018114893 | 2018-06-15 | ||
| JP2018114893 | 2018-06-15 | ||
| PCT/JP2019/019907 WO2019239804A1 (ja) | 2018-06-15 | 2019-05-20 | キャパシタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2019239804A1 JPWO2019239804A1 (ja) | 2021-01-14 |
| JP7036210B2 true JP7036210B2 (ja) | 2022-03-15 |
Family
ID=68842508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020525375A Active JP7036210B2 (ja) | 2018-06-15 | 2019-05-20 | キャパシタおよびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US11476056B2 (ja) |
| JP (1) | JP7036210B2 (ja) |
| CN (1) | CN111902899B (ja) |
| DE (1) | DE112019003024T5 (ja) |
| WO (1) | WO2019239804A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11063157B1 (en) * | 2019-12-27 | 2021-07-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench capacitor profile to decrease substrate warpage |
| TWI720886B (zh) * | 2020-05-08 | 2021-03-01 | 力晶積成電子製造股份有限公司 | 多層電容元件以及多層電容元件的設計方法 |
| TWI799061B (zh) * | 2022-01-07 | 2023-04-11 | 力晶積成電子製造股份有限公司 | 電容器結構及其製造方法 |
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| JP2015126156A (ja) | 2013-12-27 | 2015-07-06 | Tdk株式会社 | 薄膜キャパシタ |
| JP2019029537A (ja) | 2017-07-31 | 2019-02-21 | 株式会社村田製作所 | キャパシタ |
Family Cites Families (17)
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| JP6446877B2 (ja) | 2014-07-16 | 2019-01-09 | Tdk株式会社 | 薄膜キャパシタ |
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| WO2018211919A1 (ja) * | 2017-05-16 | 2018-11-22 | 株式会社村田製作所 | キャパシタ及びその製造方法 |
| US10665663B1 (en) * | 2018-11-21 | 2020-05-26 | Texas Instruments Incorporated | IC with top side capacitor having lateral regions with thinned capacitor dielectric |
-
2019
- 2019-05-20 CN CN201980021921.7A patent/CN111902899B/zh active Active
- 2019-05-20 JP JP2020525375A patent/JP7036210B2/ja active Active
- 2019-05-20 WO PCT/JP2019/019907 patent/WO2019239804A1/ja active Application Filing
- 2019-05-20 DE DE112019003024.8T patent/DE112019003024T5/de active Pending
-
2020
- 2020-10-08 US US17/065,879 patent/US11476056B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537652A (ja) | 2002-09-02 | 2005-12-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 漏れ電流を減少させ、単位面積あたりのキャパシタンスを改善した、電界効果トランジスタおよび受動コンデンサを有する半導体装置 |
| JP2015126156A (ja) | 2013-12-27 | 2015-07-06 | Tdk株式会社 | 薄膜キャパシタ |
| JP2019029537A (ja) | 2017-07-31 | 2019-02-21 | 株式会社村田製作所 | キャパシタ |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111902899A (zh) | 2020-11-06 |
| WO2019239804A1 (ja) | 2019-12-19 |
| US20210027950A1 (en) | 2021-01-28 |
| JPWO2019239804A1 (ja) | 2021-01-14 |
| US11476056B2 (en) | 2022-10-18 |
| DE112019003024T5 (de) | 2021-03-18 |
| CN111902899B (zh) | 2022-09-09 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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