JPH09102585A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09102585A JPH09102585A JP7284654A JP28465495A JPH09102585A JP H09102585 A JPH09102585 A JP H09102585A JP 7284654 A JP7284654 A JP 7284654A JP 28465495 A JP28465495 A JP 28465495A JP H09102585 A JPH09102585 A JP H09102585A
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Abstract
(57)【要約】
【課題】 少なくともトランジスタとキャパシタとを有
する半導体装置においてキャパシタの面積を縮小し、ま
た、そのような半導体装置を簡単な製造工程で製造す
る。 【解決手段】 ＭＭＩＣなどの半導体装置において、Ｆ
ＥＴのソース電極１２およびドレイン電極１３と同一層
のオーミック金属によりキャパシタ用の電極１７を形成
する。この電極１７と層間絶縁膜５と電極２１とにより
構成されるキャパシタ上に、電極２１と層間絶縁膜２３
と金属膜２４およびメッキ層２５からなる配線とにより
構成されるキャパシタを積層し、これらのキャパシタを
並列接続する。別の例では、ゲート電極１１と同一層の
オーミック金属によりキャパシタ用の電極をさらに形成
し、この電極と層間絶縁膜４と電極１７とにより構成さ
れるキャパシタを含めて三層のキャパシタを積層し、こ
れらのキャパシタを並列接続する。
する半導体装置においてキャパシタの面積を縮小し、ま
た、そのような半導体装置を簡単な製造工程で製造す
る。 【解決手段】 ＭＭＩＣなどの半導体装置において、Ｆ
ＥＴのソース電極１２およびドレイン電極１３と同一層
のオーミック金属によりキャパシタ用の電極１７を形成
する。この電極１７と層間絶縁膜５と電極２１とにより
構成されるキャパシタ上に、電極２１と層間絶縁膜２３
と金属膜２４およびメッキ層２５からなる配線とにより
構成されるキャパシタを積層し、これらのキャパシタを
並列接続する。別の例では、ゲート電極１１と同一層の
オーミック金属によりキャパシタ用の電極をさらに形成
し、この電極と層間絶縁膜４と電極１７とにより構成さ
れるキャパシタを含めて三層のキャパシタを積層し、こ
れらのキャパシタを並列接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、電界効果トランジスタな
どのトランジスタとキャパシタとを有する半導体装置に
適用して好適なものである。
びその製造方法に関し、特に、電界効果トランジスタな
どのトランジスタとキャパシタとを有する半導体装置に
適用して好適なものである。
【０００２】
【従来の技術】携帯電話などに用いられる高周波用途の
半導体装置として、モノリシックマイクロ波集積回路
（ＭＭＩＣ）が知られている。
半導体装置として、モノリシックマイクロ波集積回路
（ＭＭＩＣ）が知られている。
【０００３】図１３は、従来のＭＭＩＣの一例を示す断
面図である。
面図である。
【０００４】図１３に示すように、この従来のＭＭＩＣ
においては、半絶縁性ＧａＡｓ基板１０１中に、例えば
ホウ素（Ｂ）がイオン注入された素子分離領域１０２が
設けられている。また、半絶縁性ＧａＡｓ基板１０１上
には、例えば窒化シリコン（Ｓｉ3 Ｎ4 ）膜のような絶
縁膜１０３が設けられている。この絶縁膜１０３上には
さらに、例えば二酸化シリコン（ＳｉＯ2 ）膜のような
層間絶縁膜１０４、１０５が順次設けられている。
においては、半絶縁性ＧａＡｓ基板１０１中に、例えば
ホウ素（Ｂ）がイオン注入された素子分離領域１０２が
設けられている。また、半絶縁性ＧａＡｓ基板１０１上
には、例えば窒化シリコン（Ｓｉ3 Ｎ4 ）膜のような絶
縁膜１０３が設けられている。この絶縁膜１０３上には
さらに、例えば二酸化シリコン（ＳｉＯ2 ）膜のような
層間絶縁膜１０４、１０５が順次設けられている。
【０００５】素子分離領域１０２で囲まれた部分の半絶
縁性ＧａＡｓ基板１０１中にｐ- 型領域１０６が設けら
れている。このｐ- 型領域１０６中には、ｎ型チャネル
領域１０７、ｎ+ 型のソース領域１０８およびドレイン
領域１０９が設けられている。さらに、ｎ型チャネル領
域１０７中にはｐ+ 型のゲート領域１１０が設けられて
いる。そして、ｎ型チャネル領域１０７、ゲート領域１
１０、ソース領域１０８およびドレイン領域１０９によ
り接合型電界効果トランジスタ（ＪＦＥＴ）が構成され
ている。絶縁膜１０３および層間絶縁膜１０４、１０５
には、ゲート領域１１０、ソース領域１０８およびドレ
イン領域１０９に対応する部分にそれぞれコンタクトホ
ールＣ１´、Ｃ２´、Ｃ３´が設けられている。そし
て、コンタクトホールＣ１´を通じてゲート領域１１０
とオーミックコンタクトするゲート電極１１１が設けら
れ、コンタクトホールＣ２´を通じてソース領域１０８
とオーミックコンタクトするソース電極１１２が設けら
れ、コンタクトホールＣ３´を通じてドレイン領域１０
９とオーミックコンタクトするドレイン電極１１３が設
けられている。
縁性ＧａＡｓ基板１０１中にｐ- 型領域１０６が設けら
れている。このｐ- 型領域１０６中には、ｎ型チャネル
領域１０７、ｎ+ 型のソース領域１０８およびドレイン
領域１０９が設けられている。さらに、ｎ型チャネル領
域１０７中にはｐ+ 型のゲート領域１１０が設けられて
いる。そして、ｎ型チャネル領域１０７、ゲート領域１
１０、ソース領域１０８およびドレイン領域１０９によ
り接合型電界効果トランジスタ（ＪＦＥＴ）が構成され
ている。絶縁膜１０３および層間絶縁膜１０４、１０５
には、ゲート領域１１０、ソース領域１０８およびドレ
イン領域１０９に対応する部分にそれぞれコンタクトホ
ールＣ１´、Ｃ２´、Ｃ３´が設けられている。そし
て、コンタクトホールＣ１´を通じてゲート領域１１０
とオーミックコンタクトするゲート電極１１１が設けら
れ、コンタクトホールＣ２´を通じてソース領域１０８
とオーミックコンタクトするソース電極１１２が設けら
れ、コンタクトホールＣ３´を通じてドレイン領域１０
９とオーミックコンタクトするドレイン電極１１３が設
けられている。
【０００６】素子分離領域１０２で囲まれた別の部分の
半絶縁性ＧａＡｓ基板１０１中にはｎ型領域１１４が設
けられている。このｎ型領域１１４は抵抗を構成する。
絶縁膜１０３および層間絶縁膜１０４、１０５には、こ
のｎ型領域１１４の一端および他端に対応する部分にそ
れぞれコンタクトホールＣ４´、Ｃ５´が設けられてい
る。そして、これらのコンタクトホールＣ４´、Ｃ５´
を通じてｎ型領域１１４とオーミックコンタクトする電
極１１５、１１６が設けられている。これらの電極１１
５、１１６は、ソース電極１１２およびドレイン電極１
１３と同一層の材料により形成されたものである。
半絶縁性ＧａＡｓ基板１０１中にはｎ型領域１１４が設
けられている。このｎ型領域１１４は抵抗を構成する。
絶縁膜１０３および層間絶縁膜１０４、１０５には、こ
のｎ型領域１１４の一端および他端に対応する部分にそ
れぞれコンタクトホールＣ４´、Ｃ５´が設けられてい
る。そして、これらのコンタクトホールＣ４´、Ｃ５´
を通じてｎ型領域１１４とオーミックコンタクトする電
極１１５、１１６が設けられている。これらの電極１１
５、１１６は、ソース電極１１２およびドレイン電極１
１３と同一層の材料により形成されたものである。
【０００７】符号１１７、１１８、１１９、１２０、１
２１はそれぞれコンタクトホールＣ１´、Ｃ２´、Ｃ３
´、Ｃ４´、Ｃ５´に形成された電極を示す。これらの
電極１１７〜１２１はそれぞれ、ゲート電極１１１、ソ
ース電極１１２、ドレイン電極１１３、電極１１５、１
１６と接続されている。また、電極１２０は、層間絶縁
膜１０５上のキャパシタ領域に延在している。
２１はそれぞれコンタクトホールＣ１´、Ｃ２´、Ｃ３
´、Ｃ４´、Ｃ５´に形成された電極を示す。これらの
電極１１７〜１２１はそれぞれ、ゲート電極１１１、ソ
ース電極１１２、ドレイン電極１１３、電極１１５、１
１６と接続されている。また、電極１２０は、層間絶縁
膜１０５上のキャパシタ領域に延在している。
【０００８】電極１１７〜１２１を覆うように、例えば
ＳｉＯ2 膜のような層間絶縁膜１２２が設けられてい
る。この層間絶縁膜１２２には、電極１１９、１２１に
対応する部分にコンタクトホールＣ６´、Ｃ７´が設け
られている。
ＳｉＯ2 膜のような層間絶縁膜１２２が設けられてい
る。この層間絶縁膜１２２には、電極１１９、１２１に
対応する部分にコンタクトホールＣ６´、Ｃ７´が設け
られている。
【０００９】層間絶縁膜１２２上には、所定形状の金属
膜１２３およびメッキ層１２４からなる配線がエアーブ
リッジ配線として設けられている。金属膜１２３および
メッキ層１２４からなるこの配線はコンタクトホールＣ
６´を通じて電極１１９、したがってＪＦＥＴのドレイ
ン電極１１３と接続されているとともに、コンタクトホ
ールＣ７´を通じて電極１２１、したがって抵抗を構成
するｎ型領域１１４の電極１１６と接続されている。さ
らに、メッキ層１２４を覆うように、例えばＳｉＮ膜の
ようなパッシベーション膜１２５が設けられている。
膜１２３およびメッキ層１２４からなる配線がエアーブ
リッジ配線として設けられている。金属膜１２３および
メッキ層１２４からなるこの配線はコンタクトホールＣ
６´を通じて電極１１９、したがってＪＦＥＴのドレイ
ン電極１１３と接続されているとともに、コンタクトホ
ールＣ７´を通じて電極１２１、したがって抵抗を構成
するｎ型領域１１４の電極１１６と接続されている。さ
らに、メッキ層１２４を覆うように、例えばＳｉＮ膜の
ようなパッシベーション膜１２５が設けられている。
【００１０】このＭＭＩＣにおいては、電極１２０とそ
の上の層間絶縁膜１２２とその上の金属膜１２３および
メッキ層１２４からなる配線とによりキャパシタが構成
されている。このキャパシタの一方の電極、すなわち金
属膜１２３およびメッキ層１２４からなる配線は、電極
１１９を介してＪＦＥＴのドレイン電極１１３と接続さ
れている。また、このキャパシタの他方の電極１２０
は、抵抗を構成するｎ型領域１１４の電極１１５と接続
されている。
の上の層間絶縁膜１２２とその上の金属膜１２３および
メッキ層１２４からなる配線とによりキャパシタが構成
されている。このキャパシタの一方の電極、すなわち金
属膜１２３およびメッキ層１２４からなる配線は、電極
１１９を介してＪＦＥＴのドレイン電極１１３と接続さ
れている。また、このキャパシタの他方の電極１２０
は、抵抗を構成するｎ型領域１１４の電極１１５と接続
されている。
【００１１】ところで、上述のＭＭＩＣでは、ＪＦＥＴ
のソース電極１１２およびドレイン電極１１３と抵抗の
電極１１５、１１６とはリフトオフ法により形成され
る。以下に、これらの電極の形成方法について説明す
る。
のソース電極１１２およびドレイン電極１１３と抵抗の
電極１１５、１１６とはリフトオフ法により形成され
る。以下に、これらの電極の形成方法について説明す
る。
【００１２】図１４に示すように、ゲート電極１１１ま
で形成した後、全面に層間絶縁膜１０４を形成する。次
に、層間絶縁膜１０４上にソース領域１０８、ドレイン
領域１０９、ｎ型領域１１４の一端および他端に対応す
る部分が開口した所定形状のレジストパターン１３１を
形成する。
で形成した後、全面に層間絶縁膜１０４を形成する。次
に、層間絶縁膜１０４上にソース領域１０８、ドレイン
領域１０９、ｎ型領域１１４の一端および他端に対応す
る部分が開口した所定形状のレジストパターン１３１を
形成する。
【００１３】次に、図１５に示すように、レジストパタ
ーン１３１をマスクとして層間絶縁膜１０４および絶縁
膜１０３の所定部分をエッチング除去することによりコ
ンタクトホールＣ２´、Ｃ３´、Ｃ４´、Ｃ５´を形成
した後、全面に例えばＡｕＧｅ／Ｎｉ膜のようなオーミ
ック金属膜１３２を形成する。
ーン１３１をマスクとして層間絶縁膜１０４および絶縁
膜１０３の所定部分をエッチング除去することによりコ
ンタクトホールＣ２´、Ｃ３´、Ｃ４´、Ｃ５´を形成
した後、全面に例えばＡｕＧｅ／Ｎｉ膜のようなオーミ
ック金属膜１３２を形成する。
【００１４】次に、レジストパターン１３１をその上の
オーミック金属膜１３２とともに除去する。これによっ
て、図１６に示すように、ソース電極１１２、ドレイン
電極１１３および電極１１５、１１６が形成される。
オーミック金属膜１３２とともに除去する。これによっ
て、図１６に示すように、ソース電極１１２、ドレイン
電極１１３および電極１１５、１１６が形成される。
【００１５】
【発明が解決しようとする課題】ところで、素子全体に
占めるキャパシタの面積の割合が大きなＭＭＩＣにおい
て、素子面積を縮小するためには、キャパシタの面積を
縮小することが有効である。
占めるキャパシタの面積の割合が大きなＭＭＩＣにおい
て、素子面積を縮小するためには、キャパシタの面積を
縮小することが有効である。
【００１６】上述の図１３に示すＭＭＩＣにおける電極
１２０と層間絶縁膜１２２と金属膜１２３およびメッキ
層１２４からなる配線とにより構成されたキャパシタに
おいて、容量を変化させずにキャパシタの面積を縮小す
るためには、キャパシタ領域の層間絶縁膜１２２の厚さ
を小さくする方法がある。しかし、キャパシタの耐圧に
よってこの層間絶縁膜１２２の厚さが制限されてしまう
ので、この方法によるキャパシタの面積の縮小には限界
がある。
１２０と層間絶縁膜１２２と金属膜１２３およびメッキ
層１２４からなる配線とにより構成されたキャパシタに
おいて、容量を変化させずにキャパシタの面積を縮小す
るためには、キャパシタ領域の層間絶縁膜１２２の厚さ
を小さくする方法がある。しかし、キャパシタの耐圧に
よってこの層間絶縁膜１２２の厚さが制限されてしまう
ので、この方法によるキャパシタの面積の縮小には限界
がある。
【００１７】キャパシタの面積を縮小する他の方法とし
て、複数のキャパシタを積層した構造にし、これらの複
数のキャパシタを並列接続する方法がある（特開平１−
１２００５２号公報）。この方法によれば、積層するキ
ャパシタの数を増やすことによりさらにキャパシタの面
積を縮小することが可能である。しかし、積層するキャ
パシタの数を増やすことは、それだけ電極形成などの製
造工程が増加するため、製造工程が複雑になり、また、
製造コストも増加する。
て、複数のキャパシタを積層した構造にし、これらの複
数のキャパシタを並列接続する方法がある（特開平１−
１２００５２号公報）。この方法によれば、積層するキ
ャパシタの数を増やすことによりさらにキャパシタの面
積を縮小することが可能である。しかし、積層するキャ
パシタの数を増やすことは、それだけ電極形成などの製
造工程が増加するため、製造工程が複雑になり、また、
製造コストも増加する。
【００１８】したがって、この発明の目的は、少なくと
もトランジスタとキャパシタとを有する半導体装置にお
いてキャパシタの面積の縮小を図ることができる半導体
装置および簡単な製造工程でそのような半導体装置を製
造することができる半導体装置の製造方法を提供するこ
とにある。
もトランジスタとキャパシタとを有する半導体装置にお
いてキャパシタの面積の縮小を図ることができる半導体
装置および簡単な製造工程でそのような半導体装置を製
造することができる半導体装置の製造方法を提供するこ
とにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、この発明における第１の発明は、少なくともトラン
ジスタとキャパシタとを有する半導体装置において、ト
ランジスタの少なくとも一つの電極とキャパシタの一方
の電極とが同一層の材料により形成されたものであるこ
とを特徴とする。
に、この発明における第１の発明は、少なくともトラン
ジスタとキャパシタとを有する半導体装置において、ト
ランジスタの少なくとも一つの電極とキャパシタの一方
の電極とが同一層の材料により形成されたものであるこ
とを特徴とする。
【００２０】この発明における第１の発明の一実施形態
においては、トランジスタは電界効果トランジスタであ
り、この電界効果トランジスタのソース電極およびドレ
イン電極とキャパシタの一方の電極とが同一層の材料に
より形成される。この電界効果トランジスタとしては、
例えばＪＦＥＴ、金属−半導体電界効果トランジスタ
（ＭＥＳＦＥＴ）および高電子移動度トランジスタ（Ｈ
ＥＭＴ）などが挙げられる。
においては、トランジスタは電界効果トランジスタであ
り、この電界効果トランジスタのソース電極およびドレ
イン電極とキャパシタの一方の電極とが同一層の材料に
より形成される。この電界効果トランジスタとしては、
例えばＪＦＥＴ、金属−半導体電界効果トランジスタ
（ＭＥＳＦＥＴ）および高電子移動度トランジスタ（Ｈ
ＥＭＴ）などが挙げられる。
【００２１】この発明における第１の発明の他の実施形
態においては、トランジスタは電界効果トランジスタで
あり、この電界効果トランジスタのゲート電極とキャパ
シタの一方の電極とが同一層の材料により形成される。
態においては、トランジスタは電界効果トランジスタで
あり、この電界効果トランジスタのゲート電極とキャパ
シタの一方の電極とが同一層の材料により形成される。
【００２２】この発明における第１の発明のさらに他の
実施形態においては、トランジスタはバイポーラトラン
ジスタであり、このバイポーラトランジスタのエミッタ
電極、ベース電極およびコレクタ電極のうちの少なくと
も一つの電極とキャパシタの一方の電極とが同一層の材
料により形成される。
実施形態においては、トランジスタはバイポーラトラン
ジスタであり、このバイポーラトランジスタのエミッタ
電極、ベース電極およびコレクタ電極のうちの少なくと
も一つの電極とキャパシタの一方の電極とが同一層の材
料により形成される。
【００２３】この発明における第２の発明は、少なくと
も電界効果トランジスタとキャパシタとを有する半導体
装置において、半導体基板上に電界効果トランジスタの
ゲート電極を有するとともに、半導体基板上に絶縁膜を
介して設けられた、ゲート電極と同一層の材料により形
成された第１の電極を有し、半導体基板上に電界効果ト
ランジスタのソース電極およびドレイン電極を有すると
ともに、第１の電極上に第１の層間絶縁膜を介して設け
られた、ソース電極およびドレイン電極と同一層の材料
により形成された第２の電極を有し、第２の電極上に第
２の層間絶縁膜を介して設けられ、第１の電極と所定部
分で接続された第３の電極を有し、第３の電極上に第３
の層間絶縁膜を介して設けられ、第２の電極と所定部分
で接続された第４の電極を有し、第１の電極、第１の層
間絶縁膜および第２の電極により第１のキャパシタが構
成され、第２の電極、第２の層間絶縁膜および第３の電
極により第２のキャパシタが構成され、第３の電極、第
３の層間絶縁膜および第４の電極により第３のキャパシ
タが構成され、第１のキャパシタ、第２のキャパシタお
よび第３のキャパシタが並列接続されていることを特徴
とするものである。
も電界効果トランジスタとキャパシタとを有する半導体
装置において、半導体基板上に電界効果トランジスタの
ゲート電極を有するとともに、半導体基板上に絶縁膜を
介して設けられた、ゲート電極と同一層の材料により形
成された第１の電極を有し、半導体基板上に電界効果ト
ランジスタのソース電極およびドレイン電極を有すると
ともに、第１の電極上に第１の層間絶縁膜を介して設け
られた、ソース電極およびドレイン電極と同一層の材料
により形成された第２の電極を有し、第２の電極上に第
２の層間絶縁膜を介して設けられ、第１の電極と所定部
分で接続された第３の電極を有し、第３の電極上に第３
の層間絶縁膜を介して設けられ、第２の電極と所定部分
で接続された第４の電極を有し、第１の電極、第１の層
間絶縁膜および第２の電極により第１のキャパシタが構
成され、第２の電極、第２の層間絶縁膜および第３の電
極により第２のキャパシタが構成され、第３の電極、第
３の層間絶縁膜および第４の電極により第３のキャパシ
タが構成され、第１のキャパシタ、第２のキャパシタお
よび第３のキャパシタが並列接続されていることを特徴
とするものである。
【００２４】この発明における第３の発明は、少なくと
もトランジスタとキャパシタとを有する半導体装置の製
造方法において、トランジスタの少なくとも一つの電極
とキャパシタの一方の電極とを同一層の材料により同時
に形成する工程を有することを特徴とする。
もトランジスタとキャパシタとを有する半導体装置の製
造方法において、トランジスタの少なくとも一つの電極
とキャパシタの一方の電極とを同一層の材料により同時
に形成する工程を有することを特徴とする。
【００２５】この発明における第３の発明の一実施形態
においては、トランジスタは電界効果トランジスタであ
り、この電界効果トランジスタのソース電極およびドレ
イン電極とキャパシタの一方の電極とを同一層の材料に
より同時に形成する。
においては、トランジスタは電界効果トランジスタであ
り、この電界効果トランジスタのソース電極およびドレ
イン電極とキャパシタの一方の電極とを同一層の材料に
より同時に形成する。
【００２６】この発明における第３の発明の他の実施形
態においては、トランジスタは電界効果トランジスタで
あり、この電界効果トランジスタのゲート電極とキャパ
シタの一方の電極とを同一層の材料により同時に形成す
る。
態においては、トランジスタは電界効果トランジスタで
あり、この電界効果トランジスタのゲート電極とキャパ
シタの一方の電極とを同一層の材料により同時に形成す
る。
【００２７】この発明における第３の発明のさらに他の
実施形態においては、トランジスタはバイポーラトラン
ジスタであり、このバイポーラトランジスタのエミッタ
電極、ベース電極およびコレクタ電極のうちの少なくと
も一つの電極とキャパシタの一方の電極とを同一層の材
料により同時に形成する。
実施形態においては、トランジスタはバイポーラトラン
ジスタであり、このバイポーラトランジスタのエミッタ
電極、ベース電極およびコレクタ電極のうちの少なくと
も一つの電極とキャパシタの一方の電極とを同一層の材
料により同時に形成する。
【００２８】この発明における第４の発明は、少なくと
もトランジスタとキャパシタとを有する半導体装置の製
造方法において、半導体基板上に形成された絶縁膜上
に、トランジスタの少なくとも一つの電極の形成領域に
対応する部分に第１の開口を有する第１のレジストパタ
ーンを形成する工程と、第１のレジストパターンをマス
クとして絶縁膜をエッチングすることにより半導体基板
の表面を露出させる工程と、第１のレジストパターン上
に、第１の開口に対応する部分およびキャパシタの一方
の電極の形成領域に対応する部分に第２の開口を有する
第２のレジストパターンを形成する工程と、第２のレジ
ストパターンをマスクとして第１のレジストパターンを
パターニングする工程と、半導体基板上に導電膜を形成
する工程と、第１のレジストパターンおよび第２のレジ
ストパターンをその上に形成された導電膜とともに除去
する工程とを有することを特徴とする。
もトランジスタとキャパシタとを有する半導体装置の製
造方法において、半導体基板上に形成された絶縁膜上
に、トランジスタの少なくとも一つの電極の形成領域に
対応する部分に第１の開口を有する第１のレジストパタ
ーンを形成する工程と、第１のレジストパターンをマス
クとして絶縁膜をエッチングすることにより半導体基板
の表面を露出させる工程と、第１のレジストパターン上
に、第１の開口に対応する部分およびキャパシタの一方
の電極の形成領域に対応する部分に第２の開口を有する
第２のレジストパターンを形成する工程と、第２のレジ
ストパターンをマスクとして第１のレジストパターンを
パターニングする工程と、半導体基板上に導電膜を形成
する工程と、第１のレジストパターンおよび第２のレジ
ストパターンをその上に形成された導電膜とともに除去
する工程とを有することを特徴とする。
【００２９】この発明によれば、電界効果トランジスタ
やバイポーラトランジスタなどのトランジスタの少なく
とも一つの電極とキャパシタの一方の電極とを同一層の
材料により同時に形成することができることから、製造
工程の増加を最小限に抑えつつ、キャパシタの多層化に
よりキャパシタの面積の縮小を図ることができる。
やバイポーラトランジスタなどのトランジスタの少なく
とも一つの電極とキャパシタの一方の電極とを同一層の
材料により同時に形成することができることから、製造
工程の増加を最小限に抑えつつ、キャパシタの多層化に
よりキャパシタの面積の縮小を図ることができる。
【００３０】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００３１】図１はこの発明の第１の実施形態によるＭ
ＭＩＣを示す断面図である。
ＭＩＣを示す断面図である。
【００３２】図１に示すように、この第１の実施形態に
よるＭＭＩＣにおいては、半絶縁性ＧａＡｓ基板１中
に、例えばＢがイオン注入された素子分離領域２が設け
られている。また、半絶縁性ＧａＡｓ基板１上には、例
えばＳｉ3 Ｎ4 膜のような絶縁膜３が設けられている。
この絶縁膜３上にはさらに、例えばＳｉＯ2 膜のような
層間絶縁膜４、５が順次設けられている。
よるＭＭＩＣにおいては、半絶縁性ＧａＡｓ基板１中
に、例えばＢがイオン注入された素子分離領域２が設け
られている。また、半絶縁性ＧａＡｓ基板１上には、例
えばＳｉ3 Ｎ4 膜のような絶縁膜３が設けられている。
この絶縁膜３上にはさらに、例えばＳｉＯ2 膜のような
層間絶縁膜４、５が順次設けられている。
【００３３】素子分離領域２で囲まれた部分の半絶縁性
ＧａＡｓ基板１中にｐ- 型領域６が設けられている。こ
のｐ- 型領域６中には、ｎ型チャネル領域７、ｎ+ 型の
ソース領域８およびドレイン領域９が設けられている。
さらに、ｎ型チャネル領域７中にはｐ+ 型のゲート領域
１０が設けられている。そして、ｎ型チャネル領域７、
ゲート領域１０、ソース領域８およびドレイン領域９に
よりＪＦＥＴが構成されている。絶縁膜３および層間絶
縁膜４、５には、ゲート領域１０、ソース領域８および
ドレイン領域９に対応する部分にそれぞれコンタクトホ
ールＣ１、Ｃ２、Ｃ３が設けられている。そして、コン
タクトホールＣ１を通じてゲート領域１０とオーミック
コンタクトするゲート電極１１が設けられ、コンタクト
ホールＣ２を通じてソース領域８とオーミックコンタク
トするソース電極１２が設けられ、コンタクトホールＣ
３を通じてドレイン領域９とオーミックコンタクトする
ドレイン電極１３が設けられている。
ＧａＡｓ基板１中にｐ- 型領域６が設けられている。こ
のｐ- 型領域６中には、ｎ型チャネル領域７、ｎ+ 型の
ソース領域８およびドレイン領域９が設けられている。
さらに、ｎ型チャネル領域７中にはｐ+ 型のゲート領域
１０が設けられている。そして、ｎ型チャネル領域７、
ゲート領域１０、ソース領域８およびドレイン領域９に
よりＪＦＥＴが構成されている。絶縁膜３および層間絶
縁膜４、５には、ゲート領域１０、ソース領域８および
ドレイン領域９に対応する部分にそれぞれコンタクトホ
ールＣ１、Ｃ２、Ｃ３が設けられている。そして、コン
タクトホールＣ１を通じてゲート領域１０とオーミック
コンタクトするゲート電極１１が設けられ、コンタクト
ホールＣ２を通じてソース領域８とオーミックコンタク
トするソース電極１２が設けられ、コンタクトホールＣ
３を通じてドレイン領域９とオーミックコンタクトする
ドレイン電極１３が設けられている。
【００３４】素子分離領域２で囲まれた別の部分の半絶
縁性ＧａＡｓ基板１中にはｎ型領域１４が設けられてい
る。このｎ型領域１４は抵抗を構成する。絶縁膜３およ
び層間絶縁膜４、５には、このｎ型領域１４の一端およ
び他端に対応する部分にそれぞれコンタクトホールＣ
４、Ｃ５が設けられている。そして、これらのコンタク
トホールＣ４、Ｃ５を通じてｎ型領域１４とオーミック
コンタクトする電極１５、１６が設けられている。これ
らの電極１５、１６は、ソース電極１２およびドレイン
電極１３と同一層のオーミック金属により形成されたも
のである。
縁性ＧａＡｓ基板１中にはｎ型領域１４が設けられてい
る。このｎ型領域１４は抵抗を構成する。絶縁膜３およ
び層間絶縁膜４、５には、このｎ型領域１４の一端およ
び他端に対応する部分にそれぞれコンタクトホールＣ
４、Ｃ５が設けられている。そして、これらのコンタク
トホールＣ４、Ｃ５を通じてｎ型領域１４とオーミック
コンタクトする電極１５、１６が設けられている。これ
らの電極１５、１６は、ソース電極１２およびドレイン
電極１３と同一層のオーミック金属により形成されたも
のである。
【００３５】キャパシタ領域における層間絶縁膜４およ
び層間絶縁膜５の間には電極１７が設けられている。こ
の電極１７は、ソース電極１２およびドレイン電極１３
と同一層のオーミック金属により形成されたものであ
る。
び層間絶縁膜５の間には電極１７が設けられている。こ
の電極１７は、ソース電極１２およびドレイン電極１３
と同一層のオーミック金属により形成されたものであ
る。
【００３６】符号１８、１９、２０、２１、２２はそれ
ぞれコンタクトホールＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５に
形成された電極を示す。これらの電極１８〜２２はそれ
ぞれゲート電極１１、ソース電極１２、ドレイン電極１
３、電極１５、１６と接続されている。また、電極２１
は、層間絶縁膜５上のキャパシタ領域に延在している。
ぞれコンタクトホールＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５に
形成された電極を示す。これらの電極１８〜２２はそれ
ぞれゲート電極１１、ソース電極１２、ドレイン電極１
３、電極１５、１６と接続されている。また、電極２１
は、層間絶縁膜５上のキャパシタ領域に延在している。
【００３７】電極１８〜２２を覆うように、例えばＳｉ
Ｏ2 膜のような層間絶縁膜２３が設けられている。この
層間絶縁膜２３には、電極２０、２２に対応する部分に
コンタクトホールＣ６、Ｃ７が設けられている。さら
に、層間絶縁膜２３および層間絶縁膜５には、キャパシ
タ領域の所定部分にコンタクトホールＣ８が設けられて
いる。
Ｏ2 膜のような層間絶縁膜２３が設けられている。この
層間絶縁膜２３には、電極２０、２２に対応する部分に
コンタクトホールＣ６、Ｃ７が設けられている。さら
に、層間絶縁膜２３および層間絶縁膜５には、キャパシ
タ領域の所定部分にコンタクトホールＣ８が設けられて
いる。
【００３８】層間絶縁膜２３上には、所定形状の金属膜
２４およびメッキ層２５からなる配線がエアーブリッジ
配線として設けられている。金属膜２４およびメッキ層
２５からなるこの配線はコンタクトホールＣ６を通じて
電極２０、したがってＪＦＥＴのドレイン電極１３と接
続されているとともに、コンタクトホールＣ７を通じて
電極２２、したがって抵抗を構成するｎ型領域１４の電
極１６と接続されている。また、この金属膜２４および
メッキ層２５からなる配線は、コンタクトホールＣ８を
通じて電極１７と接続されている。さらに、メッキ層２
５を覆うように、例えばＳｉＮ膜のようなパッシベーシ
ョン膜２６が設けられている。
２４およびメッキ層２５からなる配線がエアーブリッジ
配線として設けられている。金属膜２４およびメッキ層
２５からなるこの配線はコンタクトホールＣ６を通じて
電極２０、したがってＪＦＥＴのドレイン電極１３と接
続されているとともに、コンタクトホールＣ７を通じて
電極２２、したがって抵抗を構成するｎ型領域１４の電
極１６と接続されている。また、この金属膜２４および
メッキ層２５からなる配線は、コンタクトホールＣ８を
通じて電極１７と接続されている。さらに、メッキ層２
５を覆うように、例えばＳｉＮ膜のようなパッシベーシ
ョン膜２６が設けられている。
【００３９】このＭＭＩＣにおいては、電極１７とその
上の層間絶縁膜５とその上の電極２１とにより第１のキ
ャパシタが構成され、電極２１とその上の層間絶縁膜２
３とその上の金属膜２４およびメッキ層２５からなる配
線とにより第２のキャパシタが構成されている。これら
の第１のキャパシタおよび第２のキャパシタは共通の電
極２１を有し、さらに第１のキャパシタの一方の電極、
すなわち電極１７と、第２のキャパシタの一方の電極、
すなわち金属膜２４およびメッキ層２５からなる配線と
は、コンタクトホールＣ８を通じて互いに接続されてい
る。このため、これらの第１のキャパシタおよび第２の
キャパシタは並列に接続されている。
上の層間絶縁膜５とその上の電極２１とにより第１のキ
ャパシタが構成され、電極２１とその上の層間絶縁膜２
３とその上の金属膜２４およびメッキ層２５からなる配
線とにより第２のキャパシタが構成されている。これら
の第１のキャパシタおよび第２のキャパシタは共通の電
極２１を有し、さらに第１のキャパシタの一方の電極、
すなわち電極１７と、第２のキャパシタの一方の電極、
すなわち金属膜２４およびメッキ層２５からなる配線と
は、コンタクトホールＣ８を通じて互いに接続されてい
る。このため、これらの第１のキャパシタおよび第２の
キャパシタは並列に接続されている。
【００４０】また、第２のキャパシタの一方の電極、す
なわち金属膜２４およびメッキ層２５からなる配線は、
電極２０を介してＪＦＥＴのドレイン電極１３と接続さ
れている。したがって、第１のキャパシタの一方の電
極、すなわち電極１７もまたＪＦＥＴのドレイン電極１
３と接続されている。また、第１のキャパシタおよび第
２のキャパシタの共通の電極、すなわち電極２１は、抵
抗を構成するｎ型領域１４の電極１５と接続されてい
る。
なわち金属膜２４およびメッキ層２５からなる配線は、
電極２０を介してＪＦＥＴのドレイン電極１３と接続さ
れている。したがって、第１のキャパシタの一方の電
極、すなわち電極１７もまたＪＦＥＴのドレイン電極１
３と接続されている。また、第１のキャパシタおよび第
２のキャパシタの共通の電極、すなわち電極２１は、抵
抗を構成するｎ型領域１４の電極１５と接続されてい
る。
【００４１】次に、上述のように構成された、この第１
の実施形態によるＭＭＩＣの製造方法について説明す
る。図２〜図７は、この第１の実施形態によるＭＭＩＣ
の製造工程を示す断面図である。
の実施形態によるＭＭＩＣの製造方法について説明す
る。図２〜図７は、この第１の実施形態によるＭＭＩＣ
の製造工程を示す断面図である。
【００４２】この第１の実施形態によるＭＭＩＣを製造
するためには、図２に示すように、ＭＭＩＣの通常の製
造プロセスにしたがってゲート電極１１まで形成し、さ
らに例えばＣＶＤ法により全面に層間絶縁膜４を形成し
た後、この層間絶縁膜４上にソース領域８、ドレイン領
域９、ｎ型領域１４の一端および他端に対応する部分が
開口した所定形状のレジストパターン３１を形成する。
次に、このレジストパターン３１をマスクとして所定部
分の層間絶縁膜４および絶縁膜３を例えば反応性イオン
エッチング（ＲＩＥ）法によりエッチング除去し、コン
タクトホールＣ２〜Ｃ５を形成する。
するためには、図２に示すように、ＭＭＩＣの通常の製
造プロセスにしたがってゲート電極１１まで形成し、さ
らに例えばＣＶＤ法により全面に層間絶縁膜４を形成し
た後、この層間絶縁膜４上にソース領域８、ドレイン領
域９、ｎ型領域１４の一端および他端に対応する部分が
開口した所定形状のレジストパターン３１を形成する。
次に、このレジストパターン３１をマスクとして所定部
分の層間絶縁膜４および絶縁膜３を例えば反応性イオン
エッチング（ＲＩＥ）法によりエッチング除去し、コン
タクトホールＣ２〜Ｃ５を形成する。
【００４３】次に、図３に示すように、レジストパター
ン３１上にコンタクトホールＣ２〜Ｃ５およびキャパシ
タ領域に対応する部分が開口した所定形状のレジストパ
ターン３２を形成した後、このレジストパターン３２を
マスクとしてレジストパターン３１をパターニングする
ことにより、キャパシタ領域のレジストパターン３１を
開口する。
ン３１上にコンタクトホールＣ２〜Ｃ５およびキャパシ
タ領域に対応する部分が開口した所定形状のレジストパ
ターン３２を形成した後、このレジストパターン３２を
マスクとしてレジストパターン３１をパターニングする
ことにより、キャパシタ領域のレジストパターン３１を
開口する。
【００４４】次に、図４に示すように、レジストパター
ン３２およびレジストパターン３１をマスクとして、半
絶縁性ＧａＡｓ基板１の全面に例えば真空蒸着法やスパ
ッタリング法により例えばＡｕＧｅ／Ｎｉ膜のようなオ
ーミック金属膜３３を形成する。
ン３２およびレジストパターン３１をマスクとして、半
絶縁性ＧａＡｓ基板１の全面に例えば真空蒸着法やスパ
ッタリング法により例えばＡｕＧｅ／Ｎｉ膜のようなオ
ーミック金属膜３３を形成する。
【００４５】次に、レジストパターン３２およびレジス
トパターン３１をレジストパターン３２上のオーミック
金属膜３３とともに除去する。これによって、図５に示
すように、ソース電極１２、ドレイン電極１３および電
極１５、１６、１７が形成される。
トパターン３１をレジストパターン３２上のオーミック
金属膜３３とともに除去する。これによって、図５に示
すように、ソース電極１２、ドレイン電極１３および電
極１５、１６、１７が形成される。
【００４６】次に、図６に示すように、半絶縁性ＧａＡ
ｓ基板１の全面に例えばＣＶＤ法によりＳｉＯ2 膜のよ
うな層間絶縁膜５を形成した後、この層間絶縁膜５のう
ちのコンタクトホールＣ１〜Ｃ５に対応する部分を除去
する。次に、半絶縁性ＧａＡｓ基板１の全面に例えば真
空蒸着法やスパッタリング法により例えば金（Ａｕ）膜
のような金属膜を形成した後、この金属膜をエッチング
によりパターニングして、電極１８〜２２を形成する。
ｓ基板１の全面に例えばＣＶＤ法によりＳｉＯ2 膜のよ
うな層間絶縁膜５を形成した後、この層間絶縁膜５のう
ちのコンタクトホールＣ１〜Ｃ５に対応する部分を除去
する。次に、半絶縁性ＧａＡｓ基板１の全面に例えば真
空蒸着法やスパッタリング法により例えば金（Ａｕ）膜
のような金属膜を形成した後、この金属膜をエッチング
によりパターニングして、電極１８〜２２を形成する。
【００４７】次に、図７に示すように、半絶縁性ＧａＡ
ｓ基板１の全面にＣＶＤ法などにより例えばＳｉＯ2 膜
のような層間絶縁膜２３を形成した後、この層間絶縁膜
２３および層間絶縁膜５の所定部分をエッチング除去す
ることにより、コンタクトホールＣ６〜Ｃ８を形成す
る。
ｓ基板１の全面にＣＶＤ法などにより例えばＳｉＯ2 膜
のような層間絶縁膜２３を形成した後、この層間絶縁膜
２３および層間絶縁膜５の所定部分をエッチング除去す
ることにより、コンタクトホールＣ６〜Ｃ８を形成す
る。
【００４８】次に、図１に示すように、層間絶縁膜２３
上にエアーブリッジ配線形成用の所定形状のレジストパ
ターン（図示せず）を形成した後、全面に例えば真空蒸
着法やスパッタリング法により金属膜２４を形成する。
次に、この金属膜２４を所定形状にパターニングする。
次に、この金属膜２４上に電気メッキによりメッキ層２
５を形成する。この後、プラズマＣＶＤ法などにより、
全面にパッシベーション膜２６を形成する。
上にエアーブリッジ配線形成用の所定形状のレジストパ
ターン（図示せず）を形成した後、全面に例えば真空蒸
着法やスパッタリング法により金属膜２４を形成する。
次に、この金属膜２４を所定形状にパターニングする。
次に、この金属膜２４上に電気メッキによりメッキ層２
５を形成する。この後、プラズマＣＶＤ法などにより、
全面にパッシベーション膜２６を形成する。
【００４９】以上により、目的とするＭＭＩＣが製造さ
れる。
れる。
【００５０】以上のように、この第１の実施形態によれ
ば、図１３に示す従来のＭＭＩＣと同様な電極２１と金
属膜２４およびメッキ層２５からなる配線とに加えて電
極２１の下層の電極１７がこの電極２１とほぼ重なった
状態で設けられ、電極１７とその上の層間絶縁膜５とそ
の上の電極２１とにより第１のキャパシタが構成される
とともに、電極２１とその上の層間絶縁膜２３とその上
の金属膜２４およびメッキ層２５からなる配線とにより
第２のキャパシタが第１のキャパシタ上に積層された状
態で構成されている。そして、これらの第１のキャパシ
タおよび第２のキャパシタは、電極２１を共通として並
列接続されている。このため、これらの第１のキャパシ
タおよび第２のキャパシタの容量が互いにほぼ等しいと
すると、同一の容量を得るのに必要なキャパシタの面積
は、図１３に示す従来のＭＭＩＣに比べて約１／２の面
積で済む。すなわち、キャパシタの面積の大幅な縮小を
図ることができる。そして、これによって、素子面積の
縮小を図ることができる。
ば、図１３に示す従来のＭＭＩＣと同様な電極２１と金
属膜２４およびメッキ層２５からなる配線とに加えて電
極２１の下層の電極１７がこの電極２１とほぼ重なった
状態で設けられ、電極１７とその上の層間絶縁膜５とそ
の上の電極２１とにより第１のキャパシタが構成される
とともに、電極２１とその上の層間絶縁膜２３とその上
の金属膜２４およびメッキ層２５からなる配線とにより
第２のキャパシタが第１のキャパシタ上に積層された状
態で構成されている。そして、これらの第１のキャパシ
タおよび第２のキャパシタは、電極２１を共通として並
列接続されている。このため、これらの第１のキャパシ
タおよび第２のキャパシタの容量が互いにほぼ等しいと
すると、同一の容量を得るのに必要なキャパシタの面積
は、図１３に示す従来のＭＭＩＣに比べて約１／２の面
積で済む。すなわち、キャパシタの面積の大幅な縮小を
図ることができる。そして、これによって、素子面積の
縮小を図ることができる。
【００５１】また、電極１７は、従来のリフトオフ法に
レジストパターン３２の形成のためのリソグラフィー工
程を追加するだけで、ソース電極１２、ドレイン電極１
３および電極１５、１６と同一層のオーミック金属によ
り同時に形成することができるので、製造工程の増加を
最小限に抑えることができ、製造コストを低く抑えるこ
とができる。
レジストパターン３２の形成のためのリソグラフィー工
程を追加するだけで、ソース電極１２、ドレイン電極１
３および電極１５、１６と同一層のオーミック金属によ
り同時に形成することができるので、製造工程の増加を
最小限に抑えることができ、製造コストを低く抑えるこ
とができる。
【００５２】次に、この発明の第２の実施形態によるＭ
ＭＩＣについて説明する。
ＭＩＣについて説明する。
【００５３】図８に示すように、この第２の実施形態に
よるＭＭＩＣにおいては、第１の実施形態によるＭＭＩ
Ｃの構成に加えて、さらに、キャパシタ領域における絶
縁膜３と層間絶縁膜４との間に電極３４が設けられてい
る。この電極３４は、ゲート電極１１と同一層のオーミ
ック金属により形成されたものである。また、この電極
３４はコンタクトホールＣ４を介して電極２１と接続さ
れている。その他の構成は、第１の実施形態によるＭＭ
ＩＣと同様であるので、説明を省略する。
よるＭＭＩＣにおいては、第１の実施形態によるＭＭＩ
Ｃの構成に加えて、さらに、キャパシタ領域における絶
縁膜３と層間絶縁膜４との間に電極３４が設けられてい
る。この電極３４は、ゲート電極１１と同一層のオーミ
ック金属により形成されたものである。また、この電極
３４はコンタクトホールＣ４を介して電極２１と接続さ
れている。その他の構成は、第１の実施形態によるＭＭ
ＩＣと同様であるので、説明を省略する。
【００５４】この第２の実施形態によるＭＭＩＣにおい
ては、電極３４とその上の層間絶縁膜４とその上の電極
１７とにより第１のキャパシタが構成され、電極１７と
その上の層間絶縁膜５とその上の電極２１により第２の
キャパシタが構成され、さらに、電極２１とその上の層
間絶縁膜２３とその上の金属膜２４およびメッキ層２５
からなる配線とにより第３のキャパシタが構成されてい
る。これらの第１のキャパシタ、第２のキャパシタおよ
び第３のキャパシタのうち、第１のキャパシタおよび第
２のキャパシタは共通の電極１７を有し、第２のキャパ
シタおよび第３のキャパシタは共通の電極２１を有す
る。また、第１のキャパシタの一方の電極、すなわち電
極３４と、第２のキャパシタおよび第３のキャパシタの
共通の電極２１とは、コンタクトホールＣ４を介して互
いに接続されている。さらに、第１のキャパシタおよび
第２のキャパシタの共通の電極１７と、第３のキャパシ
タの一方の電極、すなわち金属膜２４およびメッキ層２
５からなる配線とは、コンタクトホールＣ８を介して互
いに接続されている。このため、これらの第１のキャパ
シタ、第２のキャパシタおよび第３のキャパシタは並列
に接続されている。
ては、電極３４とその上の層間絶縁膜４とその上の電極
１７とにより第１のキャパシタが構成され、電極１７と
その上の層間絶縁膜５とその上の電極２１により第２の
キャパシタが構成され、さらに、電極２１とその上の層
間絶縁膜２３とその上の金属膜２４およびメッキ層２５
からなる配線とにより第３のキャパシタが構成されてい
る。これらの第１のキャパシタ、第２のキャパシタおよ
び第３のキャパシタのうち、第１のキャパシタおよび第
２のキャパシタは共通の電極１７を有し、第２のキャパ
シタおよび第３のキャパシタは共通の電極２１を有す
る。また、第１のキャパシタの一方の電極、すなわち電
極３４と、第２のキャパシタおよび第３のキャパシタの
共通の電極２１とは、コンタクトホールＣ４を介して互
いに接続されている。さらに、第１のキャパシタおよび
第２のキャパシタの共通の電極１７と、第３のキャパシ
タの一方の電極、すなわち金属膜２４およびメッキ層２
５からなる配線とは、コンタクトホールＣ８を介して互
いに接続されている。このため、これらの第１のキャパ
シタ、第２のキャパシタおよび第３のキャパシタは並列
に接続されている。
【００５５】また、第３のキャパシタの一方の電極、す
なわち金属膜２４およびメッキ層２５からなる配線は、
電極２０を介してＪＦＥＴのドレイン電極１３と接続さ
れている。また、第２のキャパシタおよび第３のキャパ
シタの共通の電極、すなわち電極２１は、抵抗を構成す
るｎ型領域１４の電極１５と接続されている。
なわち金属膜２４およびメッキ層２５からなる配線は、
電極２０を介してＪＦＥＴのドレイン電極１３と接続さ
れている。また、第２のキャパシタおよび第３のキャパ
シタの共通の電極、すなわち電極２１は、抵抗を構成す
るｎ型領域１４の電極１５と接続されている。
【００５６】次に、上述のように構成された、この第２
の実施形態によるＭＭＩＣの製造方法について説明す
る。図９〜図１２は、この第２の実施形態によるＭＭＩ
Ｃの製造工程を示す断面図である。
の実施形態によるＭＭＩＣの製造方法について説明す
る。図９〜図１２は、この第２の実施形態によるＭＭＩ
Ｃの製造工程を示す断面図である。
【００５７】すなわち、この第２の実施形態によるＭＭ
ＩＣを製造するためには、図９に示すように、ＭＭＩＣ
の通常の製造プロセスにしたがってコンタクトホールＣ
１まで形成した後、真空蒸着法やスパッタリング法によ
り全面にオーミック金属膜を形成し、このオーミック金
属膜を例えばイオンミリング法などによりパターニング
することによりゲート電極１１および電極３４を形成す
る。
ＩＣを製造するためには、図９に示すように、ＭＭＩＣ
の通常の製造プロセスにしたがってコンタクトホールＣ
１まで形成した後、真空蒸着法やスパッタリング法によ
り全面にオーミック金属膜を形成し、このオーミック金
属膜を例えばイオンミリング法などによりパターニング
することによりゲート電極１１および電極３４を形成す
る。
【００５８】次に、図１０に示すように、例えばＣＶＤ
法により全面に層間絶縁膜４を形成した後、この層間絶
縁膜４上にソース領域８、ドレイン領域９、ｎ型領域１
４の一端および他端に対応する部分が開口した所定形状
のレジストパターン（図示せず）を形成する。次に、こ
のレジストパターンをマスクとして所定部分の層間絶縁
膜４および絶縁膜３をエッチング除去し、コンタクトホ
ールＣ２〜Ｃ５を形成する。次に、このレジストパター
ン上にコンタクトホールＣ２〜Ｃ５およびキャパシタ領
域に対応する部分が開口した所定形状のレジストパター
ン（図示せず）を形成した後、この上層のレジストパタ
ーンをマスクとして下層のレジストパターンをパターニ
ングすることにより、キャパシタ領域の下層のレジスト
パターンを開口する。次に、これらの上層のレジストパ
ターンおよび下層のレジストパターンをマスクとして、
半絶縁性ＧａＡｓ基板１の全面に例えば真空蒸着法やス
パッタリング法により例えばＡｕＧｅ／Ｎｉ膜のような
オーミック金属膜（図示せず）を形成する。
法により全面に層間絶縁膜４を形成した後、この層間絶
縁膜４上にソース領域８、ドレイン領域９、ｎ型領域１
４の一端および他端に対応する部分が開口した所定形状
のレジストパターン（図示せず）を形成する。次に、こ
のレジストパターンをマスクとして所定部分の層間絶縁
膜４および絶縁膜３をエッチング除去し、コンタクトホ
ールＣ２〜Ｃ５を形成する。次に、このレジストパター
ン上にコンタクトホールＣ２〜Ｃ５およびキャパシタ領
域に対応する部分が開口した所定形状のレジストパター
ン（図示せず）を形成した後、この上層のレジストパタ
ーンをマスクとして下層のレジストパターンをパターニ
ングすることにより、キャパシタ領域の下層のレジスト
パターンを開口する。次に、これらの上層のレジストパ
ターンおよび下層のレジストパターンをマスクとして、
半絶縁性ＧａＡｓ基板１の全面に例えば真空蒸着法やス
パッタリング法により例えばＡｕＧｅ／Ｎｉ膜のような
オーミック金属膜（図示せず）を形成する。
【００５９】次に、上層のレジストパターンおよび下層
のレジストパターンを上層のレジストパターン上のオー
ミック金属膜とともに除去する。これによって、図１０
に示すように、ソース電極１２、ドレイン電極１３およ
び電極１５、１６、１７が形成される。
のレジストパターンを上層のレジストパターン上のオー
ミック金属膜とともに除去する。これによって、図１０
に示すように、ソース電極１２、ドレイン電極１３およ
び電極１５、１６、１７が形成される。
【００６０】次に、図１１に示すように、半絶縁性Ｇａ
Ａｓ基板１の全面に例えばＣＶＤ法によりＳｉＯ2 膜の
ような層間絶縁膜５を形成した後、この層間絶縁膜５の
うちのコンタクトホールＣ１〜Ｃ５に対応する部分を除
去する。次に、半絶縁性ＧａＡｓ基板１の全面に例えば
真空蒸着法やスパッタリング法により例えばＡｕ膜のよ
うな金属膜を形成した後、この金属膜をエッチングによ
りパターニングして、電極１８〜２２を形成する。
Ａｓ基板１の全面に例えばＣＶＤ法によりＳｉＯ2 膜の
ような層間絶縁膜５を形成した後、この層間絶縁膜５の
うちのコンタクトホールＣ１〜Ｃ５に対応する部分を除
去する。次に、半絶縁性ＧａＡｓ基板１の全面に例えば
真空蒸着法やスパッタリング法により例えばＡｕ膜のよ
うな金属膜を形成した後、この金属膜をエッチングによ
りパターニングして、電極１８〜２２を形成する。
【００６１】次に、図１２に示すように、半絶縁性Ｇａ
Ａｓ基板１の全面にＣＶＤ法などにより例えばＳｉＯ2
膜のような層間絶縁膜２３を形成した後、この層間絶縁
膜２３および層間絶縁膜５の所定部分をエッチング除去
することにより、コンタクトホールＣ６〜Ｃ８を形成す
る。
Ａｓ基板１の全面にＣＶＤ法などにより例えばＳｉＯ2
膜のような層間絶縁膜２３を形成した後、この層間絶縁
膜２３および層間絶縁膜５の所定部分をエッチング除去
することにより、コンタクトホールＣ６〜Ｃ８を形成す
る。
【００６２】次に、図９に示すように、層間絶縁膜２３
上にエアーブリッジ配線形成用の所定形状のレジストパ
ターン（図示せず）を形成した後、全面に例えば真空蒸
着法やスパッタリング法により金属膜２４を形成する。
次に、この金属膜２４を所定形状にパターニングする。
次に、この金属膜２４上に電気メッキによりメッキ層２
５を形成する。この後、プラズマＣＶＤ法などにより、
全面にパッシベーション膜２６を形成する。
上にエアーブリッジ配線形成用の所定形状のレジストパ
ターン（図示せず）を形成した後、全面に例えば真空蒸
着法やスパッタリング法により金属膜２４を形成する。
次に、この金属膜２４を所定形状にパターニングする。
次に、この金属膜２４上に電気メッキによりメッキ層２
５を形成する。この後、プラズマＣＶＤ法などにより、
全面にパッシベーション膜２６を形成する。
【００６３】以上により、目的とするＭＭＩＣが製造さ
れる。
れる。
【００６４】以上のように、この第２の実施形態によれ
ば、図１３に示す従来のＭＭＩＣと同様な電極２１と金
属膜２４およびメッキ層２５からなる配線とに加えて、
電極２１の下層の電極１７がこの電極２１とほぼ重なっ
た状態で設けられ、さらに電極１７の下層の電極３４が
この電極１７とほぼ重なった状態で設けられている。そ
して、電極３４とその上の層間絶縁膜４とその上の電極
１７とにより第１のキャパシタが構成され、電極１７と
その上の層間絶縁膜５とその上の電極２１とにより第２
のキャパシタが構成され、さらに、電極２１とその上の
層間絶縁膜２３とその上の金属膜２４およびメッキ層２
５からなる配線とにより第３のキャパシタが構成され、
これらの第１のキャパシタ、第２のキャパシタおよび第
３のキャパシタが順次積層されている。これらの第１の
キャパシタおよび第２のキャパシタは、電極１７を共通
として並列接続され、また、第２のキャパシタおよび第
３のキャパシタは、電極２１を共通として並列接続され
ている。したがって、これらの第１のキャパシタ、第２
のキャパシタおよび第３のキャパシタは互いに並列接続
されている。このため、これらの第１のキャパシタ、第
２のキャパシタおよび第３のキャパシタの容量が互いに
ほぼ等しいとすると、同一の容量を得るのに必要なキャ
パシタの面積は、図１３に示す従来のＭＭＩＣに比べて
約１／３の面積で済む。また、第１の実施形態によるＭ
ＭＩＣに比べても約２／３の面積で済む。すなわち、キ
ャパシタの面積のより大幅な縮小を図ることができる。
そして、これによって、素子面積の縮小を図ることがで
きる。
ば、図１３に示す従来のＭＭＩＣと同様な電極２１と金
属膜２４およびメッキ層２５からなる配線とに加えて、
電極２１の下層の電極１７がこの電極２１とほぼ重なっ
た状態で設けられ、さらに電極１７の下層の電極３４が
この電極１７とほぼ重なった状態で設けられている。そ
して、電極３４とその上の層間絶縁膜４とその上の電極
１７とにより第１のキャパシタが構成され、電極１７と
その上の層間絶縁膜５とその上の電極２１とにより第２
のキャパシタが構成され、さらに、電極２１とその上の
層間絶縁膜２３とその上の金属膜２４およびメッキ層２
５からなる配線とにより第３のキャパシタが構成され、
これらの第１のキャパシタ、第２のキャパシタおよび第
３のキャパシタが順次積層されている。これらの第１の
キャパシタおよび第２のキャパシタは、電極１７を共通
として並列接続され、また、第２のキャパシタおよび第
３のキャパシタは、電極２１を共通として並列接続され
ている。したがって、これらの第１のキャパシタ、第２
のキャパシタおよび第３のキャパシタは互いに並列接続
されている。このため、これらの第１のキャパシタ、第
２のキャパシタおよび第３のキャパシタの容量が互いに
ほぼ等しいとすると、同一の容量を得るのに必要なキャ
パシタの面積は、図１３に示す従来のＭＭＩＣに比べて
約１／３の面積で済む。また、第１の実施形態によるＭ
ＭＩＣに比べても約２／３の面積で済む。すなわち、キ
ャパシタの面積のより大幅な縮小を図ることができる。
そして、これによって、素子面積の縮小を図ることがで
きる。
【００６５】また、電極３４はゲート電極１１と同一層
のオーミック金属により同時に形成することができ、電
極１７は、従来のリフトオフ法に一回のリソグラフィー
工程を追加するだけで、ソース電極１２、ドレイン電極
１３および電極１５、１６と同一層のオーミック金属に
より同時に形成することができるので、製造工程の増加
を最小限に抑えることができ、製造コストを低く抑える
ことができる。
のオーミック金属により同時に形成することができ、電
極１７は、従来のリフトオフ法に一回のリソグラフィー
工程を追加するだけで、ソース電極１２、ドレイン電極
１３および電極１５、１６と同一層のオーミック金属に
より同時に形成することができるので、製造工程の増加
を最小限に抑えることができ、製造コストを低く抑える
ことができる。
【００６６】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００６７】例えば、上述の第１の実施形態および第２
の実施形態においては、ソース電極１２、ドレイン電極
１３および電極１５、１６と同一層のオーミック金属膜
によりキャパシタの電極１７を形成しているが、このオ
ーミック金属膜をさらに配線の形成に利用してもよい。
この場合、電極１８〜２２形成用の金属膜により形成さ
れる配線の下層にこのオーミック金属膜からなる配線を
設け、これらの上層および下層の配線全体を配線として
用いる。このようにすることにより、オーミック金属膜
からなる下層の配線を設けた分だけ配線を低抵抗化する
ことができる。この場合、配線の低抵抗化のために電極
１８〜２２形成用の金属膜を厚く形成する必要がないの
で、成膜時間や成膜に必要な金属の使用量が増加するこ
とがない。
の実施形態においては、ソース電極１２、ドレイン電極
１３および電極１５、１６と同一層のオーミック金属膜
によりキャパシタの電極１７を形成しているが、このオ
ーミック金属膜をさらに配線の形成に利用してもよい。
この場合、電極１８〜２２形成用の金属膜により形成さ
れる配線の下層にこのオーミック金属膜からなる配線を
設け、これらの上層および下層の配線全体を配線として
用いる。このようにすることにより、オーミック金属膜
からなる下層の配線を設けた分だけ配線を低抵抗化する
ことができる。この場合、配線の低抵抗化のために電極
１８〜２２形成用の金属膜を厚く形成する必要がないの
で、成膜時間や成膜に必要な金属の使用量が増加するこ
とがない。
【００６８】
【発明の効果】以上説明したように、この発明による半
導体装置によれば、トランジスタの少なくとも一つの電
極とキャパシタの一方の電極とが同一層の材料により形
成されたものであるので、キャパシタの多層化により、
キャパシタの面積の縮小を図ることができる。
導体装置によれば、トランジスタの少なくとも一つの電
極とキャパシタの一方の電極とが同一層の材料により形
成されたものであるので、キャパシタの多層化により、
キャパシタの面積の縮小を図ることができる。
【００６９】また、この発明による半導体装置の製造方
法によれば、トランジスタの少なくとも一つの電極とキ
ャパシタの一方の電極とを同一層の材料により同時に形
成するので、この発明による半導体装置を簡単な製造工
程で製造することができる。
法によれば、トランジスタの少なくとも一つの電極とキ
ャパシタの一方の電極とを同一層の材料により同時に形
成するので、この発明による半導体装置を簡単な製造工
程で製造することができる。
【図１】この発明の第１の実施形態によるＭＭＩＣの構
造を示す断面図である。
造を示す断面図である。
【図２】この発明の第１の実施形態によるＭＭＩＣの製
造方法を示す断面図である。
造方法を示す断面図である。
【図３】この発明の第１の実施形態によるＭＭＩＣの製
造方法を示す断面図である。
造方法を示す断面図である。
【図４】この発明の第１の実施形態によるＭＭＩＣの製
造方法を示す断面図である。
造方法を示す断面図である。
【図５】この発明の第１の実施形態によるＭＭＩＣの製
造方法を示す断面図である。
造方法を示す断面図である。
【図６】この発明の第１の実施形態によるＭＭＩＣの製
造方法を示す断面図である。
造方法を示す断面図である。
【図７】この発明の第１の実施形態によるＭＭＩＣの製
造方法を示す断面図である。
造方法を示す断面図である。
【図８】この発明の第２の実施形態によるＭＭＩＣの構
造を示す断面図である。
造を示す断面図である。
【図９】この発明の第２の実施形態によるＭＭＩＣの製
造方法を示す断面図である。
造方法を示す断面図である。
【図１０】この発明の第２の実施形態によるＭＭＩＣの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１１】この発明の第２の実施形態によるＭＭＩＣの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１２】この発明の第２の実施形態によるＭＭＩＣの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１３】従来の技術によるＭＭＩＣの構造を示す断面
図である。
図である。
【図１４】従来の技術によるＭＭＩＣの製造方法を示す
断面図である。
断面図である。
【図１５】従来の技術によるＭＭＩＣの製造方法を示す
断面図である。
断面図である。
【図１６】従来の技術によるＭＭＩＣの製造方法を示す
断面図である。
断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ 素子分離領域 ３ 絶縁膜 ４、５、２３ 層間絶縁膜 ６ ｐ- 型領域 ７ ｎ型チャネル領域 ８ ソース領域 ９ ドレイン領域 １０ ゲート領域 １１ ゲート電極 １２ ソース領域 １３ ドレイン電極 １４ ｎ型領域 １５〜２２、３４ 電極 ２４ 金属膜 ２５ メッキ層 ２６ パッシベーション膜 ３１、３２ レジストパターン ３３ オーミック金属膜
Claims (10)
- 【請求項１】 少なくともトランジスタとキャパシタと
を有する半導体装置において、 上記トランジスタの少なくとも一つの電極と上記キャパ
シタの一方の電極とが同一層の材料により形成されたも
のであることを特徴とする半導体装置。 - 【請求項２】 上記トランジスタは電界効果トランジス
タであり、上記電界効果トランジスタのソース電極およ
びドレイン電極と上記キャパシタの一方の電極とが同一
層の材料により形成されたものであることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 上記トランジスタは電界効果トランジス
タであり、上記電界効果トランジスタのゲート電極と上
記キャパシタの一方の電極とが同一層の材料により形成
されたものであることを特徴とする請求項１記載の半導
体装置。 - 【請求項４】 上記トランジスタはバイポーラトランジ
スタであり、上記バイポーラトランジスタのエミッタ電
極、ベース電極およびコレクタ電極のうちの少なくとも
一つの電極と上記キャパシタの一方の電極とが同一層の
材料により形成されたものであることを特徴とする請求
項１記載の半導体装置。 - 【請求項５】 少なくとも電界効果トランジスタとキャ
パシタとを有する半導体装置において、 半導体基板上に上記電界効果トランジスタのゲート電極
を有するとともに、上記半導体基板上に絶縁膜を介して
設けられた、上記ゲート電極と同一層の材料により形成
された第１の電極を有し、 上記半導体基板上に上記電界効果トランジスタのソース
電極およびドレイン電極を有するとともに、上記第１の
電極上に第１の層間絶縁膜を介して設けられた、上記ソ
ース電極および上記ドレイン電極と同一層の材料により
形成された第２の電極を有し、 上記第２の電極上に第２の層間絶縁膜を介して設けら
れ、上記第１の電極と所定部分で接続された第３の電極
を有し、 上記第３の電極上に第３の層間絶縁膜を介して設けら
れ、上記第２の電極と所定部分で接続された第４の電極
を有し、 上記第１の電極、上記第１の層間絶縁膜および上記第２
の電極により第１のキャパシタが構成され、 上記第２の電極、上記第２の層間絶縁膜および上記第３
の電極により第２のキャパシタが構成され、 上記第３の電極、上記第３の層間絶縁膜および上記第４
の電極により第３のキャパシタが構成され、 上記第１のキャパシタ、上記第２のキャパシタおよび上
記第３のキャパシタが並列接続されていることを特徴と
する半導体装置。 - 【請求項６】 少なくともトランジスタとキャパシタと
を有する半導体装置の製造方法において、 上記トランジスタの少なくとも一つの電極と上記キャパ
シタの一方の電極とを同一層の材料により同時に形成す
る工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項７】 上記トランジスタは電界効果トランジス
タであり、上記電界効果トランジスタのソース電極およ
びドレイン電極と上記キャパシタの一方の電極とを同一
層の材料により同時に形成することを特徴とする請求項
６記載の半導体装置の製造方法。 - 【請求項８】 上記トランジスタは電界効果トランジス
タであり、上記電界効果トランジスタのゲート電極と上
記キャパシタの一方の電極とを同一層の材料により同時
に形成することを特徴とする請求項６記載の半導体装置
の製造方法。 - 【請求項９】 上記トランジスタはバイポーラトランジ
スタであり、上記バイポーラトランジスタのエミッタ電
極、ベース電極およびコレクタ電極のうちの少なくとも
一つの電極と上記キャパシタの一方の電極とを同一層の
材料により同時に形成することを特徴とする請求項６記
載の半導体装置の製造方法。 - 【請求項１０】 少なくともトランジスタとキャパシタ
とを有する半導体装置の製造方法において、 半導体基板上に形成された絶縁膜上に、上記トランジス
タの少なくとも一つの電極の形成領域に対応する部分に
第１の開口を有する第１のレジストパターンを形成する
工程と、 上記第１のレジストパターンをマスクとして上記絶縁膜
をエッチングすることにより上記半導体基板の表面を露
出させる工程と、 上記第１のレジストパターン上に、上記第１の開口に対
応する部分および上記キャパシタの一方の電極の形成領
域に対応する部分に第２の開口を有する第２のレジスト
パターンを形成する工程と、 上記第２のレジストパターンをマスクとして上記第１の
レジストパターンをパターニングする工程と、 上記半導体基板上に導電膜を形成する工程と、 上記第１のレジストパターンおよび上記第２のレジスト
パターンをその上に形成された上記導電膜とともに除去
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284654A JPH09102585A (ja) | 1995-10-05 | 1995-10-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284654A JPH09102585A (ja) | 1995-10-05 | 1995-10-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102585A true JPH09102585A (ja) | 1997-04-15 |
Family
ID=17681266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7284654A Pending JPH09102585A (ja) | 1995-10-05 | 1995-10-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102585A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420739B1 (en) | 1998-05-19 | 2002-07-16 | Murata Manufacturing Co., Ltd. | GaAs semiconductor device having a capacitor |
| US6436756B1 (en) | 1997-11-10 | 2002-08-20 | Nec Corporation | Semiconductor device and fabrication method thereof |
| JP2007027563A (ja) * | 2005-07-20 | 2007-02-01 | Sony Corp | 高周波スイッチ回路を有する高周波装置 |
| US8587094B2 (en) | 2007-03-19 | 2013-11-19 | Kabushiki Kaisha Toshiba | Semiconductor device using a compound semiconductor subtrate |
-
1995
- 1995-10-05 JP JP7284654A patent/JPH09102585A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436756B1 (en) | 1997-11-10 | 2002-08-20 | Nec Corporation | Semiconductor device and fabrication method thereof |
| US6420739B1 (en) | 1998-05-19 | 2002-07-16 | Murata Manufacturing Co., Ltd. | GaAs semiconductor device having a capacitor |
| JP2007027563A (ja) * | 2005-07-20 | 2007-02-01 | Sony Corp | 高周波スイッチ回路を有する高周波装置 |
| US8598629B2 (en) | 2005-07-20 | 2013-12-03 | Sony Corporation | High-frequency device including high-frequency switching circuit |
| US9105564B2 (en) | 2005-07-20 | 2015-08-11 | Sony Corporation | High-frequency device including high-frequency switching circuit |
| US9406696B2 (en) | 2005-07-20 | 2016-08-02 | Sony Corporation | High-frequency device including high-frequency switching circuit |
| US9824986B2 (en) | 2005-07-20 | 2017-11-21 | Sony Corporation | High-frequency device including high-frequency switching circuit |
| US8587094B2 (en) | 2007-03-19 | 2013-11-19 | Kabushiki Kaisha Toshiba | Semiconductor device using a compound semiconductor subtrate |
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