KR20030028044A - 강유전체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
강유전체 메모리 소자 및 그 제조방법을 제공한다. 이 소자는, 반도체 기판의 전면을 차례로 덮는 층간절연막 및 점착층을 포함한다. 점착층 및 층간절연막을 차례로 관통하여 반도체 기판의 소정영역에 스토리지 노드 콘택 플러그가 접속되고, 점착층 상에 스토리지 노드 플러그와 접속된 강유전체 커패시터가 배치된다. 이 소자의 제조방법은, 반도체 기판의 전면에 층간절연막을 형성하고, 층간절연막 상부 전면에 점착층을 형성한다. 이어서, 점착층 및 층간절연막을 차례로 패터닝하여 반도체 기판의 소정영역을 노출시키는 스토리지 노드 콘택 홀을 형성한다. 스토리지 노드 콘택 홀 내에 도전물질을 채워 상기 반도체 기판의 소정영역에 접속된 스토리지 노드 콘택 플러그를 형성한다. 계속해서, 상기 점착층 상부에 상기 스토리지 노드 콘택 플러그와 접속된 강유전체 커패시터를 형성한다.
Description
본 발명은 반도체소자 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 강유전체 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치의 커패시터는 소자의 집적도가 증가함에 따라 그 면적이 작아지고 있다. 또한, 커패시터의 면적축소로 인한 커패시턴스(capacitance)의 감소를 보상하기 위해 점차로 유전막의 두께를 줄여왔다. 그러나, 유전막의 두께가 감소함에 따라 터널링(tunneling)에 의한 누설전류(leakage current)가 증가하게 되고 이러한 누설전류와 유전막의 두께 때문에 커패시터로서의 신뢰성이 점차로 저하되는 문제가 발생되었다.
유전막의 두께가 얇아지는 것을 피하는 방법으로 스토리지 노드(storage node)에 매우 복잡한 표면굴곡을 형성하여 커패시터의 유효면적을 증가시키는 방법이 널리 사용되고 있다. 아울러, 커패시터의 유전막으로 유전율(dielectric constant)이 높은 질화막/산화막의 적층구조나 산화막/질화막/산화막의 적층구조를 사용하여 커패시턴스를 증가시켰다. 최근에는 전원이 차단된 상태에서 분극이 유지되는 잔류 분극 특성을 갖는 강유전체 물질들 예컨대, BTO(BaTiO3), PZT[(Pb(Zr,Ti)O3], BTO(Bi4TiO3O12) 및 PLZT[(Pb,La)(Zr,Ti)O3] 등을 사용하여 커패시터를 제조함으로써, 데이타를 유지하기 위한 대기전력의 소모가 없는 강유전체 메모리 소자가 개발되었다.
도 1 내지 도 3은 종래의 강유전체 메모리 소자를 제조하는 방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체 기판(100)의 소정영역에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 활성영역에 트랜지스터들(104)을 형성하고, 상기 트랜지스터들(104)이 형성된 결과물 전면에 제1 층간절연막(106)을 형성한다. 이어서, 상기 제1 층간절연막을 관통하여 상기 트랜지스터들(104)의 소오스 영역에 접속되고, 상기 제1 층간절연막 상부의 소정영역에 배치된 비트라인(108)을 형성한다. 계속해서, 상기 비트라인(108)이 형성된 결과물 전면에 제2 층간절연막(110)을 형성한다.
도 2를 참조하면, 상기 제2 층간절연막(110) 및 상기 제1 층간절연막(106)을 차례로 패터닝하여 상기 트랜지스터들(104)의 드레인 영역에 접속된 스토리지 노드 콘택 플러그(112)를 형성한다.
도 3을 참조하면, 상기 스토리지 노드 콘택 플러그(112)가 형성된 결과물 전면에 점착층 및 하부전극막을 차례로 형성하고, 상기 하부전극막 및 상기 점착층을 순차적으로 패터닝하여 상기 제2 층간절연막(110) 상부에 상기 스토리지 노드 콘택 플러그(112)와 접속되고, 차례로 적층된 점착층 패턴(114) 및 하부전극(116)을 형성한다. 상기 하부전극막은 통상적으로 백금(Pt)을 사용하여 형성하고, 상기 점착층은 상기 하부전극막과 상기 제2 층간절연막 사이의 점착성(adhesion)을 향상시켜줄 목적으로 사용한다. 통상적으로 상기 점착층은 티타늄층 또는 탄탈륨층으로 형성한다.
이어서, 상기 하부전극(116)이 형성된 결과물 전면에 커패시터 유전막(118)을 콘포말하게 형성한다. 상기 커패시터 유전막은 산소분위기에서 열처리 하여 결정화된다. 이에 의하여, 잔류분극 특성 등의 강유전체 커패시터의 고유한 특성이 향상시킨다. 계속해서, 상기 커패시터 유전막(118)이 형성된 결과물 전면에 상부전극(120)을 형성한다.
상술한 것과 같이 종래기술에 따르면, 상기 커패시터 유전막(118)과 상기 제2 층간절연막(110)이 직접 접촉되는 영역이 존재한다. 이에 따라, 커패시터 유전막을 결정화시키기 위한 산화공정에서 상기 제2 층간절연막(110)을 이루는 실리콘산화막과 상기 커패시터 유전막(118)이 반응하여 상기 커패시터 유전막(118)의 모폴로지가 불량해지고, 강유전체 커패시터의 분극특성에도 나쁜 영향을 미칠 수 있다. 또한, 상기 커패시터 유전막(118)을 결정화 시키는 과정에서 상기 점착층 패턴()을 이루는 티타늄층 또는 탄탈륨층이 함께 산화되어 상기 스토리지 노드 콘택 플러그(112)와 상기 커패시터 하부전극(116) 사이의 저항이 높아질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 커패시터 하부전극과 스토리지 노드 콘택플러그 사이의 저항이 높아지는 것을 막을 수 있는 강유전체 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 강유전체 커패시터의 유전막과 층간절연막의 반응을 막을 수 있는 강유전체 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 커패시터의 분극특성이 우수한 강유전체 메모리 소자 및 그 제조방법을 제공하는데 있다.
도 1 내지 도 3은 종래의 강유전체 메모리 소자를 제조하는 방법을 나타내는 공정단면도들이다.
도 4는 본 발명의 일 실시예에 따른 강유전체 메모리 소자를 나타내는 단면도이다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자를 나타낸 단면도이다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
상기 기술적 과제들을 달성하기 위하여, 반도체 기판의 전면을 덮는 점착층과, 상기 점착층을 관통하는 스토리지 노드 콘택 플러그와, 상기 점착층 상부에 형성되고 상기 스토리지 노드 콘택 플러그와 접속된 강유전체 커패시터를 포함하는 강유전체 메모리 소자 및 그 제조방법을 제공한다. 이 소자는, 반도체 기판의 전면을 덮는 층간절연막 및 점착층을 포함한다. 상기 점착층 및 상기 층간절연막을 차례로 관통하여 상기 반도체 기판의 소정영역에 스토리지 노드 콘택 플러그가 접속되고, 상기 점착층 상에 상기 스토리지 노드 플러그와 접속된 강유전체 커패시터가 배치된다.
상기 강유전체 커패시터는 상기 스토리지 노드와 접속된 하부전극 및 상기 하부전극을 차례로 덮는 강유전체막 및 상부전극을 포함한다. 상기 점착층은 상기 하부전극과 상기 층간절연막에 대한 점착성(adhesion)이 우수한 절연막인 것이 바람직하다.
이 강유전체 메모리 소자의 제조방법은, 반도체 기판의 전면에 층간절연막을 형성하고, 상기 층간절연막 상부 전면에 점착층을 형성한다. 상기 점착층은 상기 층간절연막을 형성하고 평탄화한 후 형성하는 것이 바람직하다. 이어서, 상기 점착층 및 상기 층간절연막을 차례로 패터닝하여 상기 반도체 기판의 소정영역을 노출시키는 스토리지 노드 콘택 홀을 형성한다. 상기 스토리지 노드 콘택 홀 내에 도전물질을 채워 상기 반도체 기판의 소정영역에 접속된 스토리지 노드 콘택 플러그를 형성한다. 본 발명의 바람직한 실시예에서 상기 스토리지 콘택 플러그는 텅스텐 플러그로 형성하는 것이 바람직하다. 계속해서, 상기 점착층 상부에 상기 스토리지 노드 콘택 플러그와 접속된 강유전체 커패시터를 형성한다.
상기 강유전체 커패시터는 상기 스토리지 노트 콘택플러그가 형성된 결과물전면에 하부전극막, 강유전체막 및 상부전극막을 차례로 형성하고, 상기 상부전극막, 상기 강유전체막 및 상기 하부전극막을 순차적으로 패터닝하여 형성할 수 있다. 즉, 상기 강유전체 커패시터는 상기 스토리지 노드 콘택 플러그와 접속되고, 차례로 적층된 하부전극, 커패시터 유전막 및 상부전극을 포함하는 적층구조를 가질 수 있다. 이와 다른 방법으로, 상기 스토리지 노드 콘택플러그가 형성된 결과물 전면에 하부전극막을 형성하고, 상기 하부전극막을 패터닝하여 상기 스토리지 노드 콘택 플러그와 접속된 하부전극을 형성한다. 이어서, 상기 하부전극을 콘포말하게 덮는 강유전체막 및 상기 강유전체막을 덮는 상부전극막을 형성하여 강유전체 커패시터를 형성할 수도 있다.
본 발명에서 상기 점착층은 상기 하부전극과 상기 층간절연막에 대한 점착성이 우수한 절연막으로 형성하는 것이 바람직하다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 강유전체 메모리 소자를 나타낸 단면도이다.
도 4를 참조하면, 반도체 기판(200)의 소정영역에 소자분리막(202)이 배치된다. 상기 소자분리막(202)은 활성영역을 한정한다. 상기 소자분리막(202) 사이의 활성영역에 트랜지스터들(204)이 배치된다. 상기 트랜지스터들(204)은 각각 상기 활성영역을 가로지르는 게이트 전극 및 상기 게이트 전극 양측의 활성영역 내에 형성된 소오스 영역(203s) 및 드레인 영역(203d)을 포함한다. 상기 트랜지스터들(204)의 소오스 영역(203s)에 비트라인(208)이 상기 트랜지스터들(204)의 상부 전면을 덮는 제1 층간절연막(206)을 관통하여 접속된다. 상기 비트라인(208)은 상기 제1 층간절연막(206) 상부의 소정영역을 지나 주변회로 또는 이웃한 트랜지스터들(204)을 전기적으로 접속시킨다. 상기 비트라인(208) 및 상기 제1 층간절연막(206)의 상부 전면을 제2 층간절연막(210) 및 점착층(214)이 차례로 덮는다. 상기 점착층(214), 상기 제2 층간절연막(210) 및 상기 제1 층간절연막(206)을 차례로 관통하여 상기 트랜지스터들(204)의 드레인 영역들(203d)에 각각 접속된 스토리지 노드 콘택 플러그들(212)이 배치된다. 상기 스토리지 노드 콘택 플러그들(212)은 텅스텐 플러그인 것이 바람직하다. 상기 점착층(214) 상부에 상기 스토리지 노드 콘택 플러그들(212)의 각각에 접속된 하부전극들(216)이 배치된다. 상기 하부전극들(216)의 각각을 커패시터 유전막(218)이 콘포말하게 덮고, 상기 커패시터 유전막(218) 상부에 상부전극(220)이 덮인다. 상기 상부전극(220)은 상기 반도체 기판(200) 상부의 소정영역에 넓게 확장되거나, 상기트랜지스터들(204)의 게이트 전극과 나란하게 연장되어 일 방향으로 이웃한 트랜지스터들(204)에 공통으로 접속되는 플레이트 전극이 될 수도 있다.
상기 점착층(214)은 상기 하부전극(216)과 상기 제2 층간절연막(210)에 대하여 점착성이 우수한 절연막으로써, 예컨대, 산화알루미늄(Al2O3), 탄탈륨옥사이드(Ta2O5), 산화티타늄(TiO2), 산화세슘(CeO2), PZT(Pb[Zr,Ti]O3) 및 SBT(SrBi2Ta2O9) 중 선택된 하나이거나, 이들의 조합물인 것이 바람직하다.
상술한 것과 같이 본 발명의 일 실시에에 따른 강유전체 메모리 소자는 커패시터 유전막과 층간절연막 사이에 점착층이 개재되어 있다. 따라서, 층간절연막과 커패시터 유전막의 반응에 의하여 강유전체 커패시터의 특성이 열화되는 것을 방지할 수 있다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 5를 참조하면, 반도체 기판(200)의 소정영역에 소자분리막(202)을 형성하여 활성영역을 한정한다. 상기 활성영역을 가로지르는 복수개의 게이트 전극 및 상기 게이트 전극 양측의 활성영역 내에 불순물영역들을 형성하여 복수개의 트랜지스트들()을 형성한다. 상기 불순물 영역들은 트랜지스터의 소오스 영역(203s) 및 드레인 영역(203d)에 해당한다. 이어서, 상기 트랜지스터들(204)이 형성된 반도체 기판의 전면에 제1 층간절연막(206)을 형성한다. 상기 제1 층간절연막(206)을 패터닝하여 상기 트랜지스터(204)의 소오스 영역을 노출시키는 비트라인 콘택홀(도시 안함)을 형성하고, 상기 비트라인 콘택홀 내부를 채우며 상기 제1 층간절연막(206) 상부에 배치된 비트라인(208)을 형성한다. 이어서, 상기 비트라인(208)이 형성된 결과물 전면에 제2 층간절연막(210)을 형성한다. 상기 제1 층간절연막(206) 및 상기 제2 층간절연막(210)은 통상적으로, 산화막으로 형성한다. 상기 제2 층간절연막(210)은 예컨대, 화학적물리적 식각방법을 사용하여 전면식각하여 평탄화시키는 것이 바람직하다.
도 6을 참조하면, 상기 평탄화된 제2 층간절연막(210)의 전면에 점착층(214)을 형성한다. 상기 점착층(214)은 상기 제2 층간절연막(210) 및 후속공정에서 형성되는 커패시터의 하부전극막과 점착성(adhesion)이 우수하고, 후속공정에서 형성되는 커패시터 유전막의 특성을 열화시키지 않는 절연막으로 형성하는 것이 바람직하다. 예컨대, 상기 점착층(214)은 산화알루미늄(Al2O3), 탄탈륨옥사이드(Ta2O5), 산화티타늄(TiO2), 산화세슘(CeO2), PZT(Pb[Zr,Ti]O3) 및 SBT(SrBi2Ta2O9) 중 적어도 하나를 사용하여 형성하는 것이 바람직하다. 종래기술에서는 커패시터 유전막과 층간절연막이 직접 접촉하기 때문에 층간절연막으로부터 커패시터 유전막으로 실리콘이 확산되어 커패시터 유전막이 열화되는 문제가 발생하였다. 그러나, 본 발명에서는 점착층이 커패시터 유전막과 층간절연막 사이에 개재되기 때문에 종래기술과 같은 문제점을 현저히 감소시킬 수 있다.
도 7을 참조하면, 상기 점착층(214), 상기 제2 층간절연막(210) 및 상기 제1 층간절연막(206)을 차례로 패터닝하여 상기 트랜지스터들(204)의 드레인영역들(203d)을 노출시키는 스토리지 노드 콘택 홀을 형성한다. 이어서, 상기 점착층(214) 상의 전면에 상기 스토리지 노드 콘택 홀을 채우는 도전막을 형성한다. 상기 도전막은 후속공정에서 형성되는 하부전극의 저항을 높이지 않는 물질막으로써, 예컨대 텅스텐으로 형성하는 것이 바람직하다. 계속해서, 상기 도전막을 전면식각하여 상기 스토리지 노드 콘택 홀 내에 스토리지 노드 콘택 플러그(212)를 형성한다.
도 8을 참조하면, 상기 스토리지 노드 콘택 플러그(212)가 형성된 결과물 전면에 하부전극막을 형성한다. 상기 하부전극막은 백금족 금속으로써, 예컨대 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os), 팔라듐(Pd) 및 이들의 산화물 중 적어도 하나를 사용하여 형성하는 것이 바람직하다. 이어서, 상기 하부전극막을 패터닝하여 상기 점착층(214) 상에 상기 스토리지 노드 콘택 플러그들(212)의 각각에 접속된 하부전극들(216)을 형성한다. 도시된 것과 같이, 상기 하부전극들(216)은 상기 스토리지 노드 콘택 플러그들(212) 상부에 배치되어 상기 스토리지 노드 콘택 플러그(212)와 접속된다. 상기 하부전극들(216)이 형성된 결과물 전면에 상기 하부전극들(216)을 콘포말하게 덮는 강유전체막(218)을 형성한다. 상기 강유전체막(218)은 커패시터 유전막에 해당한다. 상기 강유전체막(218)은 SrTiO3, BaTiO3, Pb(Zr,Ti)O3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12 및 Pb(Zr,Ti)O3 중 선택된 하나의 물질로 형성할 수 있다. 상기 강유전막(218)은 스퍼터링 방법을 사용하거나 화학 기상 증착방법을 사용하여 형성할 수 있다. 또한, 강유전체 소오스를 상기 하부전극(216)이 형성된 결과물 전면에 졸-겔(sol-gel) 상태로 도포하여 형성할 수 있다. 이어서, 상기 커패시터 유전막(218)의 분극특성을 향상시키기 위하여 상기 형성된 커패시터 유전막(218)을 강력한 산화분위기에서 열처리한다. 이에 따라, 상기 강유전체막이 결정화되어 우수한 분극특성을 갖는다.
본 발명의 일 실시예에서 상기 하부전극(216)의 높이를 조절하여 한정된 영역에서 커패시터 유전막의 면적을 극대화시킬 수 있다.
이에 더하여, 상기 커패시터 유전막(218) 상의 전면에 상부전극막을 형성한다.상기 상부전극막은 커패시터의 상부전극, 즉, 플레이트 전극에 해당한다. 상기 상부전극막은 상기 하부전극(216)과 마찬가지로 백금족의 금속막 또는 백금족의 금속산화막으로 형성할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자를 나타낸 단면도이다.
상술한 본 발명의 일 실시예와 마찬가지로, 반도체 기판(200)의 소정영역에 소자분리막(202)이 배치되어 활성영역을 한정하고, 상기 활성영역에 배치된 트랜지스터들(204)의 상부를 제1 층간절연막(206), 제2 층간절연막(210) 및 점착층(214)이 차례로 덮인다. 상기 점착층(214), 상기 제2 층간절연막(210) 및 상기 제1 층간절연막(206)을 관통하여 스토리지 노드 콘택 플러그(212)가 상기 트랜지스터들(204) 각각의 드레인 영역(203d)에 접속되고, 상기 트랜지스터들(204)의 소오스 영역(203s)에 접속된 비트라인(208)이 상기 제1 층간 절연막(206) 및 상기 제2 층간절연막(210)사이에 배치된다.
상기 점착층(214) 상에 상기 스토리지 노드 콘택 플러그(212)와 접속된 적층구조를 갖는 강유전체 커패시터가 배치된다. 상기 강유전체 커패시터는 상기 스토리지 노드 콘택 플러그(212)와 접속된 하부전극(316a)과, 상기 하부전극(316a) 상부를 차례로 덮는 커패시터 유전막(318a) 및 상부전극(320a)을 포함한다. 상기 강유전체 커패시터의 전면을 제3 층간절연막(322)이 덮고, 상기 제3 층간절연막(322)을 관통하여 상기 상부전극(320a)에 플레이트 전극(324)이 접속된다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 10을 참조하면, 상술한 첫번째 실시예와 동일한 방법을 사용하여 점착층 및 스토리지 노드 콘택 플러그(212)를 형성한다. 이어서, 상기 스토리지 노드 콘택 플러그(212)가 형성된 결과물 전면에 하부전극막(316), 강유전체막(318) 및 상부전극막(320)을 차례로 형성한다. 상기 하부전극막(316), 상기 강유전체막(318) 및 상기 상부전극막(320)은 상술한 첫번째 실시예와 동일한 물질막으로 형성할 수 있고, 상기 강유전체막(318)은 상술한 첫번째 실시예와 동일한 방법으로써, 즉, 강유전체물질을 스퍼터링 방법 또는 화학 기상 증착방법을 사용하여 증착하거나, 강유전체물질 소오스를 졸-겔 상태로 도포하는 졸-겔 방법을 사용하여 형성할 수 있다. 또한, 상기 강유전체막을 강력한 산화분위기에서 열처리한다.
도 11을 참조하면, 상기 상부전극막(320), 상기 강유전체막(318) 및 상기 하부전극막(316)을 차례로 패터닝하여 상기 점착층(214) 상에 상기 스토리지 노드 콘택 플러그(212)와 접속된 강유전체 커패시터를 형성한다. 도시된 것과 같이, 상기 강유전체 커패시터는 하부전극(316a)과 상기 하부전극(316a) 상에 차례로 적층된커패시터 유전막(318a) 및 상부전극(320a)으로 구성된다. 또한, 상기 하부전극(316a)은 상기 스토리지 노드 콘택 플러그들(212) 각각의 상부에서 상기 스토리지 노드 콘택 플러그(212)와 접속될 수 있다.
이어서, 도시하지는 않았지만, 상기 강유전체 커패시터가 형성된 결과물 전면에 절연막을 형성하고, 상기 절연막을 패터닝하여 상기 상부전극(320)을 노출시키는 플레이트 전극 홀을 형성하고, 상기 플레이트 전극 홀을 채우며 선택되어진 강유전체 커패시터들을 전기적으로 접속시키는 플레이트 전극(도 9의 324)을 형성하여 도 9에 도시된 강유전체 메모리 소자를 형성한다.
상술한 것과 같이 강유전체 메모리 소자를 제조하는 과정에서, 강유전체 커패시터의 분극특성을 향상시키기 위하여 강유전체막을 강력한 산화분위기에서 결정화하는 공정은 필수적이다. 종래기술의 경우, 강유전체막을 결정화시키는 과정에서 점착층으로 사용되는 티타늄 또는 탄탄륨이 함께 산화될 수 밖에 없다. 이에 따라서, 스토리지 노드 콘택 플러그와 하부전극 사이의 저항이 급격히 높아지는 문제가 발생하였다. 그러나, 본 발명에 따르면, 스토리지 노드 콘택 플러그와 커패시터의 하부전극이 직접 접촉되어 이들 사이의 저항이 현저히 낮다. 또한, 강유전체막과 층간절연막이 접촉하는 것을 방지하여, 실리콘의 확산으로 인한 강유전체막의 모폴로지 불량 및 분극특성의 열화를 방지할 수 있다.
상술한 것과 같이 본 발명에 따르면, 우수한 분극특성을 갖는 강유전체 커패시터를 갖는 강유전체 메모리 소자를 제조할 수 있다.
또한, 커패시터와 스토리지 노드 콘택 플러그 사이의 저항이 낮기 때문에 강유전체 커패시터를 분극 시키기 위한 동작전압을 현저히 낮출 수 있다.
Claims (22)
- 반도체 기판의 전면에 차례로 형성된 층간절연막 및 점착층;상기 점착층 및 상기 층간절연막을 차례로 관통하여 상기 반도체 기판의 소정영역에 접속된 스토리지 노드 플러그;상기 점착층 상부에 배치되어 상기 스토리지 노드 플러그와 접속된 하부전극;상기 하부전극 상부를 덮는 커패시터 유전막;및상기 커패시터 유전막 상부를 덮는 상부전극을 포함하는 강유전체 메모리 소자.
- 제1 항에 있어서,상기 점착층은 산화알루미늄(Al2O3), 탄탈륨옥사이드(Ta2O5), 산화티타늄(TiO2), 산화세슘(CeO2), PZT(Pb[Zr,Ti]O3) 및 SBT(SrBi2Ta2O9) 중 선택된 하나인 것을 특징으로 하는 강유전체 메모리 소자.
- 제1 항에 있어서,상기 커패시터 유전막은 상기 하부전극의 측벽 및 상부면을 콘포말하게 덮는 것을 특징으로 하는 강유전체 메모리 소자.
- 제1 항에 있어서,상기 스토리지 노드 플러그를 이루는 물질은 텅스텐인 것을 특징으로 하는 강유전체 메모리 소자.
- 반도체 기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막;상기 활성영역에 배치된 적어도 하나의 트랜지스터;상기 트랜지스터 상부를 덮는 제1 층간절연막;상기 제1 층간절연막 상부의 소정영역을 지나되, 상기 제1 층간절연막을 관통하여 상기 트랜지스터의 소오스 영역과 접속된 비트라인;상기 비트라인을 차례로 덮는 제2 층간절연막 및 점착층;상기 점착층, 상기 제2 층간절연막 및 상기 제1 층간절연막을 차례로 관통하여 상기 트랜지스터의 드레인 영역과 접속된 스토리지 노드 콘택 플러그;및상기 점착층의 상부에 배치되어 상기 스토리지 노드 콘택 플러그와 접속된 강유전체 커패시터를 포함하는 강유전체 메모리 소자.
- 제5 항에 있어서,상기 점착층은 산화알루미늄(Al2O3), 탄탈륨옥사이드(Ta2O5), 산화티타늄(TiO2), 산화세슘(CeO2), PZT(Pb[Zr,Ti]O3) 및 SBT(SrBi2Ta2O9) 중 선택된하나인 것을 특징으로 하는 강유전체 메모리 소자.
- 제5 항에 있어서,상기 스토리지 노드 콘택 플러그를 이루는 물질은 텅스텐인 것을 특징으로 하는 강유전체 메모리 소자.
- 제5 항에 있어서,상기 강유전체 커패시터는,상기 스토리지 노드 콘택 플러그와 접속된 하부전극;적어도 상기 하부전극 상부에 형성된 커패시터 유전막;및상기 커패시터 유전막 상부에 형성된 상부전극으로 구성된 것을 특징으로 하는 강유전체 메모리 소자.
- 제8 항에 있어서,상기 커패시터 유전막은 상기 하부전극의 상부 및 측벽을 콘포말하게 덮는 것을 특징으로 하는 강유전체 메모리 소자.
- 제8 항에 있어서,상기 하부전극, 상기 커패시터 유전막 및 상기 상부전극은 상기 스토리지 노드 콘택 플러그 상에 차례로 적층된 것을 특징으로 하는 강유전체 메모리 소자.
- 반도체 기판의 전면에 층간절연막을 형성하는 단계;상기 층간절연막 상부 전면에 점착층을 형성하는 단계;상기 점착층 및 상기 층간절연막을 차례로 패터닝하여 상기 반도체 기판의 소정영역을 노출시키는 스토리지 노드 콘택 홀을 형성하는 단계;상기 스토리지 노드 콘택 홀 내에 도전물질을 채워 상기 반도체 기판의 소정영역에 접속된 스토리지 노드 콘택 플러그를 형성하는 단계;및상기 점착층 상부에 상기 스토리지 노드 콘택 플러그와 접속된 강유전체 커패시터를 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법.
- 제11 항에 있어서,상기 층간절연막을 형성한 후,상기 층간절연막을 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제11 항에 있어서,상기 스토리지 노드 콘택 플러그는 상기 스토리지 노드 콘택 홀 내에 텅스텐을 채워 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제11 항에 있어서,상기 점착층은 산화알루미늄(Al2O3), 탄탈륨옥사이드(Ta2O5), 산화티타늄(TiO2), 산화세슘(CeO2), PZT(Pb[Zr,Ti]O3) 및 SBT(SrBi2Ta2O9) 중 선택된 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제11 항에 있어서,상기 강유전체 커패시터를 형성하는 단계는,상기 스토리지 노드 콘택플러그가 형성된 결과물 전면에 하부전극막을 형성하는 단계;상기 하부전극막을 패터닝하여 상기 스토리지 노드 콘택 플러그와 접속된 하부전극을 형성하는 단계;상기 하부전극이 형성된 결과물 전면을 콘포말하게 덮는 커패시터 유전막을 형성하는 단계;및상기 커패시터 유전막이 형성된 결과물 전면에 상부전극막을 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법.
- 제15 항에 있어서,상기 커패시터 유전막은 스퍼터링 방법, 화학기상증착 방법 또는 졸-겔 방법(sol-gel method)를 사용하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제11 항에 있어서,상기 강유전체 커패시터를 형성하는 단계는,상기 스토리지 노드 콘택플러그가 형성된 반도체 기판의 전면에 하부전극막, 커패시터 유전막 및 상부전극막을 차례로 형성하는 단계;및상기 상부전극막, 상기 커패시터 유전막 및 상기 하부전극막을 차례로 패터닝하여 상기 스토리지 노드 콘택플러그와 접속된 강유전체 커패시터를 형성하되, 상기 강유전체 커패시터는 차례로 적층된 하부전극, 커패시터 유전막 패턴 및 상부전극으로 구성된 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제17 항에 있어서,상기 강유전체 커패시터가 형성된 결과물 전면에 제3 층간절연막을 형성하는 단계;상기 제3 층간절연막을 패터닝하여 상기 강유전체 커패시터의 상부면을 노출시키는 단계;및상기 강유전체 커패시터에 접속된 플레이트 전극을 형성하는 단계를 더 포함하는 강유전체 메모리 소자의 제조방법.
- 제17 항에 있어서,상기 커패시터 유전막은 스퍼터링 방법, 화학기상증착 방법 및 졸-겔 방법을사용하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 단계;상기 활성영역을 가로지르는 게이트 전극, 상기 게이트 전극의 양측에 형성된 소오스 영역 및 드레인 영역을 포함하는 트랜지스터들을 형성하는 단계;상기 트랜지스터들의 전면을 덮는 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막 상부에 배치되고, 상기 제1 층간절연막을 관통하여 상기 트랜지스터들 각각의 소오스 영역에 접속된 비트라인을 형성하는 단계;상기 비트라인이 형성된 결과물 전면에 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막을 평탄화시키는 단계;상기 평탄화된 제2 층간절연막 상에 점착층을 형성하는 단계;상기 점착층, 상기 제2 층간절연막 및 상기 제1 층간절연막을 차례로 패터닝하여 상기 트랜지스터들 각각의 드레인 영역을 노출시키는 스토리지 노드 콘택홀을 형성하는 단계;상기 스토리지 노드 콘택홀 내에 도전물질을 채워 스토리지 노드 콘택 플러그를 형성하는 단계;및상기 제2 층간절연막 상에 상기 스토리지 노드 콘택 플러그와 접속된 강유전체 커패시터를 형성하는 단계를 더 포함하는 강유전체 메모리 소자의 제조방법.
- 제20 항에 있어서,상기 스토리지 노드 콘택 플러그는 텅스텐으로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
- 제20 항에 있어서,상기 점착층은 산화알루미늄(Al2O3), 탄탈륨옥사이드(Ta2O5), 산화티타늄(TiO2), 산화세슘(CeO2), PZT(Pb[Zr,Ti]O3) 및 SBT(SrBi2Ta2O9) 중 선택된 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
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