JPH11145387A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11145387A JPH11145387A JP9307256A JP30725697A JPH11145387A JP H11145387 A JPH11145387 A JP H11145387A JP 9307256 A JP9307256 A JP 9307256A JP 30725697 A JP30725697 A JP 30725697A JP H11145387 A JPH11145387 A JP H11145387A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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Abstract
(57)【要約】
【課題】 小容量キャパシタと大容量キャパシタとを同
一基板上に少ないプロセスで形成する。 【解決手段】 小容量キャパシタと大容量キャパシタと
の少なくとも一方の電極を同時に形成する。
一基板上に少ないプロセスで形成する。 【解決手段】 小容量キャパシタと大容量キャパシタと
の少なくとも一方の電極を同時に形成する。
Description
【0001】
【発明の属する技術分野】本発明はマイクロ波回路用の
ガリウム砒素集積回路に関する。特に、高誘電率材料を
用いた大容量キャパシタと、比較的誘電率の低い低誘電
率材料を用いた小容量キャパシタとを集積化する技術に
関する。
ガリウム砒素集積回路に関する。特に、高誘電率材料を
用いた大容量キャパシタと、比較的誘電率の低い低誘電
率材料を用いた小容量キャパシタとを集積化する技術に
関する。
【0002】
【従来の技術】マイクロ波回路用のガリウム砒素集積回
路において、従来から、FETと、電源用や結合コンデ
ンサとして用いられる大容量キャパシタと、整合回路に
必要な小容量キャパシタとを集積することが行われてい
る。大容量キャパシタの電極間誘電体材料としては、比
誘電率が100以上と高いSrTiO3 (STO)、B
aTiO3 、〔Bax Sr1-x 〕TiO3 (BST)、
PbTiO3 、〔PbZr〕TiO3 (PZT)などの
薄膜が用いられる。また、小容量キャパシタの電極間誘
電体材料としては、比誘電率が約7と比較的低いSiN
x が用いられる。
路において、従来から、FETと、電源用や結合コンデ
ンサとして用いられる大容量キャパシタと、整合回路に
必要な小容量キャパシタとを集積することが行われてい
る。大容量キャパシタの電極間誘電体材料としては、比
誘電率が100以上と高いSrTiO3 (STO)、B
aTiO3 、〔Bax Sr1-x 〕TiO3 (BST)、
PbTiO3 、〔PbZr〕TiO3 (PZT)などの
薄膜が用いられる。また、小容量キャパシタの電極間誘
電体材料としては、比誘電率が約7と比較的低いSiN
x が用いられる。
【0003】FETとキャパシタとを集積したものとし
ては、例えば、特開平6−120425号公報に示され
たものがある。この公報記載の技術では、FETを先に
作り、その後に高誘電率材料を用いて大容量キャパシタ
を作っている。
ては、例えば、特開平6−120425号公報に示され
たものがある。この公報記載の技術では、FETを先に
作り、その後に高誘電率材料を用いて大容量キャパシタ
を作っている。
【0004】
【発明が解決しようとする課題】しかし、FETとキャ
パシタとを別々に作るのでは、工程数が増加してしま
う。また、容量の異なるキャパシタを作るためにも、別
の工程が必要となってしまう。
パシタとを別々に作るのでは、工程数が増加してしま
う。また、容量の異なるキャパシタを作るためにも、別
の工程が必要となってしまう。
【0005】本発明は、このような課題を解決し、少な
い工程数で容量の大きく異なるキャパシタを集積した半
導体装置およびその製造方法を提供することを目的とす
る。
い工程数で容量の大きく異なるキャパシタを集積した半
導体装置およびその製造方法を提供することを目的とす
る。
【0006】
【課題を解決するための手段】本発明の第一の観点は、
小容量キャパシタの上部電極と大容量キャパシタの下部
電極とを同時に形成することを特徴とする。すなわち、
小容量キャパシタの下部電極上に低誘電率膜を形成した
後にその小容量キャパシタの上部電極と大容量キャパシ
タの下部電極とを同時に形成し、大容量キャパシタの下
部電極上に高誘電率膜および上部電極を積層する。これ
により、小容量キャパシタの上部電極と大容量キャパシ
タの下部電極とが同じ導電膜の別々の領域として形成さ
れた半導体装置が得られる。ここで、低誘電率膜は、大
容量キャパシタの下部電極上に形成された高誘電体膜よ
り誘電率が低いものであればよい。導電膜としては、金
属膜や導電性酸化膜を用いることができる。
小容量キャパシタの上部電極と大容量キャパシタの下部
電極とを同時に形成することを特徴とする。すなわち、
小容量キャパシタの下部電極上に低誘電率膜を形成した
後にその小容量キャパシタの上部電極と大容量キャパシ
タの下部電極とを同時に形成し、大容量キャパシタの下
部電極上に高誘電率膜および上部電極を積層する。これ
により、小容量キャパシタの上部電極と大容量キャパシ
タの下部電極とが同じ導電膜の別々の領域として形成さ
れた半導体装置が得られる。ここで、低誘電率膜は、大
容量キャパシタの下部電極上に形成された高誘電体膜よ
り誘電率が低いものであればよい。導電膜としては、金
属膜や導電性酸化膜を用いることができる。
【0007】基板上に能動素子を形成し、この能動素子
の電極の形成と同時に小容量キャパシタの下部電極を形
成することが望ましい。
の電極の形成と同時に小容量キャパシタの下部電極を形
成することが望ましい。
【0008】具体的には、能動素子の電極形成時、例え
ばゲート形成時に、基板上の一部に金属膜を残してお
き、能動素子および金属膜を層間膜で覆い、この層間膜
に金属膜の一部が露出する開口を設け、低誘電率膜、第
一の導電膜、高誘電率膜および第二の導電膜を積層し、
第二の導電膜、高誘電率膜および第一の導電膜を加工し
て大容量キャパシタを形成するとともに、金属膜の位置
に対応して第二の導電膜および高誘電率膜を取り除き、
さらに第一の導電膜を加工することにより、小容量キャ
パシタを形成する。
ばゲート形成時に、基板上の一部に金属膜を残してお
き、能動素子および金属膜を層間膜で覆い、この層間膜
に金属膜の一部が露出する開口を設け、低誘電率膜、第
一の導電膜、高誘電率膜および第二の導電膜を積層し、
第二の導電膜、高誘電率膜および第一の導電膜を加工し
て大容量キャパシタを形成するとともに、金属膜の位置
に対応して第二の導電膜および高誘電率膜を取り除き、
さらに第一の導電膜を加工することにより、小容量キャ
パシタを形成する。
【0009】本発明の第二の観点は、小容量キャパシタ
については電極間の誘電体を高誘電率膜と低誘電率膜と
の二層構造とし、大容量キャパシタについては低誘電率
膜を除去し、下部電極と上部電極とをそれぞれ同時に形
成することを特徴とする。すなわち、小容量キャパシタ
と大容量キャパシタとのそれぞれの下部電極を形成し、
これらの下部電極上に高誘電率膜および低誘電率膜を形
成し、大容量キャパシタが形成される領域から低誘電率
膜を除去し、小容量キャパシタが形成される領域の低誘
電率膜上と、大容量キャパシタが形成される領域の高誘
電率膜上とに、それぞれ上部電極を同時に形成する。こ
れにより、小容量キャパシタと大容量キャパシタとのそ
れぞれの下部電極が同じ導電膜の別々の領域として形成
され、大容量キャパシタおよび小容量キャパシタには電
極間誘電体として同時に形成された高誘電率膜を含み、
小容量キャパシタの電極間誘電体にはさらに低誘電率膜
が設けられ、小容量キャパシタと大容量キャパシタとの
それぞれの上部電極が同じ材料の導電膜により形成され
た半導体装置が得られる。
については電極間の誘電体を高誘電率膜と低誘電率膜と
の二層構造とし、大容量キャパシタについては低誘電率
膜を除去し、下部電極と上部電極とをそれぞれ同時に形
成することを特徴とする。すなわち、小容量キャパシタ
と大容量キャパシタとのそれぞれの下部電極を形成し、
これらの下部電極上に高誘電率膜および低誘電率膜を形
成し、大容量キャパシタが形成される領域から低誘電率
膜を除去し、小容量キャパシタが形成される領域の低誘
電率膜上と、大容量キャパシタが形成される領域の高誘
電率膜上とに、それぞれ上部電極を同時に形成する。こ
れにより、小容量キャパシタと大容量キャパシタとのそ
れぞれの下部電極が同じ導電膜の別々の領域として形成
され、大容量キャパシタおよび小容量キャパシタには電
極間誘電体として同時に形成された高誘電率膜を含み、
小容量キャパシタの電極間誘電体にはさらに低誘電率膜
が設けられ、小容量キャパシタと大容量キャパシタとの
それぞれの上部電極が同じ材料の導電膜により形成され
た半導体装置が得られる。
【0010】基板上に能動素子を形成し、この能動素子
の電極の形成と同時に小容量キャパシタおよび大容量キ
ャパシタのそれぞれの下部電極を形成することが望まし
い。
の電極の形成と同時に小容量キャパシタおよび大容量キ
ャパシタのそれぞれの下部電極を形成することが望まし
い。
【0011】具体的には、基板上へ能動素子を形成し、
この能動素子の電極形成時に基板上の少なくとも二つの
領域に金属膜を残しておき、能動素子および金属膜を層
間膜で覆い、この層間膜の前記少なくとも二つの領域に
それぞれ金属膜の一部が露出する開口を設け、高誘電率
膜と低誘電率膜とを積層し、前記少なくとも二つの領域
のうち大容量キャパシタを形成する領域から低誘電率膜
を除去し、導電膜を形成して加工することで、前記少な
くとも二つの領域のうち低誘電率膜を除去した領域に大
容量キャパシタ、低誘電率膜を残した領域に小容量キャ
パシタを形成する。
この能動素子の電極形成時に基板上の少なくとも二つの
領域に金属膜を残しておき、能動素子および金属膜を層
間膜で覆い、この層間膜の前記少なくとも二つの領域に
それぞれ金属膜の一部が露出する開口を設け、高誘電率
膜と低誘電率膜とを積層し、前記少なくとも二つの領域
のうち大容量キャパシタを形成する領域から低誘電率膜
を除去し、導電膜を形成して加工することで、前記少な
くとも二つの領域のうち低誘電率膜を除去した領域に大
容量キャパシタ、低誘電率膜を残した領域に小容量キャ
パシタを形成する。
【0012】
【発明の実施の形態】図1は本発明の第一の実施形態を
示す図であり、基板としてGaAs基板を用い、このG
aAs基板上にFET、小容量キャパシタおよび大容量
キャパシタからなる半導体装置を製造するための各工程
における断面図を示す。
示す図であり、基板としてGaAs基板を用い、このG
aAs基板上にFET、小容量キャパシタおよび大容量
キャパシタからなる半導体装置を製造するための各工程
における断面図を示す。
【0013】この製造工程ではまず、(a)に示すよう
に、GaAs基板11上にゲート電極12aおよびオー
ミック電極12bをもつFET12を形成し、そのゲー
ト電極12aの形成時に、GaAs基板11上の一部に
金属膜13を残しておく。FET12のゲート電極12
aおよび金属膜13としては、Au/WSiスパッタ膜
を用いる。続いて、(b)に示すように、FET12お
よび金属膜13をSiO2 層間膜14で覆い、このSi
O2 層間膜14に金属膜13の一部が露出する開口を設
け、低誘電率膜15を形成する。低誘電率膜15として
は、プラズマCVDで成膜したSiNx を用いる。続い
て、(c)に示すように、第一の導電膜16、高誘電率
膜17および第二の導電膜18を積層する。第一の導電
膜16は下部が厚さ20nmのTi、上部が厚さ70n
mのPtからなる二層構造とし、高誘電率膜17にはS
TOを用いる。TiはSiNx との密着性が高く、Pt
はSTOに対する反応性が小さい。第二の導電膜18と
しては、厚さ100nmのPtまたはTiN膜を用い
る。この後、(d)に示すように、第二の導電膜18、
高誘電率膜17および第一の導電膜16を加工して大容
量キャパシタ20を形成するとともに、金属膜13の位
置に対応して第二の導電膜18および高誘電率膜17を
取り除き、さらに第一の導電膜16を加工することによ
り、小容量キャパシタ19を形成する。このとき第一の
導電膜16は、小容量キャパシタ19に対して上部電
極、大容量キャパシタ20に対して下部電極となる。そ
して、(e)に示すように、大容量キャパシタ20を層
間膜21で埋め込み、その下部電極(第一の導電膜1
6)の部分と上部電極(第二の導電膜18)の部分とに
スルーホールを形成するとともに、FETのゲート電極
12aおよび小容量キャパシタ19の下部電極(金属膜
13)が露出するように低誘電率膜15および層間膜に
スルーホールを形成し、配線22を形成する。図に示し
た例では、FET12のひとつの電極が小容量キャパシ
タ19の上部電極に接続され、小容量キャパシタ19の
下部電極が大容量キャパシタ20の下部電極に接続さ
れ、大容量キャパシタ20の上部電極が同じ基板上の他
の素子に接続されている。
に、GaAs基板11上にゲート電極12aおよびオー
ミック電極12bをもつFET12を形成し、そのゲー
ト電極12aの形成時に、GaAs基板11上の一部に
金属膜13を残しておく。FET12のゲート電極12
aおよび金属膜13としては、Au/WSiスパッタ膜
を用いる。続いて、(b)に示すように、FET12お
よび金属膜13をSiO2 層間膜14で覆い、このSi
O2 層間膜14に金属膜13の一部が露出する開口を設
け、低誘電率膜15を形成する。低誘電率膜15として
は、プラズマCVDで成膜したSiNx を用いる。続い
て、(c)に示すように、第一の導電膜16、高誘電率
膜17および第二の導電膜18を積層する。第一の導電
膜16は下部が厚さ20nmのTi、上部が厚さ70n
mのPtからなる二層構造とし、高誘電率膜17にはS
TOを用いる。TiはSiNx との密着性が高く、Pt
はSTOに対する反応性が小さい。第二の導電膜18と
しては、厚さ100nmのPtまたはTiN膜を用い
る。この後、(d)に示すように、第二の導電膜18、
高誘電率膜17および第一の導電膜16を加工して大容
量キャパシタ20を形成するとともに、金属膜13の位
置に対応して第二の導電膜18および高誘電率膜17を
取り除き、さらに第一の導電膜16を加工することによ
り、小容量キャパシタ19を形成する。このとき第一の
導電膜16は、小容量キャパシタ19に対して上部電
極、大容量キャパシタ20に対して下部電極となる。そ
して、(e)に示すように、大容量キャパシタ20を層
間膜21で埋め込み、その下部電極(第一の導電膜1
6)の部分と上部電極(第二の導電膜18)の部分とに
スルーホールを形成するとともに、FETのゲート電極
12aおよび小容量キャパシタ19の下部電極(金属膜
13)が露出するように低誘電率膜15および層間膜に
スルーホールを形成し、配線22を形成する。図に示し
た例では、FET12のひとつの電極が小容量キャパシ
タ19の上部電極に接続され、小容量キャパシタ19の
下部電極が大容量キャパシタ20の下部電極に接続さ
れ、大容量キャパシタ20の上部電極が同じ基板上の他
の素子に接続されている。
【0014】図2は本発明の第二の実施形態を示す図で
あり、図1に示した(d)の工程に続く別の工程例を示
す。この実施形態では、小容量キャパシタおよび大容量
キャパシタを形成した後に、(a)に示すように層間膜
23で埋め込んで表面を平坦化し、その後に、各電極位
置にスルーホールを形成して配線22を形成する。
あり、図1に示した(d)の工程に続く別の工程例を示
す。この実施形態では、小容量キャパシタおよび大容量
キャパシタを形成した後に、(a)に示すように層間膜
23で埋め込んで表面を平坦化し、その後に、各電極位
置にスルーホールを形成して配線22を形成する。
【0015】図3は本発明の第三の実施形態を示す図で
あり、FET、小容量キャパシタおよび大容量キャパシ
タからなる半導体装置からなる半導体装置を製造するた
めの各工程における断面図を示す。
あり、FET、小容量キャパシタおよび大容量キャパシ
タからなる半導体装置からなる半導体装置を製造するた
めの各工程における断面図を示す。
【0016】この実施形態では、まず、(a)に示すよ
うに、基板31上にゲート電極32aおよびオーミック
電極32bをもつFET32を形成し、そのゲート電極
32aの形成時に基板31上の少なくとも二つの領域に
金属膜13を残しておき、これをそれぞれ小容量キャパ
シタおよび大容量キャパシタの下部電極とする。次に、
(b)に示すように、FET32および金属膜33を層
間膜34で覆い、この層間膜34に金属膜33の一部が
露出するスルーホールを設ける。続いて、(c)に示す
ように、高誘電率膜35と低誘電率膜36とを積層し、
大容量キャパシタを形成しようとする領域の低誘電率膜
36を、フォトレジスト37をマスクとしてドライエッ
チングにより除去する。低誘電率膜36を除去した後、
(d)に示すように、フォトレジスト37を取り除いて
膜厚100nmの第一の導電膜38を形成する。そし
て、(e)に示すように、小容量キャパシタおよび大容
量キャパシタを形成しようとする領域以外について、第
一の導電膜38、低誘電率膜36および高誘電率膜35
を除去する。これにより、高誘電率膜35と低誘電率膜
36とを下部電極と上部電極とで挟んだ構造の小容量キ
ャパシタ39と、高誘電率膜35を下部電極と上部電極
とで挟んだ構造の大容量キャパシタ40とが得られる。
最後に、図1(e)または図2(b)の工程と同様にし
て配線を施す。
うに、基板31上にゲート電極32aおよびオーミック
電極32bをもつFET32を形成し、そのゲート電極
32aの形成時に基板31上の少なくとも二つの領域に
金属膜13を残しておき、これをそれぞれ小容量キャパ
シタおよび大容量キャパシタの下部電極とする。次に、
(b)に示すように、FET32および金属膜33を層
間膜34で覆い、この層間膜34に金属膜33の一部が
露出するスルーホールを設ける。続いて、(c)に示す
ように、高誘電率膜35と低誘電率膜36とを積層し、
大容量キャパシタを形成しようとする領域の低誘電率膜
36を、フォトレジスト37をマスクとしてドライエッ
チングにより除去する。低誘電率膜36を除去した後、
(d)に示すように、フォトレジスト37を取り除いて
膜厚100nmの第一の導電膜38を形成する。そし
て、(e)に示すように、小容量キャパシタおよび大容
量キャパシタを形成しようとする領域以外について、第
一の導電膜38、低誘電率膜36および高誘電率膜35
を除去する。これにより、高誘電率膜35と低誘電率膜
36とを下部電極と上部電極とで挟んだ構造の小容量キ
ャパシタ39と、高誘電率膜35を下部電極と上部電極
とで挟んだ構造の大容量キャパシタ40とが得られる。
最後に、図1(e)または図2(b)の工程と同様にし
て配線を施す。
【0017】
【発明の効果】以上説明したように、本発明によれば、
容量の異なる二つのキャパシタの少なくとも一方の電極
を同時に形成するので、別々に形成する場合に比べて製
造プロセスが少なくなる。特に、下部電極と上部電極と
の双方を同時形成する場合には、従来に比べて製造プロ
セスが大きく削減される。
容量の異なる二つのキャパシタの少なくとも一方の電極
を同時に形成するので、別々に形成する場合に比べて製
造プロセスが少なくなる。特に、下部電極と上部電極と
の双方を同時形成する場合には、従来に比べて製造プロ
セスが大きく削減される。
【図1】本発明の第一の実施形態を示す図であり、各工
程における断面図。
程における断面図。
【図2】本発明の第二の実施形態を示す図であり、各工
程における断面図。
程における断面図。
【図3】本発明の第三の実施形態を示す図であり、各工
程における断面図。
程における断面図。
11、31 基板 12、32 FET 12a、32a ゲート電極 12b、32b オーミック電極 13、33 金属膜 14、34 層間膜 15、36 低誘電率膜 16、38 第一の導電膜 17、35 高誘電率膜 18 第二の導電膜 19、39 小容量キャパシタ 20、40 大容量キャパシタ 21、23 層間膜 22 配線 37 フォトレジスト
Claims (10)
- 【請求項1】 小容量キャパシタと大容量キャパシタと
を同一基板上に形成する半導体装置の製造方法におい
て、 前記小容量キャパシタの下部電極上に低誘電率膜を形成
した後にその小容量キャパシタの上部電極と前記大容量
キャパシタの下部電極とを同時に形成し、 前記大容量キャパシタの下部電極上に高誘電率膜および
上部電極を積層することを特徴とする半導体装置の製造
方法。 - 【請求項2】 基板上に能動素子を形成し、この能動素
子の電極の形成と同時に前記小容量キャパシタの下部電
極を形成する請求項1記載の半導体装置の製造方法。 - 【請求項3】 能動素子の電極形成時に基板上の一部に
金属膜を残しておき、 前記能動素子および前記金属膜を層間膜で覆い、 この層間膜に前記金属膜の一部が露出する開口を設け、 低誘電率膜、第一の導電膜、高誘電率膜および第二の導
電膜を積層し、 前記第二の導電膜、前記高誘電率膜および前記第一の導
電膜を加工して大容量キャパシタを形成するとともに、
前記金属膜の位置に対応して前記第二の導電膜および前
記高誘電率膜を取り除き、さらに前記第一の導電膜を加
工することにより、小容量キャパシタを形成する請求項
2記載の半導体装置の製造方法。 - 【請求項4】 小容量キャパシタおよび大容量キャパシ
タが同一基板上に形成された半導体装置において、 前記小容量キャパシタの上部電極と前記大容量キャパシ
タの下部電極とが同じ導電膜の別々の領域として形成さ
れたことを特徴とする半導体装置。 - 【請求項5】 前記基板上に能動素子が設けられ、前記
小容量キャパシタの下部電極が前記能動素子の電極と同
時に形成された金属膜である請求項4記載の半導体装
置。 - 【請求項6】 小容量キャパシタと大容量キャパシタと
を同一基板上に形成する半導体装置の製造方法におい
て、 前記小容量キャパシタと前記大容量キャパシタとのそれ
ぞれの下部電極とを形成し、 これらの下部電極上に高誘電率膜および低誘電率膜を形
成し、 前記大容量キャパシタが形成される領域から前記低誘電
率膜を除去し、 前記小容量キャパシタが形成される領域の前記低誘電率
膜上と、前記大容量キャパシタが形成される領域の前記
高誘電率膜上とに、それぞれ上部電極を同時に形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項7】 基板上に能動素子を形成し、この能動素
子の電極の形成と同時に前記小容量キャパシタおよび前
記大容量キャパシタのそれぞれの下部電極を形成する請
求項6記載の半導体装置の製造方法。 - 【請求項8】 基板上へ能動素子を形成し、 この能動素子の電極形成時に前記基板上の少なくとも二
つの領域に金属膜を残しておき、 前記能動素子および前記金属膜を層間膜で覆い、 この層間膜の前記少なくとも二つの領域にそれぞれ前記
金属膜の一部が露出する開口を設け、 高誘電率膜と低誘電率膜とを積層し、 前記少なくとも二つの領域のうち大容量キャパシタを形
成する領域から前記低誘電率膜を除去し、 導電膜を形成して加工することで、前記少なくとも二つ
の領域のうち前記低誘電率膜を除去した領域に大容量キ
ャパシタ、前記低誘電率膜を残した領域に小容量キャパ
シタを形成する請求項7記載の半導体装置の製造方法。 - 【請求項9】 小容量キャパシタと大容量キャパシタと
が同一基板上に形成された半導体装置において、 前記小容量キャパシタと前記大容量キャパシタとのそれ
ぞれの下部電極が同じ導電膜の別々の領域として形成さ
れ、 前記大容量キャパシタおよび前記小容量キャパシタには
電極間誘電体として同時に形成された高誘電率膜を含
み、 前記小容量キャパシタの電極間誘電体にはさらに低誘電
率膜が設けられ、前記小容量キャパシタと前記大容量キ
ャパシタとのそれぞれの上部電極が同じ材料の導電膜に
より形成されたことを特徴とする半導体装置。 - 【請求項10】 前記基板上に少なくともひとつの能動
素子が設けられ、前記大容量キャパシタおよび前記小容
量キャパシタのそれぞれの下部電極が前記少なくともひ
とつの能動素子のいずれかの電極と同時に形成された金
属膜である請求項9記載の半導体装置。
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