JP3324946B2 - Ｍｉｍキャパシタ及びその製造方法、並びに半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＭＩＭキャパシ
タ及びその製造方法、並びにＭＩＭキャパシタを搭載し
た半導体装置に関し、特に、誘電体層としてＳｒＴｉＯ
₃層を有するＭＩＭキャパシタの上部電極の構造、及び
その形成方法に関するものである。

【０００２】

【従来の技術】従来から、半導体材料としてＧａＡｓを
用いた高周波デバイス、例えばマイクロ波モノリシック
ＩＣ（ＭＭＩＣ）等では、直流成分をカッ卜するための
コンデンサや、信号をグランドラインへバイパスさせる
ためのバイパスコンデンサとして、巨大なキャパシタが
必要とされ、時には、このような高周波デバイスの基板
上でキャパシタの占有する面積がチップ面積の３０〜５
０％に及ぶことがある。

【０００３】一方では、ＳｒＴｉＯ₃等の金属酸化物
は、従来の半導体装置において誘電体材料として用いら
れている酸化シリコン（以下ＳｉＯ₂）や窒化シリコン
（以下ＳｉＮｘ）等に比べて比誘電率が高く、キャパシ
タ面積を１／１０〜１／６０にできるものとして知られ
ている。

【０００４】このようなことから、従来の高周波デバイ
スに関連する分野では、チップ上への、誘電体層を金属
酸化物により構成したキャパシタの搭載は、チップコス
トの低減等、コストダウンを行うためには不可欠であっ
た。

【０００５】例えば、このような高誘電体材料を用いた
容量素子として、信学技報ＴＥＣＨＮＩＣＡＬ ＲＥＰ
ＯＲＴ ＯＦ ＩＥＩＣＥ．ＥＤ９３−１６５，ＭＷ９
３−１２２，ＩＣＤ９３−１８０（１９９４−０１），
ｐ５５−ｐ６０“低温スパッタリング法による高誘電体
ＳｒＴｉＯ₃薄膜容量素子のＧａＡｓ−ＩＣプロセスへ
の適用“に開示のものがある。

【０００６】ここでは、容量素子の形成後における昇温
プロセスに対して、容量素子における金属層と絶縁層と
の安定な界面特性を得るために、容量素子を構成する上
部電極及び下部電極としては、ＳｒＴｉＯ₃（以下、Ｓ
ＴＯと略記する。）と容量素子の電極材料との相互反応
が起こらない金属を選択する必要があるとし、下部電極
を熱的に安定な貴金属であるＰｔにより構成している。
また、上部電極の構成材料として、Ｐｔに代えてＷＳｉ
Ｎを用いており、その理由として以下の点を挙げてい
る。

【０００７】１つは、ＩＣ配線に用いられるＡｕ／Ｔｉ
やＡｌまたは、Ｎｉ等を上部電極の構成材料として用い
た場合、ＳｉＮ保護膜等を形成するｐ−ＣＶＤのプロセ
ス中に生じる熱により、容量素子におけるリーク電流の
増大を招くという点である。

【０００８】また、もう１つは、熱的に安定なＰｔは、
ＳＴＯとの密着性が悪く、信頼性に不安があるという点
である。具体的に言うと、上部電極は、通常、誘電体層
としてのＳＴＯ層を形成した後、該ＳＴＯ膜上に蒸着リ
フトオフにより形成されるため、上部電極をＰｔで構成
した場合、上記リフトオフ時に上部電極がＳＴＯ膜から
剥離するおそれがある。

【０００９】なお、下部電極については、その上に形成
されるＳＴＯ等の誘電体層との密着性の問題はない。な
ぜならば、下部電極上に形成した誘電体層は、エッチン
グマスクを用いて選択的にエッチングしてパターニング
されるため、誘電体層のパターニング時には、誘電体層
を下部電極から剥離する方向に力が働くことはないから
である。

【００１０】このようなことから、上記文献記載の技術
では、上記上部電極の構成材料として、熱的に安定で、
しかもＳＴＯとの密着性もよい材料（ＷＳｉＮ）を用い
ることにり、熱処理に起因するリーク電流の低減ととも
に信頼性の向上を図っている。

【００１１】

【発明が解決しようとする課題】ところが、特にＧａＡ
ｓＭＭＩＣでは、Ｐｔ系の電極を使用することが多い。
このため、キャパシタの電極材料としてＰｔで用が足り
るのであれば、キャパシタの電極の形成プロセスが、Ｇ
ａＡｓ−ＩＣプロセスとの整合性が非常によいものとな
るが、ＷＳｉＮ等を用いてキャパシタの電極を形成する
となると、新たな成膜装置が必要となり、電極の形成工
程も増加するという問題がある。

【００１２】そうであるからと言って、誘電体材料とし
てＳＴＯを用いたキャパシタの上部電極をＰｔにより構
成した場合、誘電体層と上部電極との界面特性としては
熱的に安定なものが得られるものの、上部電極と誘電体
層との密着性の劣化を生じ、容量素子やこれを搭載した
半導体装置の信頼性の問題に発展することとなる。

【００１３】また、キャパシタの上部電極をＰｔ層のみ
で構成する場合は、Ｐｔ自体の比抵抗がＡｕ等の低抵抗
金属と比べると高いため、キャパシタの上部電極として
の特性を考えると、Ｐｔ層を厚くして、キャパシタでの
電力のロスを小さくする必要がある。ちなみに、キャパ
シタの上部電極をＰｔ層のみで構成する場合は、Ｐｔ層
の厚さを３０００オングストローム程度にする必要があ
る。

【００１４】しかし、キャパシタの上部電極であるＰｔ
層の厚みを厚くすれば、抵抗の低減と引き替えに、誘電
体層であるＳＴＯ層との密着性を更に劣化させることと
なり、素子の信頼性を確保する上で大きな障害となる。

【００１５】また、Ｐｔを微結晶の状態で下地部材上に
堆積するようにすれば、Ｐｔ層とその下地部材との密着
性を改善することが可能であるが、スパッタを用いたＰ
ｔの蒸着では、エネルギーが大きく、微結晶状態での堆
積は不可能である。

【００１６】本発明は上記のような問題点を解決するた
めになされたもので、ＳＴＯからなる誘電体層と、該誘
電体層上の上部電極との密着性を向上するとともに、該
誘電体層と上部電極との間の界面特性を熱的に安定なも
のとして、昇温プロセスによるリーク電流の増大を小さ
く抑えることができるＭＩＭキャパシタ及びその製造方
法を得ることを目的とする。

【００１７】また、本発明は、ＭＩＭキャパシタの基板
上での占有面積が小さくでき、しかも、該キャパシタを
構成する誘電体層と上部電極との間での密着性、及び界
面特性の劣化を回避するとともに、ＩＣプロセスとキャ
パシタ形成プロセスとの整合性を維持することができ、
さらに、熱処理プロセスに起因するキャパシタにおける
リーク電流増大を抑えることができる半導体装置を得る
ことを目的とする。

【００１８】

【課題を解決するための手段】この発明（請求項１）に
係るＭＩＭキャパシタは、下部電極と上部電極との間に
誘電体層を挟持してなる構造を有している。

【００１９】そして、該誘電体層は、高誘電体であるＳ
ｒＴｉＯ₃から構成されている。また、該誘電体層上に
これと密着して設けられている上部電極は、該誘電体層
表面上に形成されたＰｔ層と、該Ｐｔ層上に形成された
Ｔｉ層とを含む多層構造となっており、該多層構造の金
属層中には、空気中もしくは窒素中での熱処理によって
該Ｔｉ層と該Ｐｔ層との界面に形成されたＴｉとＰｔの
金属間化合物が含まれている。そのことにより上記目的
が達成される。

【００２０】この発明（請求項２）は、請求項１記載の
ＭＩＭキャパシタにおいて、前記上部電極は、前記Ｔｉ
層上に形成されたＡｕ層を有しているものである。

【００２１】この発明（請求項３）は、請求項１記載の
ＭＩＭキャパシタにおいて、前記上部電極は、前記Ｔｉ
層上に形成された第２のＰｔ層と、該第２のＰｔ層上に
形成されたＡｕ層とを有しているものである。

【００２２】

【００２３】この発明（請求項４）は、下部電極と上部
電極との間に誘電体層を挟持してなる構造を有してい
る。

【００２４】そして、該誘電体層は、高誘電体であるＳ
ｒＴｉＯ₃から構成されている。また、該誘電体層上に
これと密着して設けられている上部電極は、該誘電体層
表面上に形成されたＰｔ層と、該Ｐｔ層上に形成された
Ａｕ層とを含む多層構造となっている。そのことにより
上記目的が達成される。

【００２５】

【００２６】この発明（請求項５）は、下部電極と上部
電極との間に誘電体層を挟持してなる構造のＭＩＭキャ
パシタを製造する方法である。

【００２７】そして、該誘電体層の形成工程は、該下部
電極上にＳｒＴｉＯ₃を堆積して、該誘電体層を構成す
る金属酸化物層を形成する工程を含んでいる。また、該
上部電極の形成工程は、該誘電体層上にＰｔを電子線蒸
着により堆積して、該上部電極を構成するＰｔ層を形成
する工程と、該Ｐｔ層上に電子線蒸着によりＴｉを堆積
して、該上部電極を構成するＴｉ層を形成する工程と、
空気中もしくは窒素中での熱処理によって該Ｔｉ層と該
Ｐｔ層との界面に、ＴｉとＰｔの金属間化合物を形成す
る工程とを含んでいる。そのことにより上記目的が達成
される。

【００２８】

【００２９】この発明（請求項６）は、請求項８記載の
ＭＩＭキャパシタの製造方法において、前記上部電極の
形成後の熱処理を、２００℃から５００℃の範囲の温度
で行うものである。

【００３０】この発明（請求項７）は、下部電極と上部
電極との間に誘電体層を挟持してなる構造のＭＩＭキャ
パシタを製造する方法である。

【００３１】そして、該誘電体層の形成工程は、該下部
電極上にＳｒＴｉＯ₃を堆積して、該誘電体層を構成す
る金属酸化物層を形成する工程を含んでいる。また、該
上部電極の形成工程は、該誘電体層上にＰｔを電子線蒸
着により堆積して、該上部電極を構成するＰｔ層を形成
する工程と、該Ｐｔ層上に電子線蒸着によりＡｕを堆積
して、該上部電極を構成するＡｕ層を形成する工程とを
含んでいる。

【００３２】この発明（請求項８）に係る半導体装置
は、半導体基板上に形成された、下部電極と上部電極と
の間に誘電体層を挟持してなる構造のＭＩＭキャパシタ
を複数有している。

【００３３】そして、該複数のＭＩＭキャパシタは、同
一の工程で該半導体基板上に形成された該下部電極の一
方上にＳｒＴｉＯ₃からなる高誘電体層と、該高誘電体
層上に形成された上部電極とを順次形成した第１のＭＩ
Ｍキャパシタと、該下部電極の他方上にＳｉＮからなる
誘電体層と、該誘電体層上に形成された該上部電極とを
順次積層した第２のＭＩＭキャパシタとを有している。

【００３４】この発明に係る半導体装置の製造方法は、
半導体基板上に形成された、下部電極と上部電極との間
に誘電体層を挟持してなる構造のＭＩＭキャパシタを複
数有する半導体装置の製造方法であって、第１および第
２のＭＩＭキャパシタの下部電極をそれぞれ形成する工
程と、該下部電極の一方上にＳｒＴｉＯ₃からなる高誘
電体層を形成し、該高誘電体層上に上部電極を順次形成
して第１のＭＩＭキャパシタを形成する工程と、該下部
電極の他方上に、ＳｉＮからなる誘電体層を形成し、該
誘電体層上に上部電極を形成して第２のＭＩＭキャパシ
タを形成する工程と、を包含している。

【００３５】以下、本発明の作用について説明する。

【００３６】この発明（請求項１）においては、ＭＩＭ
キャパシタの誘電体層を、通常半導体装置に採用されて
いる酸化シリコンや窒化シリコンなどに比べて比誘電率
が高いＳＴＯ（ＳｒＴｉＯ₃）により構成しているた
め、ＭＩＭキャパシタが基板上で占める面積を飛躍的に
縮小することができる。しかも、該誘電体層上の上部電
極を、誘電体層表面上のＰｔ層とその上のＴｉ層を含む
多層構造としているので、Ｐｔ層がその上のＴｉ層によ
り構造的に支持されることとなり、上部電極と誘電体層
としてのＳＴＯ層との間で熱的に安定な界面特性を得る
ためのＰｔ層を、該ＳＴＯ層との十分な密着性が得られ
る程度に薄く形成することができる。つまり、熱に対し
て安定なＰｔ層により、上部電極形成後の熱処理による
リーク電流の増大を抑えつつ、Ｐｔ層の薄膜化によりそ
のＳＴＯ層に対する密着性を改善して、素子としての信
頼性を高めることができる。また、前記上部電極を、そ
の多層構造の金属層中に、空気中もしくは窒素中での熱
処理によって前記Ｔｉ層と前記Ｐｔ層との界面に形成さ
れたＴｉとＰｔの金属間化合物を含む構造としたので、
該金属間化合物の存在により、熱処理時におけるＳＴＯ
層での酸素原子の欠陥の発生が抑制されることとなり、
熱処理に起因するリーク電流増大をより一層抑制するこ
とができる。

【００３７】この発明（請求項２）においては、前記上
部電極は、前記Ｔｉ層上に形成されたＡｕ層を有してい
るので、上記熱処理に起因するリーク電流増大の抑制、
及び上部電極と誘電体層との密着性の改善とともに、上
記上部電極の低抵抗化を図ることができ、これによりキ
ャパシタでの電力ロスを低減できる。

【００３８】また、Ｔｉ層の表面がＡｕ層によりおおわ
れているため、Ｔｉ層の厚みによっては、Ｔｉ層表面が
熱処理を加える際の雰囲気中の微量酸素によって酸化さ
れてその上に形成される配線の密着性が劣化するといっ
た問題も解消できる。

【００３９】この発明（請求項３）においては、前記上
部電極は、前記Ｔｉ層上に形成された第２のＰｔ層と、
該第２のＰｔ層上に形成されたＡｕ層とを有しているの
で、上記熱処理に起因するリーク電流増大の抑制、上部
電極と誘電体層との密着性の改善、さらに上部電極の低
抵抗化に加えて、薄膜化した第１のＰｔ層を支持するＴ
ｉ層と、低抵抗層としてのＡｕ層との熱プロセスでの反
応を、Ｔｉ層とＡｕ層との間の第２のＰｔ層により阻止
することができる。また、上記請求項２の発明と同様、
熱処理時のＴｉ層表面の酸化による、その上の配線との
密着性の問題も解消される。

【００４０】

【００４１】この発明（請求項４）においては、ＭＩＭ
キャパシタの誘電体層を、通常半導体装置に採用されて
いる酸化シリコンや窒化シリコンなどに比べて比誘電率
が高いＳＴＯ（ＳｒＴｉＯ₃）により構成しているた
め、ＭＩＭキャパシタが基板上で占める面積を飛躍的に
縮小することができる。しかも、該誘電体層上の上部電
極を、誘電体層表面上のＰｔ層とその上のＡｕ層を含む
多層構造としているので、Ｐｔ層がその上のＡｕ層によ
り構造的に支持されることとなり、上部電極と誘電体層
としてのＳＴＯ層との間で熱的に安定な界面特性を得る
ためのＰｔ層を、該ＳＴＯ層との十分な密着性が得られ
る程度に薄く形成することができる。つまり、熱に対し
て安定なＰｔ層により、上部電極形成後の熱処理による
リーク電流の増大を抑えつつ、Ｐｔ層の薄膜化によりそ
のＳＴＯ層に対する密着性を改善して、素子としての信
頼性を高めることができる。しかも、Ｐｔ層の上には低
抵抗なＡｕ層を形成しているため、上記上部電極の抵抗
が低下することとなり、これによりキャパシタでの電力
ロスの低減を図ることもできる。

【００４２】また、Ｐｔ層とＡｕ層を積層した場合は、
Ｐｔ層単体の積層と比較して、ＳＴＯ層への密着性が向
上する。これは、先のＰｔ層の薄膜化のためだけでな
く、Ｐｔ層とＡｕ層のストレスの方向が逆であって、両
者のストレスが相殺され、上部電極全体のストレスが緩
和されるためと考えられ、これによってＰｔ層単体の積
層のときよりも、上部電極が剥がれ難くなる。

【００４３】更に、Ａｕ層は、酸素と結合しないので、
熱処理に際し、ＳＴＯ層の酸素がＡｕ層に吸着される心
配がなく、上部電極の低抵抗の維持と、高温でのリーク
電流の更なる減少を期待することができる。

【００４４】

【００４５】この発明（請求項５）においては、下部電
極上に誘電体層としてＳｒＴｉＯ₃を堆積した後、Ｐｔ
層を電子線蒸着により堆積して、該上部電極を構成する
Ｐｔ層を形成するようにしたので、Ｐｔ層の微結晶状態
での堆積が可能となり、上部電極と誘電体層との密着性
を向上できる。また、Ｐｔ層上にＴｉ層を形成している
ため、Ｐｔ層を薄層化しても、Ｐｔ層がＴｉ層により支
持されることとなるので、Ｐｔ層の薄層化により、上部
電極と誘電体層との密着性をさらに向上させることがで
きる。また、上部電極と誘電体層との界面にはＰｔ層が
介在するので、両者の界面は熱的に安定なものとなり、
上部電極の形成後の熱処理による、キャパシタでのリー
ク電流の増大を抑えることができる。

【００４６】また、前記上部電極を形成した後、空気中
もしくは窒素中での熱処理によって前記Ｔｉ層と前記Ｐ
ｔ層との界面に、ＴｉとＰｔの金属間化合物を形成する
ので、上記界面での該金属間化合物の存在により、熱処
理時におけるＳＴＯ層での酸素原子の欠陥発生が抑制さ
れる。

【００４７】この発明（請求項６）においては、前記上
部電極の形成後の熱処理を、２００℃以上の範囲の温度
で行うので、ＳＴＯ層で酸素原子の欠陥が発生するのを
抑制する効果がある、ＰｔとＴｉの金属間化合物を確実
に形成することができる。また、上記上部電極の形成後
に行われる熱処理の温度を５００℃以下としているの
で、熱処理に起因するキャパシタでのリーク電流の増大
を、ほとんどなくすことも可能となる。

【００４８】この発明（請求項７）においては、下部電
極上に誘電体層としてＳｒＴｉＯ₃を堆積した後、Ｐｔ
層を電子線蒸着により堆積して、該上部電極を構成する
Ｐｔ層を形成するようにしたので、Ｐｔ層の微結晶状態
での堆積が可能となり、上部電極と誘電体層との密着性
を向上できる。また、Ｐｔ層上にＡｕ層を形成している
ため、Ｐｔ層を薄層化しても、Ｐｔ層がＡｕ層により支
持されることとなるので、Ｐｔ層の薄層化により、上部
電極と誘電体層との密着性をさらに向上させることがで
きる。また、上部電極と誘電体層との界面にはＰｔ層が
介在するので、両者の界面は熱的に安定なものとなり、
上部電極の形成後の熱処理による、キャパシタでのリー
ク電流の増大を抑えることができる。さらに、上部配線
が低抵抗のＡｕ層を含んでいるため、上記上部電極の抵
抗が低下することとなり、これによりキャパシタでの電
力ロスの低減を図ることもできる。

【００４９】

【００５０】

【００５１】

【発明の実施の形態】まず、本発明の基本原理を、スパ
ッタ法や電子線蒸着法による成膜技術とともに説明す
る。

【００５２】ＭＩＭキャパシタの誘電体材料であるＳＴ
Ｏ（ＳｔＴｉＯ₃）に対しては、ＭＩＭキャパシタの上
部電極としてＰｔ系材料を用いることが好ましい。これ
は、ＰｔとＳＴＯとの接触界面は、熱的に安定であるた
め、熱処理に起因するキャパシタにおけるリーク電流増
加を防ぐことができ、しかもＰｔは、ＩＣプロセスとの
整合性のよい材料であるからである。

【００５３】また、Ｐｔについては、上述した文献にも
記載されているように、ＳＴＯとの密着性が問題となる
が、この密着性の問題は、Ｐｔについての薄膜の形成方
法を最適化し、薄いＰｔ層を形成すれば、解消できる。
ただし、薄いＰｔ層は構造的に弱く、そのパターニング
等の加工がしにくく、また、上部電極の抵抗値が高くな
り、キャパシタでの電力ロスを招くこととなる。

【００５４】また、Ｐｔ層の形成方法としては、スパッ
タ法や電子線蒸着法などが知られているが、スパッタ法
により形成したＰｔ層（以下、スパッタＰｔ層ともい
う。）は、リフトオフ法によるパターン形成が難しい。
言い換えると、スパッタＰｔ層は、誘電体層との密着性
は高くなるが、経験的に、厚く堆積させた場合には剥が
れる可能性が高くなる。これは、スパッタ法では、Ｐｔ
層の成膜中にプラズマの高エネルギーによってＰｔの結
晶成長が生じ、そのためスパッタＰｔ層がストレスの高
いものとなるからであると考えられる。このため、Ｐｔ
層の形成にスパッタ法を用いる場合は、全面にＰｔ層を
形成した後、選択的に形成したレジスト膜等をマスクと
してイオンミーリング等の方法によってＰｔ層のエッチ
ング加工を行うことにより、Ｐｔ層のパターニングを行
う必要がある。

【００５５】上記スパッタ法以外の、電極としての金属
層の成膜方法として、電子線蒸着法があり、この方法で
は、成膜時に基板を室温に保持すると、基板上には、微
結晶の状態で薄膜が形成され易くなる。結晶が微結晶で
ある金属膜は、ストレスが低いものとなり、大きな粒の
金属結晶成長が生じていない限り、低ストレスの状態で
存在できる。

【００５６】本件発明者等が、Ｐｔ層の厚みと密着性の
関係について独自に調べた結果、電子線蒸着法を用いて
成膜したＰｔ膜は、高誘電体層上での厚みが２０００オ
ングストローム以下であれば問題無いものであるが、Ｐ
ｔ単体層からなる上部電極の層厚が１０００オングスト
ローム以下である場合、層厚が薄すぎてＰｔ層の強度が
不足することとなり、プロセス中の外因により、Ｐｔ層
に傷がつく等して上部電極にダメージが生じることが判
った。

【００５７】そこで、本件発明者等が、Ｐｔ単体層に代
わる、上部電極を構成する、高誘電体に対する高耐熱金
属層構造として、ＰｔとＴｉの多層構造、並びにこの多
層構造中に熱処理によりＰｔとＴｉの金属間化合物を形
成したものについて検討を行なったところ、非常に良好
な結果を得た。

【００５８】なお、ＰｔとＴｉは、組成によっていろい
ろな金属間化合物を形成することが知られているが、上
記金属間化合物は、低温領域から高温領域まで組成の安
定した材料である。

【００５９】図８は、本件発明者等の、ＭＩＭキャパシ
タの上部電極の構造と、熱処理に起因するキャパシタで
のリーク電流との関係についての検討結果をグラフで示
す図である。

【００６０】ここでは、ＭＩＭキャパシタの下部電極
は、下層の厚さ１０００オングストロームのＴｉ層と上
層の厚さ２０００オングストロームのＰｔ層との２層構
造とし、誘電体膜は、該下部電極上に、３５０℃でスパ
ッタ法により厚さ２５００オングストロームに形成した
ＳＴＯ膜としている。また、上部電極は、電子線蒸着に
よって形成した金属層を用いている。

【００６１】図８のグラフでは、横軸には、上記上部電
極の形成後に施される処理の温度を、縦軸にはＭＩＭキ
ャパシタにおけるリーク電流の大きさをとっている。

【００６２】上記文献で報告されているように、上部電
極が、ＳＴＯ層上に厚さ１０００オングストロームのＴ
ｉ層及び厚さ５０００オングストロームのＡｕ層を順次
積層したＡｕ／Ｔｉ構造である場合、上部電極形成後の
３００℃の処理でリーク電流の増大が始まる（グラフＡ
参照）。

【００６３】また、上部電極が、ＳＴＯ層上に厚さ５０
オングストロームのＴｉ層，厚さ１０００オングストロ
ームのＰｔ層，厚さ５００オングストロームのＴｉ層，
及び厚さ５０００オングストロームのＡｕ層を順次積層
したＡｕ／Ｔｉ／Ｐｔ／Ｔｉ構造である場合、ＳＴＯ層
とその上層金属との界面に存在するＴｉ層が厚さ５０オ
ングストロームと薄いものであっても、３５０℃でのリ
ークは著しく増大する（グラフＢ参照）。

【００６４】これに対し、上部電極を、ＳＴＯ層上に、
Ｐｔ層，Ｔｉ層，及びＡｕを順次積層したＡｕ／Ｔｉ／
Ｐｔ構造としたＭＩＭキャパシタでは、Ｐｔ層を厚さ５
０オングストロームとした場合、上部電極の蒸着後、そ
のまま所定の熱処理を施しても、その熱処理温度が３５
０℃以下であれば、リーク電流の増加は観察されない。
但し、上記熱処理温度が、３５０℃以上であれば、リー
ク電流の増大が観察される（グラフＣ参照）。

【００６５】また、上記グラフＣの場合と同一構造の上
部電極を形成した後に、この上部電極に窒素中での２０
０℃の予備熱処理を１時間加え、さらに熱処理を施して
リーク特性を測定した。この場合、上部電極の形成後に
行われる熱処理の温度が４００℃までであれば、リーク
電流の増大はなく、耐熱性が著しく向上していることが
わかる（グラフＤ参照）。なお、上記予備熱処理は、そ
の温度が１５０℃前後では効果がなく、予備熱処理を施
さない場合と同様な耐熱性を示す。

【００６６】ここで、上部電極を構成するＰｔ層の層厚
が５０オングストロームであるサンプルでは、上部電極
の形成後に、２００℃の予備熱処理を加えた場合には、
予備熱処理なしで、３５０℃以上の熱処理を加えた場合
と比較して、熱処理の影響を受けるリーク電流特性の向
上が観察されている。この点については、予備熱処理を
加えたＡｕ／Ｔｉ／Ｐｔ構造の上部電極は、Ｐｔ単体の
薄層によるＴｉ層とＳＴＯ層との間のバリア効果に加え
て、該上部電極の形成後の熱処理により上記電極構造に
何等かの反応が起こってできた物質によるバリア効果が
あるものと考えられる。

【００６７】つまり、Ｐｔ層はその厚みが１００オング
ストローム以下の場合、通常、島状に点在していると考
えられ、上部電極の一部では、Ｐｔ層上のＴｉ層がＳＴ
Ｏ層に接触していると推定されるにもかかわらず、金属
多層構造の上部電極の形成後の２００℃の熱処理によっ
て、リーク特性の向上が観察されているということは、
Ｐｔ層がその上のＴｉ層と反応して、ＳＴＯに反応しな
いＴｉｘＰｔｙという金属間化合物を生じ、これによっ
てリーク電流が低く保たれているということになる。

【００６８】このように上記金属間化合物は、２００℃
以上の熱処理によって形成されると考えられるが、Ａｕ
／Ｔｉ／Ｐｔ構造もしくはＴｉ／Ｐｔ構造の上部電極を
形成した後に行なう熱処理工程、例えば、ｐ−ＣＶＤに
よるＳｉＮ層の形成の際に基板に与えられる熱や、レジ
スト等の塗布，ベークの際に基板に与えられる２００℃
以上の熱によっても、上記金属間化合物は生成される。

【００６９】このような金属間化合物は、ＰｔとＴｉの
両方の金属が微結晶の状態で層状に堆積された場合、低
温処理でも生じることとなり、上部電極と誘電体層との
界面でのバリア効果を生じる。このため、上部電極を構
成する金属層は、金属材料を微結晶の状態で堆積して形
成することが有効であり、例えば、基板を室温に保った
まま金属材料を堆積する電子線蒸着法が有効である。こ
れに対し、スパッタ法で金属材料を堆積する場合、基板
温度によっては、堆積金属の結晶化が促進され、金属間
化合物に転位する反応は生じ難くなると考えられる。

【００７０】また、上部電極を構成するＰｔ層の厚さが
異なるサンプルに対して、熱処理によるリーク電流の変
化を調べる実験において、上部電極のＴｉ層の厚みが５
００オングストロームである場合、グラフＣ〜Ｇに示す
ように、Ｐｔ層の厚みが増大するとともに熱処理による
リーク電流の増加はなくなっていく。ところが、上記Ｐ
ｔ層が１０００から２０００オングストロームへと厚く
なるに伴って、上部電極を構成するＡｕ／Ｔｉ／Ｐｔ構
造における反応が生じ、表面に大きなボールアップが観
察されるようになる。このことは、上部電極を構成する
Ｐｔ層とＴｉ層の厚みの比率が一定値を越えて、Ｐｔリ
ッチな状態になると、上部電極での表面反応が生じるこ
とを示している。

【００７１】一方、上部電極が、ＳＴＯ層上に厚さ５０
０オングストロームのＰｔ層,及び厚さ５０００オング
ストロームのＡｕ層を順次積層したＰｔ／Ａｕ構造であ
る場合、所定の熱処理を施しても、その熱処理温度が４
５０゜以下であれば、リーク電流の増加は観察されない
（グラフＨ参照）。

【００７２】また、上部電極が、ＳＴＯ層上に厚さ１０
００オングストロームのＰｔ層,及び厚さ５０００オン
グストロームのＡｕ層を順次積層したＰｔ／Ａｕ構造で
ある場合、熱処理温度が５００゜以下であれば、リーク
電流の増加は観察されない（グラフＩ参照）。

【００７３】ここで、グラフＦ〜Ｉを参照すれば明らか
な様に、Ｐｔ／Ｔｉ／Ａｕ構造のものよりも、Ｐｔ／Ａ
ｕ構造のリーク電流の方が若干低くなっている。

【００７４】更に、従来のＰｔ単体構造、本発明のＰｔ
／Ａｕ構造及びＰｔ／Ｔｉ／Ａｕ構造について、熱処理
（３５０℃）の１０分後に、リーク電流の温度特性を測
定したので、これを図９に示す。

【００７５】この図９から明らかな様に、Ｐｔ／Ａｕ構
造の温度特性は、Ｐｔ単体構造のものと略同じであり、
室温ＲＴと１００℃ではリーク電流が１桁程度増大する
のに対して、Ｐｔ／Ｔｉ／Ａｕ構造の温度特性だけが離
れ、２桁以上のリーク電流の増大が認められる。

【００７６】これは、Ｐｔ／Ｔｉ／Ａｕ構造の場合、Ｓ
ＴＯ層の酸素がＰｔ層を通りＴｉ層へと抜けて、このＴ
ｉ層と結合し、これに伴いＳＴＯ層で酸素が欠落して
（キャリアが発生する）、このＳＴＯ層が絶縁体からｎ
型の半導体へと変化するためである。

【００７７】これに対して、Ｐｔ／Ａｕ構造の場合、Ａ
ｕ層が酸素と結合しないので、ＳＴＯ層の酸素抜けが生
ぜず、このＳＴＯ層の絶縁性が保持される。しかも、Ａ
ｕ層の低抵抗も保持される。

【００７８】また、Ｐｔ／Ａｕ構造の場合は、Ｐｔ層単
体と比較して、ＳＴＯ層への密着性が向上する。これ
は、単なるＰｔ層の薄膜化のためだけでなく、Ｐｔ層と
Ａｕ層のストレスの方向が逆であって、両者のストレス
が相殺され、上部電極全体のストレスが緩和されるため
と考えられ、これによって上部電極が剥がれ難くなる。

【００７９】以下、本発明の実施形態について説明す
る。

【００８０】（実施形態１）図１は本発明の実施形態１
による半導体装置の構成を説明するための図であり、図
２〜図４は上記半導体装置の製造方法を主要工程順に説
明するための断面図である。

【００８１】図において、１００は、能動素子としての
ショットキーゲート電界効果型トランジスタ（以下、Ｍ
ＥＳＦＥＴと略記する。）１１０、及び受動素子として
の高誘電体キャパシタ１２０等を搭載したＭＭＩＣであ
る。ここで、上記ＭＭＩＣ１００の半絶縁性ＧａＡｓ基
板１０１上には、該ＭＥＳＦＥＴ１１０を構成するソー
ス・ドレイン領域１１１ａ，１１１ｂが形成されてお
り、該両領域間はチャネル領域１１２となっている。ま
た、該ソース・ドレイン領域１１１ａ，１１１ｂ上に
は、オーミック電極１１３ａ，１１３ｂがそれぞれ配置
されており、上記チャネル領域１１２上にはショットキ
ーゲート電極１１４が配置されている。ここで上記オー
ミック電極１１３ａ，１１３ｂは、上記ＡｕＧｅ，Ｎ
ｉ，及びＡｕを順次積層してなる多層構造となってお
り、またゲート電極１１４は、Ａｌ，Ｔｉ，Ｐｔ，及び
Ａｕを順次積層してなる多層構造となっている。

【００８２】そして、上記基板１０１の表面には第１の
ＳｉＮ膜１０２が形成されており、該ＭＥＳＦＥＴ１１
０は該ＳｉＮ膜１０２により覆われている。このＳｉＮ
膜１０２の、上記オーミック電極１１３ａ，１１３ｂに
対応する部分には、コンタクトホールとしてＳｉＮ膜開
口１０２ａ，１０２ｂが形成されており、該オーミック
電極１１３ａ，１１３ｂは、該コンタクトホール１０２
ａ，１０２ｂを介して上記ＳｉＮ膜１０２上に形成され
た下層配線１０３と接続されている。

【００８３】この下層配線１０３は、Ｔｉ，Ａｕ，Ｐｔ
を順次接続してなる多層構造となっており、この下層配
線１０３を構成する多層金属層の該ＭＥＳＦＥＴ１１０
近傍部分が上記ＭＩＭキャパシタ１２０の下部電極１２
２となっている。この下部電極１２２と上記下層配線１
０３とは絶縁されており、該下部電極１２２上には、Ｍ
ＩＭキャパシタの誘電体層としてＳＴＯ（ＳｒＴｉ
Ｏ₃）層１２１が形成され、さらにその上にはＭＩＭキ
ャパシタ１２０の上部電極１２３が形成されている。こ
の上部電極は、Ｐｔ，Ｔｉ，Ａｕを順次積層してなる多
層構造となっている。

【００８４】また、該ＭＩＭキャパシタ１２０及び下層
配線１０３上の表面は、第２のＳｉＮ膜１０６により覆
われており、該ＳｉＮ膜１０６の、下層配線１０３の所
要部に対応する部分、及びＳｉＮ膜１０６の、上記キャ
パシタ１２０の上部電極１２３に対応する部分には、そ
れぞれコンタクトホールとしてＳｉＮ膜開口１０６ａ，
１０６ｂが形成されている。そして、上記下層配線１０
３とＭＩＭキャパシタの上部電極１２３とは、上記第２
のＳｉＮ膜１０６上に形成された上層配線１０８によ
り、上記各コンタクトホール１０６ａ，１０６ｂを介し
て電気的に接続されている。

【００８５】次に製造方法について説明する。

【００８６】まず、半絶縁性のＧａＡｓ基板１０１の所
望領域に、Ｓｉのイオン注入によって、ｎ⁺型ソース・
ドレイン領域となる活性化領域１１１ａ，１１１ｂと、
ｎ型チャネル領域となる活性化領域１１２を形成し、温
度９００℃にてアニール処理を行う。ここで、上記活性
化領域１１２の形成時のイオン注入濃度は１．５×１０
¹²／ｃｍ²、上記活性化領域１１１ａ，１１１ｂの形成
時のイオン注入濃度は２×１０¹³／ｃｍ²としている。

【００８７】続いて、フォトリソグラフによって、オー
ミック電極パターンに対応した開口を有するマスク層を
形成し、該マスク層上にＡｕＧｅ，Ｎｉ，及びＡｕを順
次蒸着し、該マスク層上の金属層をリフトオフし、さら
に熱処理を施して、上記ソース・ドレイン領域１１１
ａ，１１１ｂ上にオーミック電極１１３ａ，１１３ｂを
形成する。

【００８８】さらに、フォトリソグラフによって、ゲー
ト電極パターンに対応した開口を有するマスク層を形成
し、Ａｌ，Ｔｉ，Ｐｔ，Ａｕを順次蒸着し、該マスク層
上の金属層をリフトオフして、上記チャネル領域１１２
上にショットキーゲート電極１１４を形成する（図２
（ａ））。

【００８９】このようにしてゲート電極１１４を形成し
た後、ｐ−ＣＶＤ法によって、第１のＳｉＮ膜１０２を
その厚さが２０００オングストロームとなるようウェハ
全面に堆積する。そして、フォトリソグラフ技術を用い
て形成した耐エッチング性膜をマスクとして、バッファ
ードフッ酸（５％のフッ酸に相当するもの）によって、
該ＳｉＮ膜１０２を選択的にエッチングして、該ＳｉＮ
膜の、オーミック電極１１３ａ，１１３ｂに対応する部
分にコンタクトホール１０２ａ，１０２ｂを形成すると
ともに、該ＳｉＮ膜の、ゲート電極の引出し部に対応す
る部分にコンタクトホール（図示せず）を形成する（図
２（ｂ））。

【００９０】次に、フォトリソグラフ技術を用いて、上
記下層配線１０３及びＭＩＭキャパシタの下部電極１２
２に対応する開口パターンを有するマスク層を形成し、
電子線蒸着により、該マスク層上にＴｉを１００オング
ストローム、Ａｕを５０００オングストローム、Ｐｔを
１０００オングストロームの厚さに順次堆積する。その
後、マスク層上の金属層をリフトオフして、Ａｕ／Ｔｉ
／Ｐｔ多層構造を有する下層配線１０３及び下部電極１
２２を形成する（図２（ｃ））。

【００９１】次に、該基板上にＳＴＯをＲＦスパッタに
より２５００オングストロームの厚さとなるよう堆積す
る。このＲＦスパッタによるＳＴＯ層の成膜は、Ａｒ：
Ｏ₂＝５：５の比率の混合ガスを用いて、この混合ガス
の雰囲気を２Ｐａとする条件で、基板温度を３５０℃に
保って行う。

【００９２】その後、基板上のＳＴＯ膜を残したい領域
に、フォトリソグラフによりレジストマスク１０７を形
成し、バッファードフッ酸，塩酸，及び水からなる混合
エッチャントによって、ＳＴＯ膜のマスクされていない
部分をエッチングして、ＭＩＭキャパシタの誘電体層１
２１を形成する（図３（ａ））。

【００９３】次に、該基板上に、フォトリソグラフ技術
により、所定の開口パターンを有するマスク層を形成
し、電子線蒸着によって全面にＰｔを１００オングスト
ローム、Ｔｉを５００オングストローム、Ａｕを１００
０オングストロームの厚さに順次蒸着する。その後、上
記マスク層上の金属層をリフトオフして、上記誘電体層
としてのＳＴＯ膜１２１上にＭＩＭキャパシタの上部電
極１２３を形成する（図３（ｂ））。

【００９４】そして、該基板上全面に、ｐ−ＣＶＤによ
り、ＳｉＮ層１０６を２０００オングストロームの厚さ
となるよう堆積する。この時、基板温度は３００℃とす
る（図３（ｃ））。

【００９５】次に、該基板上に、所定部分にレジスト開
口１０９ａ，１０９ｂを有するフォトレジスト膜１０９
を形成し、該フォトレジスト膜１０９をマスクとして、
バッファードフッ酸によって上記第２のＳｉＮ膜１０６
を選択的にエッチングする。これにより、該ＳｉＮ膜１
０６の、下層配線１０３のキャパシタ近傍に位置する部
分にコンタクトホール１０６ａを形成し、ＳｉＮ膜１０
６の、キャパシタ１２０の上部電極１２３に対応する部
分にコンタクトホール１０６ｂを形成する（図４
（ａ））。

【００９６】そして、該基板に、フォトリソグラフ技術
により、上層配線１０８のパターンに対応する開口を有
するマスク層を形成し、さらに全面に、電子線蒸着によ
ってＴｉを５００オングストローム、Ａｕを１μｍの厚
さに順次蒸着し、その後上記マスク層上の金属層をリフ
トオフして、Ａｕ／Ｔｉ構造の上層配線１０８を形成す
る（図４（ｂ））。これにより、実質的にＭＭＩＣ１０
０を完成する。

【００９７】次に作用効果について説明する。

【００９８】このようにして作成されたＭＭＩＣ１００
は、ＳｉＮを誘電体としたＭＩＭキャパシタと、高誘電
体（ＳＴＯ）を誘電体としたＭＩＭキャパシタの両方を
具備しており、ＳｉＮを誘電体とするＭＩＭキャパシタ
は、その面積が１×ｌ０⁴μｍ²で、２．８ｐＦの容量を
示し、ＳＴＯを誘電体とするＭＩＭキャパシタは、面積
が４００μｍ²で２．１ｐＦの容量を示した。このＭＩ
ＭキャパシタにおけるＳＴＯは、比誘電率で１３１に相
当する。

【００９９】また、ＳＴＯキャパシタのリーク電流は、
キャパシタの両端に１０Ｖ印加時、１．２×１０^-7Ａ／
ｍ²の値を示し良好な絶縁特性を示した。

【０１００】この実施形態１のＭＭＩＣチップを、セラ
ミックパッケージに実装する際、ＡｕＳｎ合金によっ
て、ダイボンドを行い、パッケージをハーメチックシー
ルした。この実装の際の処理温度は、３２０〜３５０℃
になるが、実装後も、ＭＭＩＣの特性は良好で、特に、
高誘電体キャパシタのリーク特性に劣化は見られず、本
実施形態１では、ＭＩＭキャパシタの上部電極が充分な
耐熱性を示していることが実証された。

【０１０１】次に、上部電極を構成するＰｔ層の層厚の
最大値に関する実験について説明する。

【０１０２】まず、ＭＩＭキャパシタのサンプルの作成
方法について説明する。

【０１０３】ＳｉＮを堆積した半絶縁性ＧａＡｓ基板上
に、電子線蒸着により、Ｔｉを５０オングストローム、
Ａｕを５０００オングストローム、Ｐｔを５００オング
ストロームの厚さに順次形成して、多層構造の下部電極
を形成する。次に、該下部電極上にＳＴＯを基板温度３
００℃でスパッタ法により２５００オングストロームの
厚さに形成する。そして、該基板上のＳＴＯ層を、レジ
ストマスクを用いてバッファードフッ酸，塩酸，及び水
からなるの混合エッチャントによって選択的にエッチン
グして誘電体層を形成する。

【０１０４】さらに該基板上での電子線蒸着による金属
層の蒸着及びリフトオフにより、ＳＴＯからなる誘電体
層上に、厚さ２０００オングストロームのＰｔ層、厚さ
５００オングストロームのＴｉ層、厚さ５０００オング
ストロームのＡｕ層からなるキャパシタ上部電極を形成
した。

【０１０５】このように形成したＭＩＭキャパシタのサ
ンプルでは、リフトオフ時に上部電極の一部が基板から
浮いて剥がれた。

【０１０６】また、上記上部電極を構成する、スパッタ
法により形成したＰｔ層の厚さを１０００オングストロ
ームとしたサンプルでは、上記のようなリフトオフ時の
上部電極の剥離はなかった。

【０１０７】なお、図５には、Ｐｔ層の厚さを０から２
０００オングストロームの間で変えたサンプルについ
て、上部電極の剥離率を示している。ただし図５では、
上記上部電極を構成する各金属層を電子線蒸着法により
形成した場合について示している。

【０１０８】従って、上部電極のＰｔ厚みは、スパッタ
法を用いた場合でも１０００オングストロームがプロセ
ス上の限界厚みであると言える。

【０１０９】次に、上部電極を構成するＰｔ層の層厚の
実質的な最小値に関する実験について説明する。

【０１１０】まず、ＭＩＭキャパシタのサンプルの作成
方法について説明する。

【０１１１】ＳｉＮを堆積した半絶縁性ＧａＡｓ基板上
に、電子線蒸着により、Ｔｉを１０００オングストロー
ム、Ｐｔを２０００オングストロームの厚みに順次形成
して下部電極を形成し、該下部電極上にＳＴＯを基板温
度３５０℃で、スパッタ法により２５００オングストロ
ームの厚みに形成する。そして、該基板上のＳＴＯ層
を、レジストマスクを用いてバッファードフッ酸，塩
酸，及び水からなる混合エッチャントによって選択的に
エッチングして誘電体層を形成する。

【０１１２】そして、上記基板の表面を４つの領域に分
けて、各領域にＰｔ，Ｔｉ，Ａｕの多層構造の上部電極
を、Ｐｔ層の厚さを変えて形成する。

【０１１３】上記各領域では、Ｔｉ層を５０オングスト
ローム、Ａｕ層を５０００オングストロームの厚みと
し、第１の領域ではＰｔ層を５０オングストローム、第
２の領域ではＰｔ層を１００オングストローム、第３の
領域ではＰｔ層を５００オングストローム、第４の領域
ではＰｔ層を１０００オングストロームの厚さとする。

【０１１４】また、各領域の上部電極を構成する各金属
は電子線蒸着法により形成し、リフトオフによりそのパ
ターニングを行なっている。

【０１１５】このようにその表面の４つの領域に、Ｐｔ
層の厚さの異なる上部電極を形成した基板に対して、３
００℃〜５００℃まで空気中で熱処理を加えたものにつ
いて、リーク電流の増加を測定した。

【０１１６】また、上記と同様の基板に２００℃１時間
の予備熱処理を加え、その後３００〜５００℃の熱処理
を加えたものもサンプルとして用意した。

【０１１７】図６は、上記各サンプルの各キャパシタの
上部電極及び下部電極に１０Ｖの電圧を印加した場合の
リーク電流と処理温度の関係を示している。

【０１１８】Ｐｔ層の厚みが５０オングストロームであ
るキャパシタでは、予備熱処理を加えておいた場合と、
予備熱処理がない場合とを比較すると、４００℃以上の
熱処理に伴うリーク電流の増加に差がみられ、Ｐｔ厚み
が薄い場合、２００℃の予備熱処理によって形成される
金属間化合物がリーク特性の向上に効果があることがわ
かる。Ｐｔ厚みが厚くなると、予備熱処理の有無にかか
わらずリーク特性の向上が見られる。

【０１１９】従って、Ａｕ／Ｔｉ／Ｐｔ構造の上部電極
を構成するＰｔ層の層厚さが、５０オングストローム以
上であれば、通常のＩＣプロセスの熱処理に起因するＳ
ＴＯキャパシタでのリーク電流増加に対して有効である
ことがわかる。

【０１２０】従って、上記実施形態１では、上部電極を
構成するＰｔ層を、１００オングストロームの厚さとし
ているが、本発明はこの厚さに限るものではなく、該Ｐ
ｔ層の厚さは５０オングストロームから１０００オング
ストロームの範囲であればよいと言える。

【０１２１】このように本実施形態では、ＭＩＭキャパ
シタ１２０の誘電体層１２１を、通常半導体装置に採用
されている酸化シリコンや窒化シリコンなどに比べて比
誘電率が高いＳＴＯ（ＳｒＴｉＯ₃）により構成してい
るため、ＭＩＭキャパシタ１２０がＭＭＩＣの基板１０
１上で占める面積を飛躍的に縮小することができる。し
かも、上記上部電極１２３を、前記誘電体層表面上に形
成されたＰｔ層と、該Ｐｔ層上に形成されたＴｉ層と、
該Ｔｉ層上に形成されたＡｕ層とからなる３層構造とし
たので、Ｐｔ層がその上のＴｉ層及びＡｕ層により構造
的に支持されることとなり、上部電極と誘電体層として
のＳＴＯ層との間で熱的に安定な界面特性を得るための
Ｐｔ層を、該ＳＴＯ層との十分な密着性が得られる程度
に薄く形成することができる。つまり、熱に対して安定
なＰｔ層により、上部電極形成後の熱処理によるリーク
電流の増大を抑えつつ、Ｐｔ層の薄膜化によりそのＳＴ
Ｏ層に対する密着性を改善して、素子としての信頼性を
高めることができる。

【０１２２】また、上記上部電極１２３を構成する多層
金属層中には低抵抗のＡｕ層が含まれているため、上記
上部電極の低抵抗化を図ることができ、これによりキャ
パシタでの電力ロスを低減できる。

【０１２３】また、上記上部電極１２３では、Ｔｉ層の
表面がＡｕ層によりおおわれているため、Ｔｉ層の厚み
によっては、Ｔｉ層表面が熱処理を加える際の雰囲気中
の微量酸素によって酸化されてその上に形成される配線
の密着性が劣化するといった問題も解消できる。

【０１２４】また、前記上部電極１２３を、その多層構
造の金属層中に熱処理によって前記Ｔｉ層と前記Ｐｔ層
との界面に形成されたＴｉとＰｔの金属間化合物を含む
構造としているので、該金属間化合物の存在により、熱
処理時におけるＳＴＯ層での酸素原子の欠陥の発生が抑
制されることとなり、熱処理に起因するリーク電流増大
をより一層抑制することができる。

【０１２５】また、下部電極１２２上に誘電体層１２１
としてＳｒＴｉＯ₃を堆積した後、Ｐｔ層を電子線蒸着
により堆積して、該上部電極１２３を構成するＰｔ層を
形成するようにしたので、Ｐｔ層の微結晶状態での堆積
が可能となり、上部電極１２３と誘電体層１２１との密
着性を向上できる。

【０１２６】なお、この実施形態１では上記上部電極１
２３を３層構造としているが、これを、そのＴｉ層とＡ
ｕ層との間に第２のＰｔ層を介在させた４層構造とする
ことにより、薄膜化した第１のＰｔ層を支持するＴｉ層
と、低抵抗層としてのＡｕ層との熱プロセスでの反応
を、Ｔｉ層とＡｕ層との間の第２のＰｔ層により阻止す
ることができることとなる。

【０１２７】（実施形態２）次に本発明の実施形態２に
よる半導体装置について説明する。

【０１２８】この実施形態の半導体装置は、上記実施形
態１のＭＭＩＣに搭載したＭＩＭキャパシタの上部電極
を、下側のＰｔ層と上側のＴｉ層の２層構造としたもの
であり、その他の構成は、上記実施形態１のものと同一
である。

【０１２９】次に作用効果について説明する。

【０１３０】本実施形態２のＭＩＭキャパシタの上部電
極を構成するＰｔ層の層厚の実質的な最小値に関する実
験について説明する。

【０１３１】まず、ＭＩＭキャパシタのサンプルの作成
方法について説明する。

【０１３２】ＳｉＮを堆積した半絶縁性ＧａＡｓ基板上
に、電子線蒸着により、Ｔｉを１０００オングストロー
ム、Ｐｔを２０００オングストロームの厚みに順次形成
して下部電極を形成し、該下部電極上にＳＴＯを基板温
度３５０℃で、スパッタ法により２５００オングストロ
ームの厚みに形成する。そして、該基板上のＳＴＯ層
を、レジストマスクを用いてバッファードフッ酸，塩
酸，及び水からなる混合エッチャントによって選択的に
エッチングして誘電体層を形成する。

【０１３３】上記基板の表面を４つの領域に分けて、各
領域にＰｔ，Ｔｉの多層構造の上部電極を、Ｐｔ層の厚
さを変えて形成する。

【０１３４】上記各領域では、Ｔｉ層を５００オングス
トロームの厚みとし、第１の領域ではＰｔ層を５０オン
グストローム、第２の領域ではＰｔ層を１００オングス
トローム、第３の領域ではＰｔ層を５００オングストロ
ーム、第４の領域ではＰｔ層を１０００オングストロー
ムの厚さとする。

【０１３５】また、各領域の上部電極を構成する各金属
層は電子線蒸着法により形成し、リフトオフによりその
パターニングを行なっている。

【０１３６】このようにその表面の４つの領域に、Ｐｔ
層の厚さの異なる上部電極を形成した基板に対して、３
００℃〜５００℃まで窒素中で熱処理を加えたものにつ
いて、リーク電流の増加を測定した。

【０１３７】図７は、上記各領域のキャパシタの上部電
極及び下部電極に１０Ｖの電圧を印加した場合のリーク
電流と処理温度の関係を示している。この図から上部電
極の形成後の熱処理温度が、５００℃程度までであれ
ば、熱処理に起因するリーク電流増大は小さく抑えられ
ることが分かる。

【０１３８】この実施形態２においては、Ｐｔ／Ｔｉの
２層構造の上部電極は、上記実施形態１と比べて低抵抗
化という点については不利な構造となっているが、その
他の点については、上記実施形態１と同様な効果が得ら
れる。

【０１３９】ただしこの実施形態１では、上部電極の形
成後に行う金属間化合物の形成のための熱処理は、空気
中で行うとＴｉ層表面が酸化されるおそれがあるため、
窒素雰囲気中で行う必要がある。

【０１４０】また、この実施形態２においても、上部電
極上に低抵抗な金属からなる取り出し電極や配線を形成
することにより、キャパシタでの電力ロスを低減するこ
とができる。

【０１４１】（実施形態３）本発明の実施形態３による
半導体装置について説明する。

【０１４２】この実施形態の半導体装置は、上記実施形
態１のＭＭＩＣに搭載したＭＩＭキャパシタの上部電極
を、下側のＰｔ層と上側のＡｕ層の２層構造としたもの
であり、その他の構成は、上記実施形態１のものと同一
である。

【０１４３】Ｐｔ層の厚みは、５０〜１０００オングス
トロームとする。理由は、上記各実施形態１及び２と同
様に、５０オングストローム以上あれば、十分な密着性
を確保することができ、１０００オングストロームを越
えると、剥がれの問題を生じるからである。

【０１４４】また、Ａｕ層の厚みは、２００〜５０００
オングストロームとする。これは、２００オングストロ
ーム以下であれば、上部電極の抵抗を効果的に減少する
ことができず、５０００オングストロームを越えると、
剥がれの問題を生じるからである。

【０１４５】好ましくは、Ｐｔ層の厚みを２５０〜１０
００オングストロームとし、かつＡｕ層の厚みを１００
０〜３０００オングストロームとする。

【０１４６】このような構成の本実施形態では、ＭＩＭ
キャパシタの誘電体層を、通常半導体装置に採用されて
いる酸化シリコンや窒化シリコンなどに比べて比誘電率
が高いＳＴＯ（ＳｒＴｉＯ₃）により構成しているた
め、ＭＩＭキャパシタが基板上で占める面積を飛躍的に
縮小することができる。しかも、該誘電体層上の上部電
極を、誘電体層表面上のＰｔ層とその上のＡｕ層を含む
多層構造としているので、Ｐｔ層がその上のＡｕ層によ
り構造的に支持されることとなり、上部電極と誘電体層
としてのＳＴＯ層との間で熱的に安定な界面特性を得る
ためのＰｔ層を、該ＳＴＯ層との十分な密着性が得られ
る程度に薄く形成することができる。つまり、熱に対し
て安定なＰｔ層により、上部電極形成後の熱処理による
リーク電流の増大を抑えつつ、Ｐｔ層の薄膜化によりそ
のＳＴＯ層に対する密着性を改善して、素子としての信
頼性を高めることができる。しかも、Ｐｔ層の上には低
抵抗なＡｕ層を形成しているため、上記上部電極の抵抗
が低下することとなり、これによりキャパシタでの電力
ロスの低減を図ることもできる。

【０１４７】また、Ｐｔ層とＡｕ層の２層構造の場合
は、 Ｐｔ層とＡｕ層のストレスの方向が逆であって、
両者のストレスが相殺され、上部電極全体のストレスが
緩和されるので、ＳＴＯ層への密着性が更に向上し、上
部電極が剥がれ難くなる。

【０１４８】更に、Ａｕ層は、酸素と結合しないので、
熱処理に際し、ＳＴＯ層の酸素がＡｕ層に吸着される心
配がなく、上部電極の低抵抗の維持と、高温でのリーク
電流の更なる減少が可能となる。

【０１４９】

【発明の効果】以上のように、本発明（請求項１）に係
るＭＩＭキャパシタによれば、 ＭＩＭキャパシタが基
板上で占める面積を飛躍的に縮小することができ、上部
電極のＰｔ層がその上のＴｉ層により構造的に支持され
ることとなり、上部電極を構成する、ＳＴＯ層に対して
熱的に安定なＰｔ層を、該ＳＴＯ層との十分な密着性が
得られる程度に薄く形成することができる。つまり、熱
に対して安定なＰｔ層により、上部電極形成後の熱処理
によるリーク電流の増大を抑えつつ、Ｐｔ層の薄膜化に
よりそのＳＴＯ層に対する密着性を改善して、素子とし
ての信頼性を高めることができる効果がある。また、前
記上部電極を、熱処理によって前記Ｔｉ層と前記Ｐｔ層
との界面に形成されたＴｉとＰｔの金属間化合物を含む
構造としたので、該金属間化合物の存在により、熱処理
に起因するリーク電流増大をより一層抑制することがで
きる効果がある。

【０１５０】本発明（請求項２）によれば、請求項１記
載のＭＩＭキャパシタにおいて、前記上部電極は、前記
Ｔｉ層上に形成されたＡｕ層を有しているので、上記熱
処理に起因するリーク電流増大の抑制、及び上部電極と
誘電体層との密着性の改善とともに、上記上部電極の低
抵抗化を図ることができ、これによりキャパシタでの電
力ロスを低減できる。また、Ｔｉ層の表面のＡｕ層によ
り、Ｔｉ層表面が熱処理を加える際の雰囲気中の微量酸
素によって酸化されてその上に形成される配線の密着性
が劣化するといった問題も解消できる。

【０１５１】本発明（請求項３）によれば、請求項１記
載のＭＩＭキャパシタにおいて、前記上部電極は、前記
Ｔｉ層上に形成された第２のＰｔ層と、該第２のＰｔ層
上に形成されたＡｕ層とを有しているので、上記熱処理
に起因するリーク電流増大の抑制、上部電極と誘電体層
との密着性の改善、さらに上部電極の低抵抗化に加え
て、薄膜化した第１のＰｔ層を支持するＴｉ層と、低抵
抗層としてのＡｕ層との熱プロセスでの反応を、Ｔｉ層
とＡｕ層との間の第２のＰｔ層により阻止することがで
きる効果がある。

【０１５２】

【０１５３】本発明（請求項４）に係るＭＩＭキャパシ
タによれば、ＭＩＭキャパシタの誘電体層を、比誘電率
が高いＳＴＯ（ＳｒＴｉＯ₃）により構成し、しかも、
該誘電体層上の上部電極を、誘電体層表面上のＰｔ層と
その上のＡｕ層を含む多層構造としているので、ＭＩＭ
キャパシタが基板上で占める面積を飛躍的に縮小し、し
かも熱に対して安定なＰｔ層により、上部電極形成後の
熱処理によるリーク電流の増大を抑えつつ、Ｐｔ層の薄
膜化によりそのＳＴＯ層に対する密着性を改善して、素
子としての信頼性を高めることができる。さらに、Ｐｔ
層の上には低抵抗なＡｕ層を形成しているため、上記上
部電極の抵抗が低下することとなり、これによりキャパ
シタでの電力ロスの低減を図ることもできる効果があ
る。

【０１５４】また、Ｐｔ層とＡｕ層を積層した場合は、
Ｐｔ層とＡｕ層のストレスの方向が逆であって、両者
のストレスが相殺され、上部電極全体のストレスが緩和
されるので、ＳＴＯ層への密着性が更に向上し、上部電
極が剥がれ難くなる。

【０１５５】更に、Ａｕ層は、酸素と結合しないので、
熱処理に際し、ＳＴＯ層の酸素がＡｕ層に吸着される心
配がなく、上部電極の低抵抗の維持と、高温でのリーク
電流の更なる減少を期待することができる。

【０１５６】

【０１５７】本発明（請求項５）に係るＭＩＭキャパシ
タの製造方法によれば、Ｐｔ層を電子線蒸着により堆積
して、該上部電極を構成するＰｔ層を形成するようにし
たので、Ｐｔ層の微結晶状態での堆積が可能となり、上
部電極と誘電体層との密着性を向上できる。また、Ｐｔ
層上にＴｉ層を形成しているため、Ｐｔ層を薄層化して
も、Ｐｔ層がＴｉ層により支持されることとなるので、
Ｐｔ層の薄層化により、上部電極と誘電体層との密着性
をさらに向上させることができる。また、上部電極と誘
電体層との界面にはＰｔ層が介在するので、両者の界面
は熱的に安定なものとなり、上部電極の形成後の熱処理
による、キャパシタでのリーク電流の増大を抑えること
ができる。

【０１５８】また、前記上部電極を形成した後、前記Ｔ
ｉ層と前記Ｐｔ層との界面に、ＴｉとＰｔの金属間化合
物を形成するので、上記界面での該金属間化合物の存在
により、熱処理時におけるＳＴＯ層での酸素原子の欠陥
発生が抑制される。

【０１５９】本発明（請求項６）によれば、請求項８記
載のＭＩＭキャパシタの製造方法において、前記上部電
極の形成後の熱処理を、２００℃から５００℃の範囲の
温度で行うので、２００℃以上の熱処理によりＰｔとＴ
ｉの金属間化合物を確実に形成することができ、また、
上部電極の形成後の熱処理が５００℃以下の処理となっ
ているため、熱処理に起因するリーク電流の増大を小さ
く抑えることができる。

【０１６０】本発明（請求項７）に係るＭＩＭキャパシ
タの製造方法によれば、下部電極上に誘電体層としてＳ
ｒＴｉＯ₃を堆積した後、Ｐｔ層及びＡｕ層を電子線蒸
着により順次堆積して、Ａｕ／Ｐｔ構造の上部電極を形
成するようにしたので、請求項５と同様に上部電極と誘
電体層との密着性を向上するとともに、熱処理によるキ
ャパシタでのリーク電流の増大を抑えることができ、さ
らに、上部配線が低抵抗のＡｕ層を含んでいるため、上
部電極の抵抗低減によりキャパシタでの電力ロスの低減
を図ることもできる効果がある。

【０１６１】

【０１６２】

【０１６３】

【０１６４】このように本発明によれば、低抵抗であり
かつ高耐熱性を有し、密着性等の問題もない高誘電体キ
ャパシタの上部電極が提供できるので、高誘電体キャパ
シタの信頼性の向上、並びに高誘電体キャパシタを搭載
するＭＭＩＣの特性の向上を図ることができる。

【図面の簡単な説明】

【図１】図１は本発明の実施形態１による半導体装置と
してのＭＭＩＣの構造を説明するための図である。

【図２】上記ＭＭＩＣの製造方法を説明するための図で
あり、図２（ａ）はＭＥＳＦＥＴの形成工程、図２
（ｂ）はコンタクトホールの形成工程、図２（ｃ）は下
層配線の形成工程を示している。

【図３】上記ＭＭＩＣの製造方法を説明するための図で
あり、図３（ａ）はＭＩＭキャパシタの誘電体層を形成
する工程、図３（ｂ）はＭＩＭキャパシタの上部電極を
形成する工程、図３（ｃ）は絶縁層の形成工程を示して
いる。

【図４】上記ＭＭＩＣの製造方法を説明するための図で
あり、図４（ａ）は、図３（ｃ）に示す絶縁層にコンタ
クトホールを形成する工程、図４（ｂ）は、上記ＭＭＩ
Ｃの上層配線の形成工程を示している。

【図５】上記ＭＩＭキャパシタの上部電極を構成するＰ
ｔ層の層厚の最大値に関する実験結果を示す図である。

【図６】上記ＭＩＭキャパシタの上部電極を構成するＰ
ｔ層の層厚の最小値に関する実験結果を示す図である。

【図７】本発明の実施形態２によるＭＭＩＣの作用効果
を説明するための図であり、該ＭＭＩＣに搭載されたＭ
ＩＭキャパシタの上部電極を構成するＰｔ層の最小値に
関する実験結果を示している。

【図８】本発明の基本的な作用効果を従来技術と比較し
て説明するための図である。

【図９】本発明と従来技術の上部電極の各構造につい
て、熱処理後のリーク電流の温度特性を示す図

【符号の説明】

１００ ＭＭＩＣ １０１ 半絶縁性ＧａＡｓ基板 １０２，１０６ 第１，第２のＳｉＮ膜 １０２ａ，１０２ｂ，１０６ａ，１０６ｂ コンタクト
ホール １０３ 下層配線 １０８ 上層配線 １１０ ＭＥＳＦＥＴ １１１ａ，１１１ｂ ソース・ドレイン領域 １１２ チャネル領域 １１３ａ，１１３ｂ オーミック電極 １１４ ショットキーゲート電極 １２０ ＭＩＭキャパシタ １２１ 誘電体層 １２２ 下部電極 １２３ 上部電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 27/04

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 下部電極と上部電極との間に誘電体層を
   挟持してなるＭＩＭキャパシタであって、 該誘電体層は、高誘電体であるＳｒＴｉＯ₃から構成さ
   れており、 該誘電体層上にこれと密着して設けられている上部電極
   は、 該誘電体層表面上に形成されたＰｔ層と、該Ｐｔ層上に
   形成されたＴｉ層とを含む多層構造となっており、該多
   層構造の金属層中には、空気中もしくは窒素中での熱処
   理によって該Ｔｉ層と該Ｐｔ層との界面に形成されたＴ
   ｉとＰｔの金属間化合物が含まれているＭＩＭキャパシ
   タ。
2. 【請求項２】 請求項１記載のＭＩＭキャパシタにおい
   て、 前記上部電極は、前記Ｔｉ層上に形成されたＡｕ層を有
   しているＭＩＭキャパシタ。
3. 【請求項３】 請求項１記載のＭＩＭキャパシタにおい
   て、 前記上部電極は、前記Ｔｉ層上に形成された第２のＰｔ
   層と、該第２のＰｔ層上に形成されたＡｕ層とを有して
   いるＭＩＭキャパシタ。
4. 【請求項４】 下部電極と上部電極との間に誘電体層を
   挟持してなるＭＩＭキャパシタであって、 該誘電体層は、高誘電体であるＳｒＴｉＯ₃から構成さ
   れており、 該誘電体層上にこれと密着して設けられている上部電極
   は、 該誘電体層表面上に形成されたＰｔ層と、該Ｐｔ層上に
   形成されたＡｕ層とを含む多層構造となっているＭＩＭ
   キャパシタ。
5. 【請求項５】 下部電極と上部電極との間に誘電体層を
   挟持してなる構造のＭＩＭキャパシタを製造する方法で
   あって、 該誘電体層の形成工程は、該下部電極上にＳｒＴｉＯ₃
   を堆積して、該誘電体層を構成する金属酸化物層を形成
   する工程を含むものであり、 該上部電極の形成工程は、 該誘電体層上にＰｔを電子線蒸着により堆積して、該上
   部電極を構成するＰｔ層を形成する工程と、 該Ｐｔ層上に電子線蒸着によりＴｉを堆積して、該上部
   電極を構成するＴｉ層を形成する工程と、 空気中もしくは窒素中での熱処理によって該Ｔｉ層と該
   Ｐｔ層との界面に、ＴｉとＰｔの金属間化合物を形成す
   る工程とを含むものであるＭＩＭキャパシタの製造方
   法。
6. 【請求項６】 請求項５記載のＭＩＭキャパシタの製造
   方法において、 前記上部電極の形成後の熱処理は、２００℃から５００
   ℃の範囲の温度で行うＭＩＭキャパシタの製造方法。
7. 【請求項７】 下部電極と上部電極との間に誘電体層を
   挟持してなる構造のＭＩＭキャパシタを製造する方法で
   あって、 該誘電体層の形成工程は、該下部電極上にＳｒＴｉＯ₃
   を堆積して、該誘電体層を構成する金属酸化物層を形成
   する工程を含むものであり、 該上部電極の形成工程は、 該誘電体層上にＰｔを電子線蒸着により堆積して、該上
   部電極を構成するＰｔ層を形成する工程と、 該Ｐｔ層上に電子線蒸着によりＡｕを堆積して、該上部
   電極を構成するＡｕ層を形成する工程とを含むものであ
   るＭＩＭキャパシタの製造方法。
8. 【請求項８】 半導体基板上に形成された、下部電極と
   上部電極との間に誘電体層を挟持してなる構造のＭＩＭ
   キャパシタを複数有する半導体装置であって、 該複数のＭＩＭキャパシタは、同一の工程で該半導体基
   板上に形成された該下部電極の一方上にＳｒＴｉＯ₃か
   らなる高誘電体層と、該高誘電体層上に形成された上部
   電極とを順次形成した第１のＭＩＭキャパシタと、該下
   部電極の他方上にＳｉＮからなる誘電体層と、該誘電体
   層上に形成された該上部電極とを順次積層した第２のＭ
   ＩＭキャパシタとを有することを特徴とする半導体装
   置。
9. 【請求項９】 半導体基板上に形成された、下部電極と
   上部電極との間に誘電体層を挟持してなる構造のＭＩＭ
   キャパシタを複数有する半導体装置の製造方法であっ
   て、第１および第２のＭＩＭキャパシタの 下部電極をそれぞ
   れ形成する工程と、 該下部電極の一方上にＳｒＴｉＯ₃からなる高誘電体層
   を形成し、該高誘電体層上に上部電極を順次形成して第
   １のＭＩＭキャパシタを形成する工程と、 該下部電極の他方上に、ＳｉＮからなる誘電体層を形成
   し、該誘電体層上に上部電極を形成して第２のＭＩＭキ
   ャパシタを形成する工程と、 を包含することを特徴とする半導体装置の製造方法。