CN111029353A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：形成沟槽填充结构于像素区的衬底中；覆盖缓冲介质层于所述像素区的衬底表面上，且所述缓冲介质层将所述沟槽填充结构掩埋在内；刻蚀所述缓冲介质层，以形成至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的部分顶部的第一开口；以及，形成金属栅格层于所述缓冲介质层上且填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构的部分顶部电性连接。本发明的技术方案使得金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构的部分顶部电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
在背照式CMOS图像传感器(Back-side Illumination CMOS ImaginationSensor，简称BSI-CIS)的制作工艺中，深沟槽隔离(Deep Trench Isolation，简称DTI)技术和背面金属栅格(Backside Metal Grid，简称BMG)技术的配合使用能够使得背照式CMOS图像传感器具有更好的光学性能。
但是，在现有的制作背照式CMOS图像传感器的工艺过程中，制作的像素区的金属栅格与下方的衬底和深沟槽填充结构之间存在缓冲介质层，使得金属栅格与下方的衬底和深沟槽填充结构之间仅是物理连接，无法进行电性连接，从而导致无法对背照式CMOS图像传感器进行电学性能方面的优化和改善。
因此，如何对像素区的金属栅格的制作工艺进行改进，以使得金属栅格与下方的衬底和/或沟槽填充结构之间实现电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供一具有像素区的衬底；
形成沟槽填充结构于所述像素区的衬底中；
覆盖缓冲介质层于所述像素区的衬底表面上，且所述缓冲介质层将所述沟槽填充结构掩埋在内；
刻蚀所述缓冲介质层，以形成第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；以及，
形成金属栅格层于所述缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。
可选的，形成所述沟槽填充结构于所述像素区的衬底中的步骤包括：
覆盖垫氧化层于所述像素区的衬底表面；
形成第一图案化的光刻胶层于所述垫氧化层上，以所述第一图案化的光刻胶层为掩膜，对所述垫氧化层以及至少部分厚度的所述衬底进行刻蚀，以在所述像素区的衬底中形成沟槽；
去除所述第一图案化的光刻胶层；
形成隔离氧化层于所述沟槽和所述垫氧化层的表面上；
在所述沟槽中填满填充材料，且所述填充材料还覆盖在所述沟槽***的所述隔离氧化层上；以及，
采用刻蚀或者化学机械研磨工艺去除覆盖于所述沟槽***的所述衬底的表面上的填充材料、隔离氧化层和垫氧化层，以在所述沟槽中形成沟槽填充结构。
可选的，所述填充材料包括第一导电金属层，所述第一开口至少暴露出所述沟槽填充结构的部分顶部的情形包括：所述第一开口围绕所述沟槽填充结构的顶部侧壁开设，以暴露出所述沟槽填充结构的顶部侧壁上的第一导电金属层，和/或，所述第一开口位于所述沟槽填充结构的顶表面上，以暴露出所述沟槽填充结构的第一导电金属层的部分或全部的顶表面。
可选的，刻蚀所述缓冲介质层，以形成所述第一开口的步骤包括：
形成第二图案化的光刻胶层于所述缓冲介质层上，以所述第二图案化的光刻胶层为掩膜，对所述缓冲介质层进行刻蚀，以在所述像素区的缓冲介质层中形成所述第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；以及，
去除所述第二图案化的光刻胶层。
可选的，形成所述金属栅格层于所述缓冲介质层上的步骤包括：
形成第二导电金属层覆盖于所述缓冲介质层上，且所述第二导电金属层将所述第一开口填满；
形成第三图案化的光刻胶层于所述第二导电金属层上，以所述第三图案化的光刻胶层为掩膜，对所述第二导电金属层进行刻蚀，以在所述像素区形成金属栅格层，所述金属栅格层与所述第一开口暴露出的所述部分衬底和/或所述沟槽填充结构电性连接；以及，
去除所述第三图案化的光刻胶层。
可选的，所述衬底还具有位于所述像素区***的焊盘区，所述焊盘区的衬底中形成有金属互连结构以及位于所述金属互连结构上方的插栓结构，所述插栓结构的底部与所述金属互连结构电性连接。
可选的，当所述沟槽填充结构包括填充在所述像素区的沟槽中的第一导电金属层时，在形成沟槽填充结构于所述像素区的衬底中的同时，一道形成所述插栓结构于所述焊盘区的衬底中。
可选的，在覆盖所述缓冲介质层于所述像素区的衬底表面上的同时，还覆盖所述缓冲介质层于所述焊盘区的衬底表面上，以使得所述缓冲介质层将所述插栓结构掩埋在内；在刻蚀所述像素区上的所述缓冲介质层，以形成所述第一开口的同时，还刻蚀所述焊盘区上的所述缓冲介质层，以形成第二开口，所述第二开口暴露出所述插栓结构的部分的顶部表面；以及，在形成所述金属栅格层于所述像素区的所述缓冲介质层上的同时，还形成焊盘结构于所述焊盘区的所述缓冲介质层上，所述焊盘结构填满所述第二开口，以与暴露出的所述插栓结构的顶部电性连接。
本发明还提供了一种半导体器件，包括：
衬底，具有像素区；
沟槽填充结构，形成于所述像素区的衬底中；
缓冲介质层，形成于所述像素区的衬底表面上，所述缓冲介质层具有第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；以及，
金属栅格层，形成于所述缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。
可选的，所述沟槽填充结构包括覆盖于所述衬底中的沟槽的表面上的隔离氧化层和填充于所述沟槽中的填充材料，所述隔离氧化层至少位于所述填充材料的侧壁和所述衬底之间。
可选的，所述填充材料包括第一导电金属层，所述第一开口至少暴露出所述沟槽填充结构的部分顶部的情形包括：所述第一开口围绕所述沟槽填充结构的顶部侧壁开设，以暴露出所述沟槽填充结构的顶部侧壁上的第一导电金属层，和/或，所述第一开口位于所述沟槽填充结构的顶表面上，以暴露出所述沟槽填充结构的第一导电金属层的部分或全部的顶表面。
可选的，所述衬底还具有位于所述像素区***的焊盘区，所述焊盘区的衬底中形成有金属互连结构以及位于所述金属互连结构上方的插栓结构，所述插栓结构的底部与所述金属互连结构电性连接。
可选的，当所述沟槽填充结构包括填充在所述像素区的沟槽中的第一导电金属层时，所述插栓结构包括：位于暴露出所述金属互连结构的部分顶表面的通孔的侧壁上的隔离氧化层，以及填满所述通孔的第一导电金属层。
可选的，所述缓冲介质层还形成于所述焊盘区的衬底表面上，且所述缓冲介质层具有暴露出所述插栓结构的部分的顶部表面的第二开口；所述焊盘区的缓冲介质层上还形成有焊盘结构，所述焊盘结构填满所述第二开口，以与暴露出的所述插栓结构电性连接。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，通过形成沟槽填充结构于像素区的衬底中；覆盖缓冲介质层于所述像素区的衬底表面上，且所述缓冲介质层将所述沟槽填充结构掩埋在内；刻蚀所述缓冲介质层，以形成第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；以及，形成金属栅格层于所述缓冲介质层上，所述金属栅格层填充所述第一开口，以使得所述金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。
2、本发明的半导体器件，由于包括：形成于像素区的衬底中的沟槽填充结构；形成于所述像素区的衬底表面上的缓冲介质层，所述缓冲介质层具有第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；以及，形成于所述缓冲介质层上的金属栅格层，所述金属栅格层填充所述第一开口，以使得金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。
附图说明
图1a～1j是一种半导体器件的制造过程中的器件示意图；
图2是本发明一实施例的半导体器件的制造方法的流程图；
图3a～3i是图2所示的半导体器件的制造方法中的实施例一的器件示意图；
图4a～4e是图2所示的半导体器件的制造方法中的实施例二的器件示意图；
图5a～5e是图2所示的半导体器件的制造方法中的实施例三的器件示意图；
图6是图2所示的半导体器件的制造方法中的实施例四的器件示意图；
图7a～7i是图2所示的半导体器件的制造方法中的实施例五的器件示意图；
其中，附图1a～7i的附图标记说明如下：
10-衬底；11-像素区；111-沟槽；112-沟槽填充结构；1121-第一隔离氧化层；1122-导电金属层；12-焊盘区；121-金属互连结构；122-凹槽；123-第二隔离氧化层；124-开口；125-焊盘结构；13-垫氧化层；14-第一图案化的光刻胶层；15-缓冲介质层；16-金属栅格层；161-金属栅格膜层；17-第二图案化的光刻胶层；18-介质层；
20-衬底；21-像素区；211-沟槽；212-沟槽填充结构；2121-隔离氧化层；2122-第一导电金属层；2131、2132、2133-第一开口；214、215、216、217-金属栅格层；22-焊盘区；221-金属互连结构；222-通孔；223-插栓结构；2231-隔离氧化层；2232-第一导电金属层；224-第二开口；225-焊盘结构；23-垫氧化层；24-第一图案化的光刻胶层；25-缓冲介质层；261、262、263-第二图案化的光刻胶层；27-第二导电金属层；281、282、283-第三图案化的光刻胶层。
具体实施方式
一种像素区的金属栅格层和焊盘区的焊盘结构的制作工艺如下：
如图1a所示，提供一具有像素区11和焊盘区12的衬底10，所述焊盘区12中形成有金属互连结构121；
如图1a和1b所示，在所述衬底10上形成一垫氧化层13，形成第一图案化的光刻胶层14于所述垫氧化层13上，以所述第一图案化的光刻胶层14为掩膜，对所述像素区11上的垫氧化层13和至少部分厚度的所述衬底10进行刻蚀，以在所述像素区11中形成沟槽111，去除所述第一图案化的光刻胶层14；
如图1c所示，形成第一隔离氧化层1121于所述沟槽111的表面和所述衬底10的表面，并填充导电金属层1122于所述沟槽111中，且所述导电金属层1122覆盖于所述衬底10上，可以采用化学机械研磨工艺将覆盖于所述衬底10上的所述导电金属层1122、第一隔离氧化层1121和垫氧化层13去除，以在所述沟槽111中形成沟槽填充结构112；
如图1d所示，依次形成缓冲介质层15和金属栅格膜层161覆盖于所述衬底10上；
如图1e和1f所示，形成第二图案化的光刻胶层17于所述金属栅格膜层161上，以所述第二图案化的光刻胶层17为掩膜，对所述金属栅格膜层161进行刻蚀，以在所述像素区11的缓冲介质层15上形成金属栅格层16，去除所述第二图案化的光刻胶层17，其中，所述像素区11上的金属栅格层16对应地位于所述沟槽填充结构112的上方；
如图1g所示，形成介质层18于所述缓冲介质层15上，且所述介质层18将所述金属栅格层16掩埋在内；
如图1h所示，在所述焊盘区12的金属互连结构121的上方的衬底10中形成一凹槽122；
如图1i所示，在所述凹槽122的表面上形成第二隔离氧化层123，所述第二隔离氧化层123将所述介质层18掩埋在内；并在所述凹槽122的底部形成一开口124，所述开口124将所述金属互连结构121的部分顶表面暴露出来；
如图1j所示，填充金属材料于所述开口124中和所述凹槽122中，并对所述凹槽122中的金属材料进行刻蚀，以在所述凹槽122的底部和所述开口124中形成焊盘结构125，所述焊盘结构125的底部与所述金属互连结构121电性连接。
显然，由上述步骤可知，像素区的金属栅格层与下方的衬底和沟槽填充结构之间存在缓冲介质层，使得金属栅格层与下方的衬底和沟槽填充结构之间仅是物理连接，无法进行电性连接，从而导致无法对半导体器件进行电学性能方面的优化和改善。因此，本发明提出了一种半导体器件及其制造方法，能够使得金属栅格层与下方的衬底和/或沟槽填充结构之间实现电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。
为使本发明的目的、优点和特征更加清楚，以下结合附图2～7i对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种半导体器件的制造方法，参阅图2，图2是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S11、提供一具有像素区的衬底；
步骤S12、形成沟槽填充结构于所述像素区的衬底中；
步骤S13、覆盖缓冲介质层于所述像素区的衬底表面上，且所述缓冲介质层将所述沟槽填充结构掩埋在内；
步骤S14、刻蚀所述缓冲介质层，以形成第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；
步骤S15、形成金属栅格层于所述缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。
下面参阅图3a～7i更为详细的介绍本实施例提供的半导体器件的制造方法，图3a～7i也是半导体器件的纵向截面示意图。
按照步骤S11，提供一具有像素区21的衬底20。所述衬底20的材质可以为本领域技术人员熟知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体。
参阅图3a～3c，按照步骤S12，形成沟槽填充结构212于所述像素区21的衬底20中。形成所述沟槽填充结构212于所述像素区21的衬底20中的步骤包括：首先，如图3a所示，覆盖垫氧化层23于所述像素区21的衬底20表面，所述垫氧化层23用于在后续光刻形成第一图案化的光刻胶层24时，对所述衬底20的表面进行保护；然后，如图3a和图3b所示，形成第一图案化的光刻胶层24于所述垫氧化层23上，以所述第一图案化的光刻胶层24为掩膜，对所述垫氧化层23以及至少部分厚度的所述衬底20进行刻蚀，以在所述像素区21的衬底20中形成沟槽211；接着，如图3b所示，去除所述第一图案化的光刻胶层24；接着，形成隔离氧化层2121于所述沟槽211和所述垫氧化层23的表面上，所述沟槽211中的隔离氧化层2121可以仅位于所述沟槽211的侧壁上，也可以均位于所述沟槽211的侧壁和底壁上；接着，在所述沟槽211中填满填充材料，且所述填充材料还覆盖在所述沟槽211***的所述隔离氧化层2121上；接着，采用刻蚀或者化学机械研磨工艺去除覆盖于所述沟槽211***的所述衬底20的表面上的填充材料、隔离氧化层2121和垫氧化层23，以在所述沟槽211中形成沟槽填充结构212，如图3c所示。其中，所述沟槽211可以是深度为1μm～5μm的深沟槽，需要说明的是，所述沟槽211的深度不仅限于此深度范围，可以根据半导体器件的性能需求形成合适深度的所述沟槽211。
其中，所述填充材料可以包括介质材料或金属材料，或同时包括介质材料和金属材料；当所述填充材料为金属材料时，如图3c所示，所述沟槽填充结构212包括形成于所述沟槽211的表面的隔离氧化层2121和填满所述沟槽211的第一导电金属层2122(即所述填充材料为所述第一导电金属层2122)。所述介质材料可以包括二氧化硅、氮化硅、正硅酸乙酯、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氮氧硅中的至少一种，所述金属材料可以包括钨、镍、铝、银、金、钛中的至少一种。
另外，所述沟槽填充结构212的顶表面可以与所述衬底20的顶表面齐平，或者，所述沟槽填充结构212的顶表面高于所述衬底20的顶表面，或者，仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面。
参阅图3d，按照步骤S13，覆盖缓冲介质层25于所述像素区21的衬底20表面上，且所述缓冲介质层25将所述沟槽填充结构212掩埋在内。所述缓冲介质层25的材质可以包括二氧化硅、氮化硅、正硅酸乙酯、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氮氧硅中的至少一种。
参阅图3e～3f、图4a～4b以及图5a～5b，按照步骤S14，刻蚀所述缓冲介质层25，以形成第一开口。所述第一开口至少暴露出所述沟槽填充结构212的顶部侧壁***的部分的衬底20或所述沟槽填充结构212的至少部分顶部，或者，至少暴露出所述沟槽填充结构212的顶部侧壁***的部分的衬底20和所述沟槽填充结构212的至少部分顶部。
其中，所述第一开口至少暴露出所述沟槽填充结构212的顶部侧壁***的部分的衬底20，即是指所述第一开口至少环绕所述沟槽填充结构212的顶部***设置，以至少暴露出环绕所述沟槽填充结构212的顶部***的部分的衬底20。
所述第一开口至少暴露出所述沟槽填充结构212的部分顶部的情形包括：当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面时，所述第一开口可以仅围绕所述沟槽填充结构212的顶部侧壁开设，以暴露出所述沟槽填充结构212的顶部侧壁上的隔离氧化层2121，此时，所述第一开口也暴露出所述沟槽填充结构212的顶部侧壁***的部分衬底20；当仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面时，所述第一开口可以仅围绕所述沟槽填充结构212的顶部侧壁开设，以暴露出所述沟槽填充结构212的顶部侧壁上的填充材料；当所述沟槽填充结构212的顶表面高于或等于所述衬底20的顶表面时，所述第一开口也可以位于所述沟槽填充结构212的顶表面上，以暴露出所述沟槽填充结构212的部分或全部的顶表面，包括暴露出所述填充材料和/或所述隔离氧化层2121的部分或全部的顶表面；当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面时，所述第一开口也可以同时暴露出所述沟槽填充结构212的顶部侧壁上的隔离氧化层2121或填充材料以及暴露出所述沟槽填充结构212的部分或全部的顶表面。
当所述填充材料包括第一导电金属层2122时，所述第一开口至少暴露出所述沟槽填充结构212的部分顶部的情形包括：所述第一开口围绕所述沟槽填充结构212的顶部侧壁开设，以暴露出所述沟槽填充结构212的顶部侧壁上的第一导电金属层2122；或者，所述第一开口位于所述沟槽填充结构212的顶表面上，以暴露出所述沟槽填充结构212的第一导电金属层2122的部分或全部的顶表面；或者，所述第一开口同时暴露出所述沟槽填充结构212的顶部侧壁上的第一导电金属层2122和所述沟槽填充结构212的第一导电金属层2122的部分或全部的顶表面。
对于上述的所述第一开口暴露出底部结构的不同情形，形成所述第一开口的不同方法举例如下：
参阅图3e～3f，形成所述第一开口2131的步骤可以包括：形成第二图案化的光刻胶层261于所述缓冲介质层25上(如图3e所示)，以所述第二图案化的光刻胶层261为掩膜，对所述缓冲介质层25进行刻蚀，以在所述像素区21的缓冲介质层25中形成所述第一开口2131，所述第一开口2131暴露出所述沟槽填充结构212的顶部侧壁***的部分衬底20和所述沟槽填充结构212的全部的顶表面，如图3f所示。
或者，参阅图4a～4b，形成所述第一开口2132的步骤可以包括：形成第二图案化的光刻胶层262于所述缓冲介质层25上(如图4a所示)，以所述第二图案化的光刻胶层262为掩膜，对所述缓冲介质层25进行刻蚀，以在所述像素区21的缓冲介质层25中形成所述第一开口2132，所述第一开口2132暴露出所述沟槽填充结构212的部分的顶表面，例如暴露出所述填充材料的部分的顶表面，如图4b所示，所述填充材料为所述第一导电金属层2122，则所述第一开口2132暴露出所述沟槽填充结构212的第一导电金属层2122的部分的顶表面。
或者，参阅图5a～5b，形成所述第一开口2133的步骤可以包括：形成第二图案化的光刻胶层263于所述缓冲介质层25上(如图5a所示)，以所述第二图案化的光刻胶层263为掩膜，对所述缓冲介质层25进行刻蚀，以在所述像素区21的缓冲介质层25中形成所述第一开口2133，如图5b所示，所述第一开口2133暴露出所述沟槽填充结构212的顶部侧壁***的部分衬底20。
另外，形成所述第一开口之后，去除所述第二图案化的光刻胶层。
参阅图3g～3i、图4c～4e、图5c～5e以及图6，按照步骤S15，形成金属栅格层于所述缓冲介质层25上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底20或所述沟槽填充结构212电性连接，或者同时与暴露出的所述部分衬底20和所述沟槽填充结构212电性连接。由于所述金属栅格层能够与暴露出的所述部分衬底20和/或所述沟槽填充结构212电性连接，使得能够对半导体器件进行电学性能方面的优化和改善，例如优化和改善半导体器件的暗电流。
当所述第一开口仅暴露出所述部分衬底20时，所述金属栅格层仅与暴露出的所述部分衬底20电性连接；当所述第一开口至少暴露出所述沟槽填充结构212的部分顶部时，根据上述步骤S14中列出的情形，对应的所述金属栅格层与下方的结构电性连接的情形包括：当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面，且所述第一开口仅围绕所述沟槽填充结构212的顶部侧壁开设(即暴露顶部侧壁上的隔离氧化层2121)，则所述金属栅格层也仅与暴露出的所述部分衬底20电性连接；当仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面，且所述第一开口仅围绕所述沟槽填充结构212的顶部侧壁开设，所述填充材料为所述第一导电金属层2122时，所述金属栅格层与所述沟槽填充结构212的顶部侧壁上的第一导电金属层2122电性连接；当所述沟槽填充结构212的顶表面高于或等于所述衬底20的顶表面，且所述第一开口位于所述沟槽填充结构212的填充材料的顶表面上，所述填充材料为所述第一导电金属层2122时，所述金属栅格层与所述沟槽填充结构212的暴露出的部分或全部的第一导电金属层2122的顶表面电性连接；当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面，且所述第一开口同时暴露出所述沟槽填充结构212的顶部侧壁上的隔离氧化层2121或第一导电金属层2122以及暴露出所述第一导电金属层2122的部分或全部的顶表面时，所述金属栅格层同时与所述部分衬底20和第一导电金属层2122电性连接。
根据步骤S14中的所述第一开口暴露出底部结构的不同情形，与形成所述第一开口的不同方法相对应的，形成所述金属栅格层于所述缓冲介质层25上的方法可以包括：
参阅图3g～3i，形成所述金属栅格层214于所述缓冲介质层25上的步骤包括：首先，如图3g所示，形成第二导电金属层27覆盖于所述缓冲介质层25上，且所述第二导电金属层27将所述第一开口2131填满；然后，形成第三图案化的光刻胶层281于所述第二导电金属层27上(如图3h所示)，以所述第三图案化的光刻胶层281为掩膜，对所述第二导电金属层27进行刻蚀，以在所述像素区21形成金属栅格层214(如图3i所示)，所述金属栅格层214与所述第一开口2131暴露出的所述沟槽填充结构212的顶部侧壁***的部分衬底20和所述沟槽填充结构212的全部的顶表面电性连接。
或者，参阅图4c～4e，形成所述金属栅格层215于所述缓冲介质层25上的步骤包括：首先，如图4c所示，形成第二导电金属层27覆盖于所述缓冲介质层25上，且所述第二导电金属层27将所述第一开口2132填满；然后，形成第三图案化的光刻胶层282于所述第二导电金属层27上(如图4d所示)，以所述第三图案化的光刻胶层282为掩膜，对所述第二导电金属层27进行刻蚀，以在所述像素区21形成金属栅格层215(如图4e所示)，所述金属栅格层215与所述第一开口2132暴露出的所述沟槽填充结构212的第一导电金属层2122的部分的顶表面电性连接。
或者，参阅图5c～5e，形成所述金属栅格层216于所述缓冲介质层25上的步骤包括：首先，如图5c所示，形成第二导电金属层27覆盖于所述缓冲介质层25上，且所述第二导电金属层27将所述第一开口2133填满；然后，形成第三图案化的光刻胶层283于所述第二导电金属层27上(如图5d所示)，以所述第三图案化的光刻胶层283为掩膜，对所述第二导电金属层27进行刻蚀，以在所述像素区21形成金属栅格层216(如图5e所示)，所述金属栅格层216与所述第一开口2133暴露出的所述沟槽填充结构212的顶部侧壁***的部分衬底20电性连接。
另外，形成所述金属栅格层之后，去除所述第三图案化的光刻胶层。所述第二导电金属层27的材质可以包括镍、铝、银、金、钛、铜中的至少一种。
另外，如图6所示，所述金属栅格层217也可以与所述第一开口暴露出的所述沟槽填充结构212的顶部侧壁***的部分衬底20以及所述沟槽填充结构212的第一导电金属层2122的部分的顶表面电性连接。
另外，所述衬底还具有位于所述像素区***的焊盘区，所述焊盘区的衬底中形成有金属互连结构以及位于所述金属互连结构上方的插栓结构，所述插栓结构的底部与所述金属互连结构电性连接，所述插栓结构的顶部还电性连接有焊盘结构。需要说明的是，所述焊盘区的衬底中也可以形成有所述金属互连结构之外的其它的金属结构，所述插栓结构的底部与所述金属结构电性连接；例如，所述金属结构可以为导电接触插栓，所述插栓结构的底部与所述导电接触插栓电性连接。下面均以所述金属结构为金属互连结构进行说明。
当所述沟槽填充结构中的填充材料为介质材料时，由于所述插栓结构中具有金属材料，使得所述像素区的沟槽填充结构与所述焊盘区的插栓结构需要分开制作；当所述沟槽填充结构中的填充材料为金属材料时，由于所述插栓结构中具有金属材料，因此，所述像素区的沟槽填充结构与所述焊盘区的插栓结构可以分开制作，也可以同时制作。
当所述像素区的沟槽填充结构与所述焊盘区的插栓结构分开制作时，所述插栓结构中的金属材料是与所述沟槽填充结构中的第一导电金属层不同的另一导电金属层；当所述像素区的沟槽填充结构与所述焊盘区的插栓结构同时制作时，则所述插栓结构中的金属材料也是所述沟槽填充结构中的第一导电金属层。
由于所述插栓结构的底部与所述金属互连结构电性连接，那么，当所述插栓结构中具有另一隔离氧化层时，所述另一隔离氧化层仅位于暴露出所述金属互连结构的部分顶表面的通孔的侧壁上。当所述插栓结构中的另一隔离氧化层与所述沟槽填充结构中的隔离氧化层相同，且仅所述像素区的沟槽的侧壁上具有所述隔离氧化层时，所述像素区的沟槽填充结构与所述焊盘区的插栓结构可以同时制作；当所述插栓结构中的另一隔离氧化层与所述沟槽填充结构中的隔离氧化层相同，但所述像素区的沟槽的侧壁和底壁上均具有所述隔离氧化层时，所述像素区的沟槽填充结构与所述焊盘区的插栓结构可以同时制作，只是需要增加一个步骤将所述通孔的底壁上的另一隔离氧化层去除；当所述插栓结构中的另一隔离氧化层与所述沟槽填充结构中的隔离氧化层的材质等不相同时，所述像素区的沟槽填充结构与所述焊盘区的插栓结构需要分开制作。
当所述像素区的沟槽填充结构与所述焊盘区的插栓结构能够同时制作时，所述像素区的金属栅格层和所述焊盘区的焊盘结构也能够同时制作。
根据图1a至图1j所示的像素区的金属栅格层和焊盘区的焊盘结构的制作工艺可知，像素区的金属栅格层和焊盘区的焊盘结构先后在不同的工艺中进行制作时，导致工艺复杂、工艺整合度低，进而导致工艺成本较高。因此，若所述像素区的沟槽填充结构和金属栅格层与所述焊盘区的插栓结构和焊盘结构同时制作，能够降低工艺的复杂度、提高工艺的整合度，进而降低生产成本。
下面参阅7a～7i对所述像素区的沟槽填充结构和金属栅格层与所述焊盘区的插栓结构和焊盘结构同时制作的步骤进行说明，其中，所述像素区的金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接的不同情形参阅上述步骤S11至步骤S15，在此不再赘述。以图7a～7i中所示的所述金属栅格层214与所述第一开口2131暴露出的所述沟槽填充结构212的顶部侧壁***的部分衬底20和所述沟槽填充结构212的全部的顶表面电性连接的情形为例，所述像素区21的沟槽填充结构212和金属栅格层214与所述焊盘区22的插栓结构223和焊盘结构225同时制作的步骤如下：
参阅图7a，按照步骤S21，提供一具有像素区21和焊盘区22的衬底20，所述焊盘区22位于所述像素区21的***。所述焊盘区22的衬底20中形成有金属互连结构221。
参阅图7a～7c，按照步骤S22，同时形成沟槽填充结构212于所述像素区21的衬底20中以及形成所述插栓结构223于所述焊盘区22的衬底20中。形成步骤包括：首先，如图7a所示，覆盖垫氧化层23于所述像素区21和焊盘区22的衬底20表面，所述垫氧化层23用于在后续光刻形成第一图案化的光刻胶层24时，对所述衬底20的表面进行保护；然后，如图7a和图7b所示，形成第一图案化的光刻胶层24于所述垫氧化层23上，以所述第一图案化的光刻胶层24为掩膜，对所述垫氧化层23以及至少部分厚度的所述衬底20进行刻蚀，以在所述像素区21的衬底20中形成沟槽211以及在所述焊盘区22的衬底20中形成通孔222，所述通孔222暴露出所述金属互连结构221的部分顶表面，且所述沟槽211的深度与所述通孔222的深度相同；接着，如图7b所示，去除所述第一图案化的光刻胶层24；接着，形成隔离氧化层于所述沟槽211、通孔222和所述垫氧化层23的表面上(为了便于对后续的步骤进行说明，所述沟槽211中的隔离氧化层为隔离氧化层2121，所述通孔222中的隔离氧化层为隔离氧化层2231，图7c中也采用了不同的填充图案进行标识)，其中，所述沟槽211中的隔离氧化层2121可以仅位于所述沟槽211的侧壁上，也可以均位于所述沟槽211的侧壁和底壁上，所述通孔222中的隔离氧化层2231仅位于所述通孔222的侧壁上；接着，在所述沟槽211和通孔222中填满第一导电金属层(为了便于对后续的步骤进行说明，所述沟槽211中的第一导电金属层为第一导电金属层2122，所述通孔222中的第一导电金属层为第一导电金属层2232，图7c中也采用了不同的填充图案进行标识)，且所述第一导电金属层还覆盖在所述沟槽211和所述通孔222***的所述隔离氧化层上；接着，采用刻蚀或者化学机械研磨工艺去除覆盖于所述沟槽211和所述通孔222***的所述衬底20的表面上的第一导电金属层、隔离氧化层和垫氧化层23，以在所述沟槽211中形成沟槽填充结构212以及在所述通孔222中形成插栓结构223，所述插栓结构223中的第一导电金属层2232的底部与所述金属互连结构221电性连接，如图7c所示。
参阅图7d，按照步骤S23，覆盖缓冲介质层25于所述像素区21和焊盘区22的衬底20的表面上，且所述缓冲介质层25将所述沟槽填充结构212和插栓结构223掩埋在内。
参阅图7e～7f，按照步骤S24，刻蚀所述缓冲介质层25，以在所述像素区21的缓冲介质层25中形成第一开口2131和在所述焊盘区22的缓冲介质层25中形成第二开口224，所述第一开口2131暴露出所述沟槽填充结构212的顶部侧壁***的部分衬底20和所述沟槽填充结构212的全部的顶表面，所述第二开口224暴露出所述插栓结构223的部分的顶部表面。
形成所述第一开口2131和所述第二开口224的步骤可以包括：形成第二图案化的光刻胶层261于所述缓冲介质层25上(如图7e所示)，以所述第二图案化的光刻胶层261为掩膜，对所述缓冲介质层25进行刻蚀，以在所述像素区21的缓冲介质层25中形成所述第一开口2131以及在所述焊盘区22的缓冲介质层25中形成第二开口224，如图7f所示，所述第一开口2131暴露出所述沟槽填充结构212的顶部侧壁***的部分衬底20和所述沟槽填充结构212的全部的顶表面，所述第二开口224暴露出所述插栓结构223的第一导电金属层2232的部分或全部的顶部表面。
参阅图7g～7i，按照步骤S25，同时形成金属栅格层214于所述像素区21的缓冲介质层25上以及形成焊盘结构225于所述焊盘区22的所述缓冲介质层25上，所述金属栅格层214填满所述第一开口2131，以与暴露出的所述部分衬底20和所述沟槽填充结构212电性连接；所述焊盘结构225填满所述第二开口224，以与暴露出的所述插栓结构223的顶部电性连接。
同时形成所述金属栅格层214于所述像素区21的缓冲介质层25上以及形成焊盘结构225于所述焊盘区22的所述缓冲介质层25上的步骤包括：首先，如图7g所示，形成第二导电金属层27覆盖于所述缓冲介质层25上，且所述第二导电金属层27将所述第一开口2131以及所述第二开口224填满；然后，形成第三图案化的光刻胶层281于所述第二导电金属层27上(如图7h所示)，以所述第三图案化的光刻胶层281为掩膜，对所述第二导电金属层27进行刻蚀，以在所述像素区21形成金属栅格层214以及在所述焊盘区22形成焊盘结构225(如图7i所示)，所述金属栅格层214与所述第一开口2131暴露出的所述沟槽填充结构212的顶部侧壁***的部分衬底20和所述沟槽填充结构212的全部的顶表面电性连接，所述焊盘结构225与暴露出的所述插栓结构223的第一导电金属层2232的部分或全部的顶部表面电性连接。
另外，上述的半导体器件的制造方法中的各个步骤不仅限于上述的形成顺序，各个步骤的先后顺序可适应性的进行调整。
综上所述，本发明提供的半导体器件的制造方法，包括：提供一具有像素区的衬底；形成沟槽填充结构于所述像素区的衬底中；覆盖缓冲介质层于所述像素区的衬底表面上，且所述缓冲介质层将所述沟槽填充结构掩埋在内；刻蚀所述缓冲介质层，以形成第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；以及，形成金属栅格层于所述缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。本发明的半导体器件的制造方法使得金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。
本发明一实施例提供了一种半导体器件，所述半导体器件包括衬底、沟槽填充结构、缓冲介质层和金属栅格层，所述衬底具有像素区；所述沟槽填充结构形成于所述像素区的衬底中；所述缓冲介质层形成于所述像素区的衬底表面上，所述缓冲介质层具有第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；所述金属栅格层形成于所述缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。
下面参阅图3i、图4e、图5e、图6、图7i详细描述本实施例提供的半导体器件：
所述衬底20具有像素区21。所述衬底20的材质可以为本领域技术人员熟知的任意合适的底材，具体参见步骤S11，在此不再赘述。
所述沟槽填充结构212形成于所述像素区21的衬底20中。所述沟槽填充结构212包括覆盖于所述衬底20中的沟槽211的表面上的隔离氧化层2121和填充于所述沟槽211中的填充材料，所述隔离氧化层2121至少位于所述填充材料的侧壁和所述衬底20之间，即所述隔离氧化层2121可以仅位于所述沟槽211的侧壁上，也可以均位于所述沟槽211的侧壁和底壁上。其中，所述沟槽211可以是深度为1μm～5μm的深沟槽，需要说明的是，所述沟槽211的深度不仅限于此深度范围，可以根据半导体器件的性能需求形成合适深度的所述沟槽211。
其中，所述填充材料可以包括介质材料或金属材料，或同时包括介质材料和金属材料；当所述填充材料为金属材料时，所述沟槽填充结构212包括形成于所述沟槽211的表面的隔离氧化层2121和填满所述沟槽211的第一导电金属层2122(即所述填充材料为所述第一导电金属层2122)。所述介质材料可以包括二氧化硅、氮化硅、正硅酸乙酯、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氮氧硅中的至少一种，所述金属材料可以包括钨、镍、铝、银、金、钛中的至少一种。
另外，所述沟槽填充结构212的顶表面可以与所述衬底20的顶表面齐平，或者，所述沟槽填充结构212的顶表面高于所述衬底20的顶表面，或者，仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面。
所述缓冲介质层25形成于所述像素区21的衬底20表面上，所述缓冲介质层25具有第一开口，所述第一开口至少暴露出所述沟槽填充结构212的顶部侧壁***的部分衬底20或所述沟槽填充结构212的部分顶部，或者，至少暴露出所述沟槽填充结构212的顶部侧壁***的部分衬底20和所述沟槽填充结构212的部分顶部。所述缓冲介质层25的材质可以包括二氧化硅、氮化硅、正硅酸乙酯、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氮氧硅中的至少一种。
其中，所述第一开口至少暴露出所述沟槽填充结构212的顶部侧壁***的部分衬底20，即是指所述第一开口至少环绕所述沟槽填充结构212的顶部***设置，以至少暴露出环绕所述沟槽填充结构212的顶部***的部分衬底20。
所述第一开口至少暴露出所述沟槽填充结构212的部分顶部的情形包括：当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面时，所述第一开口围绕所述沟槽填充结构212的顶部侧壁开设，以暴露出所述沟槽填充结构212的顶部侧壁上的隔离氧化层2121，此时，所述第一开口也暴露出所述沟槽填充结构212的顶部侧壁***的部分衬底20；当仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面时，所述第一开口围绕所述沟槽填充结构212的顶部侧壁开设，以暴露出所述沟槽填充结构212的顶部侧壁上的填充材料；当所述沟槽填充结构212的顶表面高于或等于所述衬底20的顶表面时，所述第一开口也可以位于所述沟槽填充结构212的顶表面上，以暴露出所述沟槽填充结构212的部分或全部的顶表面，包括暴露出所述填充材料和/或所述隔离氧化层2121的部分或全部的顶表面；当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面时，所述第一开口也可以同时暴露出所述沟槽填充结构212的顶部侧壁上的隔离氧化层2121或填充材料以及暴露出所述沟槽填充结构212的部分或全部的顶表面。
当所述填充材料包括第一导电金属层2122时，所述第一开口至少暴露出所述沟槽填充结构212的部分顶部的情形包括：所述第一开口围绕所述沟槽填充结构212的顶部侧壁开设，以暴露出所述沟槽填充结构212的顶部侧壁上的第一导电金属层2122；或者，所述第一开口位于所述沟槽填充结构212的顶表面上，以暴露出所述沟槽填充结构212的第一导电金属层2122的部分或全部的顶表面；或者，所述第一开口同时暴露出所述沟槽填充结构212的顶部侧壁上的第一导电金属层2122和所述沟槽填充结构212的第一导电金属层2122的部分或全部的顶表面。
所述金属栅格层形成于所述缓冲介质层25上，所述金属栅格层填满所述第一开口，以与暴露出的所述部分衬底20或所述沟槽填充结构212电性连接，或者同时与暴露出的所述部分衬底20和所述沟槽填充结构212电性连接。由于所述金属栅格层能够与暴露出的所述部分衬底20和/或所述沟槽填充结构212电性连接，使得能够对半导体器件进行电学性能方面的优化和改善，例如优化和改善半导体器件的暗电流。
当所述第一开口仅暴露出所述部分衬底20时，所述金属栅格层仅与暴露出的所述部分衬底20电性连接；当所述第一开口至少暴露出所述沟槽填充结构212的部分顶部时，根据上述列出的不同情形，对应的所述金属栅格层与下方的结构电性连接的情形包括：当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面，且所述第一开口围绕所述沟槽填充结构212的顶部侧壁开设(即暴露出顶部侧壁上的所述隔离氧化层2121)时，则所述金属栅格层也仅与暴露出的所述部分衬底20电性连接；当仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面，且所述第一开口围绕所述沟槽填充结构212的顶部侧壁开设，所述填充材料为所述第一导电金属层2122时，所述金属栅格层与所述沟槽填充结构212的顶部侧壁上的第一导电金属层2122电性连接；当所述沟槽填充结构212的顶表面高于或等于所述衬底20的顶表面，且所述第一开口位于所述沟槽填充结构212的填充材料的顶表面上，所述填充材料为所述第一导电金属层2122时，所述金属栅格层与所述沟槽填充结构212的暴露出的部分或全部的第一导电金属层2122的顶表面电性连接；当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面，且所述第一开口同时暴露出所述沟槽填充结构212的顶部侧壁上的隔离氧化层2121或第一导电金属层2122以及暴露出所述第一导电金属层2122的部分或全部的顶表面时，所述金属栅格层同时与所述部分衬底20和第一导电金属层2122电性连接。
所述金属栅格层与暴露出的所述部分衬底20和/或所述沟槽填充结构212电性连接的情形举例如下：如图3i所示，所述金属栅格层214与所述第一开口暴露出的所述沟槽填充结构212的顶部侧壁***的部分衬底20和所述沟槽填充结构212的全部的顶表面电性连接；如图4e所示，所述金属栅格层215与所述第一开口暴露出的所述沟槽填充结构212的第一导电金属层2122的部分的顶表面电性连接；如图5e所示，所述金属栅格层216与所述第一开口暴露出的所述沟槽填充结构212的顶部侧壁***的部分衬底20电性连接；如图6所示，所述金属栅格层217与所述第一开口暴露出的所述沟槽填充结构212的顶部侧壁***的部分衬底20以及所述沟槽填充结构212的第一导电金属层2122的部分的顶表面电性连接。
另外，所述衬底还具有位于所述像素区***的焊盘区，所述焊盘区的衬底中形成有金属互连结构以及位于所述金属互连结构上方的插栓结构，所述插栓结构的底部与所述金属互连结构电性连接，所述插栓结构的顶部还电性连接有焊盘结构。需要说明的是，所述焊盘区的衬底中也可以形成有所述金属互连结构之外的其它的金属结构，所述插栓结构的底部与所述金属结构电性连接；例如，所述金属结构可以为导电接触插栓，所述插栓结构的底部与所述导电接触插栓电性连接。下面均以所述金属结构为金属互连结构进行说明。
当所述沟槽填充结构中的填充材料为介质材料时，由于所述插栓结构中具有金属材料，使得所述像素区的沟槽填充结构与所述焊盘区的插栓结构需要分开制作；当所述沟槽填充结构中的填充材料为金属材料时，由于所述插栓结构中具有金属材料，因此，所述像素区的沟槽填充结构与所述焊盘区的插栓结构可以分开制作，也可以同时制作。
当所述像素区的沟槽填充结构与所述焊盘区的插栓结构分开制作时，所述插栓结构中的金属材料是与所述沟槽填充结构中的第一导电金属层不同的另一导电金属层；当所述像素区的沟槽填充结构与所述焊盘区的插栓结构同时制作时，则所述插栓结构中的金属材料也是所述沟槽填充结构中的第一导电金属层。
由于所述插栓结构的底部与所述金属互连结构电性连接，那么，当所述插栓结构中具有另一隔离氧化层时，所述另一隔离氧化层仅位于暴露出所述金属互连结构的部分顶表面的通孔的侧壁上。当所述插栓结构中的另一隔离氧化层与所述沟槽填充结构中的隔离氧化层相同，且仅所述像素区的沟槽的侧壁上具有所述隔离氧化层时，所述像素区的沟槽填充结构与所述焊盘区的插栓结构可以同时制作；当所述插栓结构中的另一隔离氧化层与所述沟槽填充结构中的隔离氧化层相同，但所述像素区的沟槽的侧壁和底壁上均具有所述隔离氧化层时，所述像素区的沟槽填充结构与所述焊盘区的插栓结构可以同时制作，只是需要增加一个步骤将所述通孔的底壁上的另一隔离氧化层去除；当所述插栓结构中的另一隔离氧化层与所述沟槽填充结构中的隔离氧化层的材质等不相同时，所述像素区的沟槽填充结构与所述焊盘区的插栓结构需要分开制作。
当所述像素区的沟槽填充结构与所述焊盘区的插栓结构能够同时制作时，所述像素区的金属栅格层和所述焊盘区的焊盘结构也能够同时制作。
根据图1a至图1j所示的像素区的金属栅格层和焊盘区的焊盘结构的制作工艺可知，像素区的金属栅格层和焊盘区的焊盘结构先后在不同的工艺中进行制作时，导致工艺复杂、工艺整合度低，进而导致工艺成本较高。因此，若所述像素区的沟槽填充结构和金属栅格层与所述焊盘区的插栓结构和焊盘结构同时制作，能够降低工艺的复杂度、提高工艺的整合度，进而降低生产成本。
所述像素区的金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接的不同情形参阅上述的说明，在此不再赘述。如图7i所示，以所述金属栅格层214与所述第一开口2131暴露出的所述沟槽填充结构212的顶部侧壁***的部分衬底20和所述沟槽填充结构212的全部的顶表面电性连接的情形为例，对同时制作形成的所述像素区21的沟槽填充结构212和金属栅格层214与所述焊盘区22的插栓结构223和焊盘结构225进行说明：
所述沟槽填充结构212包括填充在所述像素区21的沟槽211中的第一导电金属层，以及位于所述沟槽211表面的隔离氧化层时，所述插栓结构223包括：位于暴露出所述金属互连结构221的部分顶表面的通孔222的侧壁上的隔离氧化层，以及填满所述通孔222的第一导电金属层。为了便于区分，所述沟槽211表面的隔离氧化层为隔离氧化层2121，所述通孔222表面的隔离氧化层为隔离氧化层2231，所述沟槽211中的第一导电金属层为第一导电金属层2122，所述通孔222中的第一导电金属层为第一导电金属层2232，图7i中也采用了不同的填充图案进行标识。其中，所述沟槽211中的隔离氧化层2121可以仅位于所述沟槽211的侧壁上，也可以均位于所述沟槽211的侧壁和底壁上，所述通孔222中的隔离氧化层2231仅位于所述通孔222的侧壁上；所述插栓结构223中的第一导电金属层2232的底部与所述金属互连结构221电性连接。
所述缓冲介质层25形成于所述像素区21和焊盘区22的衬底20的表面上，且在所述像素区21的缓冲介质层25中形成有第一开口2131以及在所述焊盘区22的缓冲介质层25中形成有第二开口224，所述第一开口2131暴露出所述沟槽填充结构212的顶部侧壁***的部分衬底20和所述沟槽填充结构212的全部的顶表面，所述第二开口224暴露出所述插栓结构223的部分的顶部表面，所述第二开口224可以暴露出所述插栓结构223的第一导电金属层2232的部分或全部的顶部表面。
所述像素区21的缓冲介质层25上形成有金属栅格层214，所述焊盘区22的缓冲介质层25上形成有焊盘结构225，所述金属栅格层214填满所述第一开口2131，以与暴露出的所述部分衬底20和所述沟槽填充结构212电性连接；所述焊盘结构225填满所述第二开口224，以与暴露出的所述插栓结构223的顶部电性连接。
综上所述，本发明提供的半导体器件，包括：衬底，具有像素区；沟槽填充结构，形成于所述像素区的衬底中；缓冲介质层，形成于所述像素区的衬底表面上，所述缓冲介质层具有第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；以及，金属栅格层，形成于所述缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。本发明的半导体器件使得金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (14)

1.一种半导体器件的制造方法，其特征在于，包括：
提供一具有像素区的衬底；
形成沟槽填充结构于所述像素区的衬底中；
覆盖缓冲介质层于所述像素区的衬底表面上，且所述缓冲介质层将所述沟槽填充结构掩埋在内；
刻蚀所述缓冲介质层，以形成第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；以及，
形成金属栅格层于所述缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述沟槽填充结构于所述像素区的衬底中的步骤包括：
覆盖垫氧化层于所述像素区的衬底表面；
形成第一图案化的光刻胶层于所述垫氧化层上，以所述第一图案化的光刻胶层为掩膜，对所述垫氧化层以及至少部分厚度的所述衬底进行刻蚀，以在所述像素区的衬底中形成沟槽；
去除所述第一图案化的光刻胶层；
形成隔离氧化层于所述沟槽和所述垫氧化层的表面上；
在所述沟槽中填满填充材料，且所述填充材料还覆盖在所述沟槽***的所述隔离氧化层上；以及，
采用刻蚀或者化学机械研磨工艺去除覆盖于所述沟槽***的所述衬底的表面上的填充材料、隔离氧化层和垫氧化层，以在所述沟槽中形成沟槽填充结构。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述填充材料包括第一导电金属层，所述第一开口至少暴露出所述沟槽填充结构的部分顶部的情形包括：所述第一开口围绕所述沟槽填充结构的顶部侧壁开设，以暴露出所述沟槽填充结构的顶部侧壁上的第一导电金属层，和/或，所述第一开口位于所述沟槽填充结构的顶表面上，以暴露出所述沟槽填充结构的第一导电金属层的部分或全部的顶表面。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，刻蚀所述缓冲介质层，以形成所述第一开口的步骤包括：
形成第二图案化的光刻胶层于所述缓冲介质层上，以所述第二图案化的光刻胶层为掩膜，对所述缓冲介质层进行刻蚀，以在所述像素区的缓冲介质层中形成所述第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；以及，
去除所述第二图案化的光刻胶层。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述金属栅格层于所述缓冲介质层上的步骤包括：
形成第二导电金属层覆盖于所述缓冲介质层上，且所述第二导电金属层将所述第一开口填满；
形成第三图案化的光刻胶层于所述第二导电金属层上，以所述第三图案化的光刻胶层为掩膜，对所述第二导电金属层进行刻蚀，以在所述像素区形成金属栅格层，所述金属栅格层与所述第一开口暴露出的所述部分衬底和/或所述沟槽填充结构电性连接；以及，
去除所述第三图案化的光刻胶层。
6.如权利要求1至5中任一项所述的半导体器件的制造方法，其特征在于，所述衬底还具有位于所述像素区***的焊盘区，所述焊盘区的衬底中形成有金属互连结构以及位于所述金属互连结构上方的插栓结构，所述插栓结构的底部与所述金属互连结构电性连接。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，当所述沟槽填充结构包括填充在所述像素区的沟槽中的第一导电金属层时，在形成沟槽填充结构于所述像素区的衬底中的同时，一道形成所述插栓结构于所述焊盘区的衬底中。
8.如权利要求6所述的半导体器件的制造方法，其特征在于，在覆盖所述缓冲介质层于所述像素区的衬底表面上的同时，还覆盖所述缓冲介质层于所述焊盘区的衬底表面上，以使得所述缓冲介质层将所述插栓结构掩埋在内；在刻蚀所述像素区上的所述缓冲介质层，以形成所述第一开口的同时，还刻蚀所述焊盘区上的所述缓冲介质层，以形成第二开口，所述第二开口暴露出所述插栓结构的部分的顶部表面；以及，在形成所述金属栅格层于所述像素区的所述缓冲介质层上的同时，还形成焊盘结构于所述焊盘区的所述缓冲介质层上，所述焊盘结构填满所述第二开口，以与暴露出的所述插栓结构的顶部电性连接。
9.一种半导体器件，其特征在于，包括：
衬底，具有像素区；
沟槽填充结构，形成于所述像素区的衬底中；
缓冲介质层，形成于所述像素区的衬底表面上，所述缓冲介质层具有第一开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁***的部分衬底和/或所述沟槽填充结构的至少部分顶部；以及，
金属栅格层，形成于所述缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。
10.如权利要求9所述的半导体器件，其特征在于，所述沟槽填充结构包括覆盖于所述衬底中的沟槽的表面上的隔离氧化层和填充于所述沟槽中的填充材料，所述隔离氧化层至少位于所述填充材料的侧壁和所述衬底之间。
11.如权利要求10所述的半导体器件，其特征在于，所述填充材料包括第一导电金属层，所述第一开口至少暴露出所述沟槽填充结构的部分顶部的情形包括：所述第一开口围绕所述沟槽填充结构的顶部侧壁开设，以暴露出所述沟槽填充结构的顶部侧壁上的第一导电金属层，和/或，所述第一开口位于所述沟槽填充结构的顶表面上，以暴露出所述沟槽填充结构的第一导电金属层的部分或全部的顶表面。
12.如权利要求9至11中任一项所述的半导体器件，其特征在于，所述衬底还具有位于所述像素区***的焊盘区，所述焊盘区的衬底中形成有金属互连结构以及位于所述金属互连结构上方的插栓结构，所述插栓结构的底部与所述金属互连结构电性连接。
13.如权利要求12所述的半导体器件，其特征在于，当所述沟槽填充结构包括填充在所述像素区的沟槽中的第一导电金属层时，所述插栓结构包括：位于暴露出所述金属互连结构的部分顶表面的通孔的侧壁上的隔离氧化层，以及填满所述通孔的第一导电金属层。
14.如权利要求12所述的半导体器件，其特征在于，所述缓冲介质层还形成于所述焊盘区的衬底表面上，且所述缓冲介质层具有暴露出所述插栓结构的部分的顶部表面的第二开口；所述焊盘区的缓冲介质层上还形成有焊盘结构，所述焊盘结构填满所述第二开口，以与暴露出的所述插栓结构电性连接。
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