CN111968954A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制造方法，通过形成沟槽隔离环于第一晶圆背面的焊盘区中，且所述沟槽隔离环包括第一金属层和第一绝缘材料层；形成绝缘介质层于所述第一晶圆的背面和所述沟槽隔离环上；形成通孔插栓结构于所述第一晶圆背面的焊盘区中，且所述通孔插栓结构被所述沟槽隔离环包围在内；以及，形成焊盘于所述绝缘介质层上，所述焊盘的底部与所述通孔插栓结构的顶部电性连接，使得在实现后道焊盘工艺的同时，还能降低器件总寄生电容，进而提高半导体器件的性能。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
对于半导体技术而言，寄生电容一直是限制一些器件性能提升的因素之一。特别是对于需要在高频率下工作的半导体器件，其输入/输出端(I/O)的金属板结构的寄生电容(Pad CIO,Capacitance of Input/Output)会严重影响传输速率。
对于后道焊盘工艺，在晶圆的背面引入硅通孔(TSC，Trough Si Contact)结构和工艺，但是，这势必会在硅衬底、硅通孔结构与硅通孔结构顶部的焊盘之间产生对应的寄生电容，进而导致这些光学器件的I/O端的金属板结构的寄生电容增大，由此严重影响其I/O端的信号传输速率。
以应用3D IC(三维集成电路封装)技术开发的光学器件为例，比如CMOS图像传感器和3D深度传感器(3D Depth Sensor)，为了满足对不同频率或波长的光波的吸收，像素晶圆的硅衬底厚度已达到从几微米到十几微米不等。那么，随着像素晶圆的硅衬底厚度的不断增加，为了实现像素晶圆和逻辑晶圆键合之后的后道焊盘工艺，使得像素晶圆背面的焊盘与像素晶圆正面的导电插栓和金属互连结构电性连接，引入硅通孔结构和工艺，会在硅衬底、硅通孔结构与硅通孔结构顶部的焊盘之间产生对应的寄生电容，进而导致这些光学器件的I/O端的金属板结构的寄生电容增大，由此严重影响其I/O端的信号传输速率。
因此，如何在实现后道焊盘工艺的同时，还能降低半导体器件的总寄生电容来提高器件性能，是亟待解决的技术问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，能够在实现后道焊盘工艺的同时，还能降低半导体器件的总寄生电容，进而提高半导体器件的性能。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供背面具有焊盘区的第一晶圆，所述第一晶圆中形成有第一器件层，所述第一器件层中具有金属互连结构；
形成沟槽隔离环于所述第一晶圆背面的焊盘区中，所述沟槽隔离环包括第一金属层和第一绝缘材料层，其中，所述第一绝缘材料层位于所述第一晶圆背面焊盘区的环形沟槽侧壁和底面，所述第一金属层填充所述环形沟槽；
形成绝缘介质层于所述第一晶圆的背面和所述沟槽隔离环上；
形成通孔插栓结构于所述第一晶圆背面的焊盘区中，所述通孔插栓结构贯穿所述绝缘介质层和所述第一晶圆，并与所述第一器件层中的金属互连结构电性连接，且所述通孔插栓结构被所述沟槽隔离环包围在内；以及，
形成焊盘于所述绝缘介质层上，所述焊盘的底部与所述通孔插栓结构的顶部电性连接。
可选的，形成所述沟槽隔离环的步骤包括：
刻蚀所述第一晶圆的背面直至暴露出所述第一器件层，以在所述焊盘区形成环形沟槽；
形成第一绝缘材料层覆盖于所述环形沟槽的侧壁和底面上；
沉积第一金属层于所述第一绝缘材料层上，且所述第一金属层至少填满所述环形沟槽；以及
对所述第一金属层和第一绝缘材料层进行顶部平坦化或回刻蚀，去除所述环形沟槽周围的第一晶圆背面上的多余第一金属层和第一绝缘材料层，以在所述环形沟槽中形成所述沟槽隔离环。
可选的，所述第一晶圆的背面还具有像素区；形成所述沟槽隔离环于所述第一晶圆背面的焊盘区中的同时，还形成沟槽隔离结构于所述第一晶圆背面的像素区中，所述沟槽隔离结构的底部和所述沟槽隔离环的底部深度相同。
可选的，所述第一绝缘材料层与所述第一金属层之间还夹有粘合层；所述第一绝缘材料层的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，所述第一金属层的材质包括钨、铝、铜、银和金中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
可选的，所述半导体器件的制造方法还包括形成金属栅格层于所述沟槽隔离结构的上方，且所述金属栅格层的底部与所述沟槽隔离结构的顶部之间电性连接或绝缘。
可选的，形成所述焊盘之后，还形成钝化层覆盖于所述绝缘介质层的表面上，且所述钝化层暴露出所述焊盘的至少部分顶表面。
可选的，形成所述沟槽隔离环之前，先在所述第一晶圆和一第二晶圆的表面上分别形成键合层，然后通过所述键合层将所述第一晶圆键合到所述第二晶圆上。
可选的，在将所述第一晶圆键合到所述第二晶圆上之后且在形成所述沟槽隔离环之前，对所述第一晶圆的背面进行减薄。
本发明还提供了一种半导体器件，包括：
第一晶圆，所述第一晶圆背面具有焊盘区，所述第一晶圆中形成有第一器件层，所述第一器件层中具有金属互连结构；
沟槽隔离环，形成于所述第一晶圆的焊盘区中，所述沟槽隔离环包括第一金属层和第一绝缘材料层，其中，所述第一绝缘材料层位于所述第一晶圆背面焊盘区的环形沟槽侧壁和底面，所述第一金属层填充所述环形沟槽；
绝缘介质层，形成于所述第一晶圆背面，并覆盖所述沟槽隔离环；
通孔插栓结构，形成于所述第一晶圆背面的焊盘区中，所述通孔插栓结构贯穿所述绝缘介质层和所述第一晶圆，并与所述第一器件层中的金属互连结构电性连接，且所述通孔插栓结构被所述沟槽隔离环包围在内；以及，
焊盘，形成于所述绝缘介质层上，所述焊盘的底部与所述通孔插栓结构的顶部电性连接。
可选的，所述第一晶圆的背面还具有像素区；所述半导体器件还包括形成于所述第一晶圆背面的像素区中的沟槽隔离结构，所述沟槽隔离结构的底部和所述沟槽隔离环的底部深度相同。
可选的，所述第一绝缘材料层与所述第一金属层之间还夹有粘合层；所述通孔插栓结构包括形成于通孔侧壁上的第二绝缘材料层和填满所述通孔的第二金属层，所述第二金属层的底部与所述第一器件层中的金属互连结构电性连接；所述第一绝缘材料层和所述第二绝缘材料层的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，所述第一金属层和所述第二金属层的材质包括钨、铝、铜、银和金中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
可选的，所述半导体器件还包括位于所述像素区的金属栅格层，所述金属栅格层形成于所述沟槽隔离结构的上方，且所述金属栅格层的底部与所述沟槽隔离结构的顶部之间电性连接或绝缘。
可选的，所述半导体器件还包括钝化层，所述钝化层覆盖于所述绝缘介质层的表面上，且所述钝化层暴露出所述焊盘的至少部分顶表面。
可选的，所述半导体器件还包括与所述第一晶圆键合的第二晶圆。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，通过形成沟槽隔离环于第一晶圆背面的焊盘区中，且所述沟槽隔离环包括第一金属层和第一绝缘材料层；形成绝缘介质层于所述第一晶圆的背面和所述沟槽隔离环上；形成通孔插栓结构于所述第一晶圆背面的焊盘区中，且所述通孔插栓结构被所述沟槽隔离环包围在内；以及，形成焊盘于所述绝缘介质层上，所述焊盘的底部与所述通孔插栓结构的顶部电性连接，使得在实现后道焊盘工艺的同时，还能降低器件总寄生电容，进而提高半导体器件的性能。
2、本发明的半导体器件，由于包括：形成于第一晶圆的焊盘区中的沟槽隔离环，所述沟槽隔离环包括第一金属层和第一绝缘材料层；形成于所述第一晶圆背面的绝缘介质层，所述绝缘介质层覆盖所述沟槽隔离环；形成于所述第一晶圆背面的焊盘区中的通孔插栓结构，且所述通孔插栓结构被所述沟槽隔离环包围在内；以及，形成于所述绝缘介质层上的焊盘，所述焊盘的底部与所述通孔插栓结构的顶部电性连接，使得在实现后道焊盘工艺的同时，还能降低器件总寄生电容，进而提高半导体器件的性能。
附图说明
图1是包含硅通孔结构的半导体器件的示意图；
图2是图1所示的包含硅通孔结构的半导体器件中的硅通孔结构与焊盘的分布示意图；
图3是图1所示的包含硅通孔结构的半导体器件中的寄生电容的电路示意图；
图4是本发明一实施例的半导体器件的制造方法的流程图；
图5a～图5h是图4所示的半导体器件的制造方法中的器件示意图；
图6是本发明一实施例的半导体器件的俯视示意图；
图7是本发明一实施例的半导体器件中的寄生电容的电路示意图。
其中，附图1～图7的附图标记说明如下：
11-第一晶圆；110-第一衬底；111-第一器件层；112-深沟槽隔离结构；1121-第一氧化层；1122-第一金属层；113-通孔插栓结构；1131-第二氧化层；1132-第二金属层；114-绝缘介质层；115-导电插栓；116-金属互连结构；117-金属栅格层；118-焊盘；120-第二衬底；121-第二器件层；21-第一晶圆；211-第一器件层；2111-金属互连结构；2112-导电插栓；212-沟槽隔离环；2121-第一沟槽；2122-第一绝缘材料层；2123-第一金属层；213-沟槽隔离结构；2131-第二沟槽；2132-第一绝缘材料层；2133-第一金属层；214-绝缘介质层；215-通孔插栓结构；2151-通孔；2152-第二绝缘材料层；2153-第二金属层；216-焊盘；217-金属栅格层；2171-开口；218-钝化层；22-第二晶圆；221-第二器件层。
具体实施方式
下面以图1所示的一种现有的包含硅通孔结构的半导体器件的结构为例，并结合附图2和附图3，来详细说明现有技术中存在的缺陷以及本发明技术方案的产生原理。
请参考图1所示，现有的一种3D IC技术中的硅通孔结构和焊盘(即金属板)的制作工艺包括：
步骤S11，提供第一晶圆11和第二晶圆12，第一晶圆11包括第一衬底110和形成于第一衬底110正面的第一器件层111，第二晶圆12包括第二衬底120和形成于第二衬底120正面的第二器件层121，在第一器件层111和第二器件层121上均形成一键合层(未图示)；
步骤S12，将第一晶圆11和第二晶圆12通过键合层进行键合；
步骤S13，对第一晶圆11背面的第一衬底110进行减薄；
步骤S14，在第一晶圆11背面的像素区A1的第一衬底110中形成多个深沟槽隔离结构112，其形成步骤包括：首先，对第一晶圆11背面的第一衬底110进行光刻和刻蚀，以在像素区A1的第一衬底110中形成多个深沟槽(未图示)，然后沉积第一氧化层1121于深沟槽的侧壁和底壁上，接着沉积高K介质层(未图示)于第一氧化层1121上，再沉积粘合层(未图示)于高K介质层上，然后沉积第一金属层1122于粘合层上，且第一金属层1122将深沟槽填满，最后对第一金属层1122的顶部平坦化处理直至暴露出第一衬底110的表面，以形成深沟槽隔离结构112；
步骤S15，在第一晶圆11背面的焊盘区B1的第一衬底110中形成通孔插栓结构113(即硅通孔结构)，其形成步骤包括：首先，形成绝缘介质层114覆盖于第一晶圆11背面的第一衬底110上，且绝缘介质层114将深沟槽隔离结构112掩埋在内，然后，对绝缘介质层114和第一衬底110进行光刻和刻蚀，以形成位于绝缘介质层114和第一衬底110中的通孔(未图示)，通孔贯穿第一衬底110以暴露出第一器件层111的顶面，然后沉积第二氧化层1131于通孔的侧壁上，接着沉积第二金属层1132于第二氧化层1131上，且第二金属层1132将通孔填满，最后对第二金属层1132的顶部平坦化处理直至暴露出绝缘介质层114的表面，以形成通孔插栓结构113，且通孔插栓结构113的底部与第一器件层111中的导电插栓115和金属互连结构116电性连接；
步骤S16，形成金属栅格层117和焊盘118于绝缘介质层114上，且金属栅格层117位于每个深沟槽隔离结构112的上方，金属栅格层117与深沟槽隔离结构112可以电性连接，也可以相互绝缘，焊盘118的底部覆盖在通孔插栓结构113的顶部上，以与通孔插栓结构113的顶部电性连接，如图2所示，焊盘118的底部覆盖16个通孔插栓结构113，以电性连接有16个通孔插栓结构113。
结合图1和图3所示，显然，采用步骤S11至步骤S16形成的半导体器件中，焊盘区B1中形成了两部分的寄生电容，即第一衬底110、绝缘介质层114和焊盘118组成的第一寄生电容C1，以及第一衬底110、第二氧化层1131和第二金属层1132组成的第二寄生电容C2，第一寄生电容C1与第二寄生电容C2之间是并联，那么，此半导体器件的寄生电容为第一寄生电容C1与第二寄生电容C2之和，半导体器件的寄生电容增大。因此，在采用3D IC技术制作半导体器件的工艺中，引入硅通孔结构和技术虽然能够实现晶圆键合后的后道焊盘工艺，但是却导致了寄生电容的增大。
基于此，本发明提出了一种半导体器件及其制造方法，在每个焊盘118的***环绕一个通过金属填充的沟槽隔离环结构，来给并联的第一寄生电容C1和第二寄生电容C2串联一个新的电容，以使得后道焊盘工艺引入的总寄生电容降低，由此不仅能够实现后道焊盘工艺，还能通过降低器件总寄生电容来提高器件性能。
为使本发明的目的、优点和特征更加清楚，以下对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或者二者兼具。
本发明一实施例提供一种半导体器件的制造方法，参阅图4，图4是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S21、提供背面具有焊盘区的第一晶圆，所述第一晶圆的正面形成有第一器件层，所述第一器件层中具有金属互连结构；
步骤S22、形成沟槽隔离环于所述第一晶圆背面的焊盘区中，所述沟槽隔离环包括第一金属层和第一绝缘材料层，其中，所述第一绝缘材料层位于所述第一晶圆背面焊盘区的环形沟槽侧壁和底面，所述第一金属层填充所述环形沟槽；
步骤S23、形成绝缘介质层于所述第一晶圆的背面和所述沟槽隔离环上；
步骤S24、形成通孔插栓结构于所述第一晶圆背面的焊盘区中，所述通孔插栓结构贯穿所述绝缘介质层和所述第一晶圆，并与所述第一器件层中的金属互连结构电性连接，且所述通孔插栓结构被所述沟槽隔离环包围在内；
步骤S25、形成焊盘于所述绝缘介质层上，所述焊盘的底部与所述通孔插栓结构的顶部电性连接。
下面参阅图5a～图7更为详细的介绍本实施例提供的半导体器件的制造方法，图5a～图5h也是半导体器件的纵向截面示意图。本发明实施例以应用3D IC的图像传感器为例，但并不以此为限制，本发明可应用于其他后道焊盘工艺中。
提供背面具有焊盘区B2的第一晶圆21，所述第一晶圆21的正面形成有第一器件层211，所述第一器件层211中具有金属互连结构2111。所述第一器件层211中还可具有位于所述金属互连结构2111上方的导电插栓2112，所述导电插栓2112的底部与所述金属互连结构2111电性连接。所述第一器件层211中还可含有其它功能结构，例如像素阵列、晶体管，或者MEMS微结构(例如振膜、电极等结构)。
所述第一晶圆21可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述第一晶圆21的种类取决于最终要制作的器件的功能。所述第一晶圆21可以是单层晶圆的结构，也可以是多层晶圆键合后的结构，如附图5a-7所示，第一晶圆为单层晶圆的结构。
所述第一晶圆21的背面还具有像素区A2，所述焊盘区B2位于所述像素区A2的***。
提供第二晶圆22，将所述第一器件层211键合到所述第二晶圆22上。
所述第二晶圆22的表面上还可形成有第二器件层221；在将所述第一器件层211键合到所述第二晶圆22上之前，先在所述第一器件层211和所述第二器件层221的表面上分别形成键合层(未图示)，键合层分别将所述第一器件层211和所述第二器件层221掩埋在内；然后通过所述键合层将所述第一器件层211键合到所述第二器件层221上，以将所述第一器件层211键合到所述第二晶圆22上。
并且，在将所述第一器件层211键合到所述第二晶圆22上之后且在形成沟槽隔离环212于所述第一晶圆21背面的焊盘区B2中之前，对所述第一晶圆21的背面进行减薄，以使得所述第一晶圆21的背面的衬底厚度减薄到所需厚度。
其中，所述第二晶圆22可以是逻辑晶圆，其内部形成有CMOS电路；所述第二器件层221可以包含MOS晶体管、电阻、电容以及金属互连结构等。所述第二晶圆22可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。当所述第一晶圆21和所述第二晶圆22为单层晶圆时，所述第一晶圆21和所述第二晶圆22可以理解为是衬底。
所述第二晶圆22也可以为承载晶圆，无器件功能，在所述第二晶圆22上未形成第二器件层221，而是在其上直接形成键合层，与第一晶圆21上的键合层键合。
形成沟槽隔离环212于所述第一晶圆21背面的焊盘区B2中，所述沟槽隔离环212包括第一金属层和第一绝缘材料层，其中，所述第一绝缘材料层位于所述第一晶圆21背面焊盘区B2的环形沟槽的侧壁和底面，所述第一金属层填充所述环形沟槽。
并且，形成所述沟槽隔离环212于所述第一晶圆21背面的焊盘区B2中的同时，还形成沟槽隔离结构213于所述第一晶圆21背面的像素区A2中，所述沟槽隔离结构213的底部和所述沟槽隔离环212的底部深度相同。
其中，参阅图5a～图5b，形成所述沟槽隔离环212和所述沟槽隔离结构213的步骤包括：首先，如图5a所示，刻蚀所述第一晶圆21的背面直至暴露出所述第一器件层211的顶部，以在所述焊盘区B2形成第一沟槽2121以及在所述像素区A2形成第二沟槽2131，所述第一沟槽2121为环形沟槽，所述第一沟槽2121和所述第二沟槽2131均贯穿所述第一晶圆21；然后，形成第一绝缘材料层覆盖于所述第一沟槽2121和所述第二沟槽2131的侧壁和底壁上以及所述第一晶圆21的背面上；接着，沉积第一金属层于所述第一绝缘材料层上，且所述第一金属层至少填满所述第一沟槽2121和所述第二沟槽2131；接着，对所述第一金属层和第一绝缘材料层进行顶部平坦化或者回刻蚀，去除所述第一沟槽2121和所述第二沟槽2131周围的第一晶圆21的背面上的多余第一金属层和第一绝缘材料层，以在所述第一沟槽2121中形成所述沟槽隔离环212，同时在所述第二沟槽2131中形成所述沟槽隔离结构213，所述沟槽隔离环212和所述沟槽隔离结构213的顶表面齐平，且所述沟槽隔离环212和所述沟槽隔离结构213的顶表面可以与所述第一晶圆21的背面齐平或高于所述第一晶圆21的背面。其中，为了便于区分，定义所述第一沟槽2121中的第一绝缘材料层的附图标记为2122，所述第二沟槽2131中的第一绝缘材料层的附图标记为2132，且二者采用不同的填充图案；并且，定义所述第一沟槽2121中的第一金属层的附图标记为2123，所述第二沟槽2131中的第一金属层的附图标记为2133，且二者也采用不同的填充图案。那么，如图5b所示，所述沟槽隔离环212包括形成于所述第一沟槽2121的侧壁和底壁上的第一绝缘材料层2122和填满所述第一沟槽2121的第一金属层2123，所述沟槽隔离结构213包括形成于所述第二沟槽2131的侧壁和底壁上的第一绝缘材料层2132和填满所述第二沟槽2131的第一金属层2133。
所述沟槽隔离环212和所述沟槽隔离结构213同时形成，对二者的形成工艺进行了整合，使得能够简化所述沟槽隔离环212的形成工艺，进而节约成本。
并且，所述第一沟槽2121和所述第二沟槽2131均贯穿所述第一晶圆21，以暴露出所述第一器件层211的背向所述第二晶圆22的表面，进而使得所述沟槽隔离环212和所述沟槽隔离结构213的底部均与所述第一器件层211的背向所述第二晶圆22的表面接触，从而使得所述沟槽隔离环212和所述沟槽隔离结构213的隔离效果得到提高。
另外，上述形成所述沟槽隔离环212和所述沟槽隔离结构213的步骤中，在对所述第一金属层和第一绝缘材料层进行顶部平坦化或者回刻蚀时，也可以仅将位于所述第一晶圆21的背面上的第一金属层去除，保留位于所述第一晶圆21的背面上的第一绝缘材料层，保留的第一绝缘材料层与后续形成的绝缘介质层214共同作为绝缘材料覆盖于所述第一晶圆21的背面。
所述第一绝缘材料层与所述第一金属层之间还夹有粘合层(未图示)；所述第一绝缘材料层的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，且所述第一绝缘材料层可以具有单层或多层(例如一层氧化硅和一层高K介质)的结构。所述第一金属层的材质包括钨、铝、铜、银、金和金属氧化物中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
参阅图5c，形成绝缘介质层214于所述第一晶圆21的背面和所述沟槽隔离环212上，所述绝缘介质层214覆盖于所述第一晶圆21的背面上，所述绝缘介质层214还将所述沟槽隔离结构213掩埋在内。
所述绝缘介质层214的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，且所述绝缘介质层214可以具有单层或多层(例如一层氧化硅和一层高K介质)的结构。
形成通孔插栓结构215于所述第一晶圆21背面的焊盘区B2中，所述通孔插栓结构215贯穿所述绝缘介质层214和所述第一晶圆21，并与所述第一器件层211中的金属互连结构2111电性连接，且所述通孔插栓结构215被所述沟槽隔离环212包围在内。所述沟槽隔离环212与其所包围的所述通孔插栓结构215之间夹有部分第一晶圆21，那么，形成了两部分的寄生电容，其一为所述第一晶圆21、所述第一绝缘材料层2122和所述第一金属层2123组成的寄生电容，其二为所述第一晶圆21、所述第二绝缘材料层2152和所述第二金属层2153组成的寄生电容。
形成所述通孔插栓结构215于所述第一晶圆21背面的焊盘区B2中的步骤包括：首先，如图5d所示，刻蚀所述焊盘区B2上的所述绝缘介质层214和所述第一晶圆21直至暴露出所述第一器件层211中金属互连结构2111的顶部，以在所述沟槽隔离环212所围的所述焊盘区B2中形成通孔2151，若所述金属互连结构2111的上方还形成有导电插栓2112，则所述通孔2151暴露出所述导电插栓2112的顶部；然后，形成第二绝缘材料层2152覆盖于所述通孔2151的侧壁上以及所述绝缘介质层214上；接着，沉积第二金属层2153于所述第二绝缘材料层2152上，且所述第二金属层2153至少填满所述通孔2151，并与所述金属互连结构2111或所述导电插栓2112电性接触；接着，对所述第二金属层2153和第二绝缘材料层2152进行顶部平坦化或者回刻蚀，去除所述通孔2151周围的绝缘介质层214上的多余第二金属层2153和第二绝缘材料层2152，以在所述通孔2151中形成所述通孔插栓结构215，如图5e所示。
所述第二绝缘材料层2152与所述第二金属层2153之间还夹有粘合层(未图示)；所述第二绝缘材料层2152的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，且所述第二绝缘材料层2152可以具有单层或多层(例如一层氧化硅和一层高K介质)的结构。所述第二金属层2153的材质包括钨、铝、铜、银、金和金属氧化物中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
形成焊盘216于所述绝缘介质层214上，所述焊盘216的底部与所述通孔插栓结构215的顶部电性连接。由于所述沟槽隔离环212包围所述通孔插栓结构215，使得所述焊盘216的底部与所述沟槽隔离环212所包围的所述通孔插栓结构215的顶部电性连接。所述焊盘216与其所覆盖的所述绝缘介质层214和所述第一晶圆21形成寄生电容。
所述半导体器件的制造方法还包括形成金属栅格层217于所述沟槽隔离结构213的上方，且所述金属栅格层217的底部与所述沟槽隔离结构213的顶部之间电性连接或绝缘。所述金属栅格层217可以与所述焊盘216同时形成于所述绝缘介质层214上。
形成所述焊盘216和所述金属栅格层217的步骤包括：首先，覆盖第三金属层(未图示)于所述绝缘介质层214上，且所述第三金属层将所述通孔插栓结构215掩埋在内；然后，刻蚀所述第三金属层，以在所述绝缘介质层214上形成所述焊盘216以及所述金属栅格层217，所述金属栅格层217与所述沟槽隔离结构213之间通过所述绝缘介质层214绝缘。
或者，形成所述焊盘216和所述金属栅格层217的步骤包括：首先，如图5f所示，刻蚀所述像素区A2上的所述绝缘介质层214，以形成开口2171，所述开口2171暴露出所述沟槽隔离结构213的至少部分顶部或者暴露出所述沟槽隔离结构213周围的第一晶圆21的部分顶面；然后，覆盖第三金属层于所述绝缘介质层214上，且所述第三金属层将所述通孔插栓结构215掩埋在内，并将所述开口2171填满；接着，如图5g所示，刻蚀所述第三金属层，以在所述绝缘介质层214上形成所述焊盘216以及所述金属栅格层217，且当所述开口2171暴露出所述沟槽隔离结构213中的金属材料(即第一金属层2133)时，所述金属栅格层217与所述沟槽隔离结构213之间电性连接，当所述开口2171未暴露出所述沟槽隔离结构213的金属材料(即第一金属层2133)时，所述金属栅格层217与所述沟槽隔离结构213之间绝缘。
另外，如图5h所示，形成所述焊盘216和所述金属栅格层217之后，还形成钝化层218覆盖于所述绝缘介质层214和所述金属栅格层217的表面上，所述钝化层218将所述金属栅格层217掩埋在内，且所述钝化层218暴露出所述焊盘216的至少部分顶表面，以使得所述焊盘216外接电源，进而通过所述焊盘216和所述通孔插栓结构215将所述焊盘区B2中的电路引出来，对所述焊盘区B2进行外部加压电性测试和工作。
如图5g或图5h以及图6所示，与图1和图2所示的半导体器件的结构相比，采用上述步骤S21至步骤S25形成的半导体器件的结构中引入了沟槽隔离环212的结构，那么，使得焊盘区B2中形成了三部分的寄生电容，结合图7所示，三部分的寄生电容包括第一晶圆21、绝缘介质层214和焊盘216组成的第一寄生电容C1，第一晶圆21、第二绝缘材料层2152和第二金属层2153组成的第二寄生电容C2，以及第一晶圆21、第一绝缘材料层2122和第一金属层2123组成的第三寄生电容C3，第一寄生电容C1与第二寄生电容C2之间是并联，二者并联之后与第三寄生电容C3串联。那么，根据电容的计算公式1/C＝1/(C1+C2)+1/C3，其中C为总寄生电容，本发明的半导体器件的结构中由于给并联的第一寄生电容C1和第二寄生电容C2串联一个第三寄生电容C3，使得总寄生电容C减小，因此，不仅能够实现后道焊盘工艺，还能通过降低器件总寄生电容来提高器件性能(例如提高输入/输出端的信号传输速率等)。尤其对于在高频率下工作的半导体器件，寄生电容的减小对半导体器件的性能的提高效果更加明显。另外，图7所示的半导体器件中的寄生电容的电路中可接入电阻R等元件。
并且，如图6所示，每个所述焊盘216下方对应形成有一个所述沟槽隔离环212，每个所述焊盘216下方对应形成有被所述沟槽隔离环212所包围的所述通孔插栓结构215；所述焊盘216的面积可以小于所述沟槽隔离环212所包围的面积，也可以等于或大于所述沟槽隔离环212所包围的面积，但是，所述焊盘216的面积优选尽可能的小，以最大程度的减小第一寄生电容C1，从而减小总寄生电容C。
并且，由于所述通孔插栓结构215从所述第一晶圆21的背面贯穿所述绝缘介质层214和所述第一晶圆21，而所述沟槽隔离环212也贯穿所述第一晶圆21，使得所述沟槽隔离环212能够对被其所包围的部分所述晶圆21以及所述通孔插栓结构215起到完全的隔离作用，进而使得所述沟槽隔离环212能够起到降低总寄生电容的作用。
另外，由于所述像素区A2中没有电路，所述像素区A2不会进行外部加压电性测试和工作，那么，即使所述沟槽隔离结构213与所述沟槽隔离环212同时形成，且所述沟槽隔离结构213中的第一绝缘材料层2132和第一金属层2133与所述像素区A2的第一晶圆21形成了寄生电容的结构，但是，此处形成的寄生电容也不会对半导体器件的总寄生电容产生影响。
另外，上述的半导体器件的制造方法中的各个步骤不仅限于上述的形成顺序，各个步骤的先后顺序可适应性的进行调整。
综上所述，本发明提供的半导体器件的制造方法，通过形成沟槽隔离环于第一晶圆背面的焊盘区中，且所述沟槽隔离环包括第一金属层和第一绝缘材料层；形成绝缘介质层于所述第一晶圆的背面和所述沟槽隔离环上；形成通孔插栓结构于所述第一晶圆背面的焊盘区中，且所述通孔插栓结构被所述沟槽隔离环包围在内；以及，形成焊盘于所述绝缘介质层上，所述焊盘的底部与所述通孔插栓结构的顶部电性连接，使得在实现后道焊盘工艺的同时，还能降低器件总寄生电容，进而提高半导体器件的性能。
本发明一实施例提供了一种半导体器件，所述半导体器件包括第一晶圆、沟槽隔离环、绝缘介质层、通孔插栓结构以及焊盘，所述第一晶圆背面具有焊盘区，所述第一晶圆正面上形成有第一器件层，所述第一器件层中具有金属互连结构；所述沟槽隔离环形成于所述第一晶圆的焊盘区中，所述沟槽隔离环包括第一金属层和第一绝缘材料层，其中，所述第一绝缘材料层位于所述第一晶圆背面焊盘区的环形沟槽侧壁和底面，所述第一金属层填充所述环形沟槽；所述绝缘介质层形成于所述第一晶圆背面，并覆盖所述沟槽隔离环；所述通孔插栓结构形成于所述第一晶圆背面的焊盘区中，所述通孔插栓结构贯穿所述绝缘介质层和所述第一晶圆，并与所述第一器件层中的金属互连结构电性连接，且所述通孔插栓结构被所述沟槽隔离环包围在内；所述焊盘形成于所述绝缘介质层上，所述焊盘的底部与所述通孔插栓结构的顶部电性连接。
下面以3D IC的图像传感器为例，参阅图5h、图6和图7详细描述本实施例提供的半导体器件。且本发明并不以此为限制，可应用于其他后道焊盘工艺中。
所述第一晶圆21键合在一第二晶圆22上，所述第一晶圆21背面(即背向所述第二晶圆22的一面)具有焊盘区B2，所述第一晶圆21面向所述第二晶圆22的一面上形成有第一器件层211，所述第一器件层211中具有金属互连结构2111。
所述第一器件层211中还可具有位于所述金属互连结构2111的背向所述第二晶圆22一侧的导电插栓2112，所述导电插栓2112的底部与所述金属互连结构2111电性连接。所述第一器件层211中还可含有其它功能结构，例如像素阵列。
所述第一晶圆21可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述第一晶圆21的种类取决于最终要制作的器件的功能。所述第一晶圆21可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。
所述第一晶圆21的背面还具有像素区A2，所述焊盘区B2位于所述像素区A2的***。
所述第二晶圆22面向所述第一晶圆21的一面上形成有第二器件层221。所述半导体器件还包括键合层(未图示)，所述键合层分别形成在所述第一器件层211和所述第二器件层221上，键合层分别将所述第一器件层211和所述第二器件层221掩埋在内，并将所述第一器件层211键合到所述第二器件层221上，以将所述第一器件层211键合到所述第二晶圆22上。
所述第二晶圆22可以是逻辑晶圆，其内部形成有CMOS电路；所述第二器件层221可以包含MOS晶体管、电阻、电容以及金属互连结构等。所述第二晶圆22可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。当所述第一晶圆21和所述第二晶圆22为单层晶圆时，所述第一晶圆21和所述第二晶圆22可以理解为是衬底。
所述第二晶圆22也可以为承载晶圆，无器件功能，在所述第二晶圆22上未形成第二器件层221，而是在其上直接形成键合层，与第一晶圆21上的键合层键合。
所述沟槽隔离环212形成于所述第一晶圆21的焊盘区B2中且位于所述第一晶圆21背向所述第二晶圆22的一面上，所述沟槽隔离环212包括第一金属层和第一绝缘材料层，其中，所述第一绝缘材料层位于所述第一晶圆21背面焊盘区B2的环形沟槽的侧壁和底面，所述第一金属层填充所述环形沟槽。
所述半导体器件还包括形成于所述第一晶圆21背面的像素区A2中的沟槽隔离结构213，所述沟槽隔离结构213的底部和所述沟槽隔离环212的底部深度相同。
其中，用于形成所述沟槽隔离环212和所述沟槽隔离结构213的沟槽可以均贯穿所述第一晶圆21，以使得所述沟槽隔离环212和所述沟槽隔离结构213的底部可以均与所述第一器件层211的背向所述第二晶圆22的表面接触，从而使得所述沟槽隔离环212和所述沟槽隔离结构213的隔离效果得到提高。
所述沟槽隔离环212和所述沟槽隔离结构213采用同一道工艺形成，且均包括形成于沟槽的侧壁和底壁上的第一绝缘材料层和填满所述沟槽的第一金属层，所述第一绝缘材料层与所述第一金属层之间还夹有粘合层。其中，为了便于区分，定义所述沟槽隔离环212包括形成于对应环形沟槽的侧壁和底壁上的第一绝缘材料层2122和填满对应沟槽的第一金属层2123，所述沟槽隔离结构213包括形成于对应沟槽的侧壁和底壁上的第一绝缘材料层2132和填满对应沟槽的第一金属层2133。
所述沟槽隔离环212和所述沟槽隔离结构213的顶表面齐平，且所述沟槽隔离环212和所述沟槽隔离结构213的顶表面可以与所述第一晶圆21的背面齐平或高于所述第一晶圆21的背面。
所述沟槽隔离环212和所述沟槽隔离结构213采用同一道工艺形成，对二者的形成工艺进行了整合，使得能够简化所述沟槽隔离环212的形成工艺，进而节约成本。
并且，在形成所述沟槽隔离环212和所述沟槽隔离结构213的工艺过程中，可以保留位于所述第一晶圆21的背向所述第二晶圆22的一面上的第一绝缘材料层，保留的第一绝缘材料层与后续形成的绝缘介质层214共同作为绝缘材料覆盖于所述第一晶圆21的背向所述第二晶圆22的一面上。
所述第一绝缘材料层的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，且所述第一绝缘材料层可以具有单层或多层(例如一层氧化硅和一层高K介质)的结构。所述第一金属层的材质包括钨、铝、铜、银、金和金属氧化物中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
所述绝缘介质层214形成于所述第一晶圆21背向所述第二晶圆22的一面上，并覆盖所述沟槽隔离环212；所述绝缘介质层214还将所述沟槽隔离结构213掩埋在内。
所述绝缘介质层214的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，且所述绝缘介质层214可以具有单层或多层(例如一层氧化硅和一层高K介质)的结构。
所述通孔插栓结构215形成于所述第一晶圆21背面的焊盘区B2中，所述通孔插栓结构215贯穿所述绝缘介质层214和所述第一晶圆21，并与所述第一器件层211中的金属互连结构2111电性连接，且所述通孔插栓结构215被所述沟槽隔离环212包围在内。所述沟槽隔离环212与其所包围的所述通孔插栓结构215之间夹有部分第一晶圆21，那么，形成了两部分的寄生电容，其一为所述第一晶圆21、所述第一绝缘材料层2122和所述第一金属层2123组成的寄生电容，其二为所述第一晶圆21、所述第二绝缘材料层2152和所述第二金属层2153组成的寄生电容。
所述通孔插栓结构215包括形成于通孔侧壁上的第二绝缘材料层2152和填满所述通孔的第二金属层2153，所述第二金属层2153的底部与所述第一器件层211中的金属互连结构2111和所述导电插栓2112电性连接。
所述第二绝缘材料层2152与所述第二金属层2153之间还夹有粘合层(未图示)；所述第二绝缘材料层2152的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，且所述第二绝缘材料层2152可以具有单层或多层(例如一层氧化硅和一层高K介质)的结构。所述第二金属层2153的材质包括钨、铝、铜、银、金和金属氧化物中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
所述焊盘216形成于所述绝缘介质层214上，所述焊盘216的底部与所述沟槽隔离环212所包围的所述通孔插栓结构215的顶部电性连接。
由于所述沟槽隔离环212包围所述通孔插栓结构215，使得所述焊盘216的底部与所述沟槽隔离环212所包围的所述通孔插栓结构215的顶部电性连接。所述焊盘216与其所覆盖的所述绝缘介质层214和所述第一晶圆21形成寄生电容。
所述半导体器件还包括位于所述像素区A2的金属栅格层217，所述金属栅格层217形成于所述沟槽隔离结构213的上方，且所述金属栅格层217的底部与所述沟槽隔离结构213的顶部之间电性连接或绝缘。
所述金属栅格层217可以与所述沟槽隔离结构213中的第一金属层2133之间电性连接；所述金属栅格层217与所述沟槽隔离结构213之间可以通过所述绝缘介质层214绝缘(即所述金属栅格层217未贯穿所述绝缘介质层214)，或者，所述金属栅格层217贯穿所述绝缘介质层214之后与所述沟槽隔离结构213之间绝缘。
所述半导体器件还包括钝化层218，所述钝化层218覆盖于所述绝缘介质层214和所述金属栅格层217的表面上，所述钝化层218将所述金属栅格层217掩埋在内；且所述钝化层218暴露出所述焊盘216的至少部分顶表面，以使得所述焊盘216外接电源，进而通过所述焊盘216和所述通孔插栓结构215将所述焊盘区B2中的电路引出来，对所述焊盘区B2进行外部加压电性测试和工作。
与图1和图2所示的半导体器件的结构相比，图5h和图6中的半导体器件的结构中引入了沟槽隔离环212的结构，那么，使得焊盘区B2中形成了三部分的寄生电容，结合图7所示，三部分的寄生电容包括第一晶圆21、绝缘介质层214和焊盘216组成的第一寄生电容C1，第一晶圆21、第二绝缘材料层2152和第二金属层2153组成的第二寄生电容C2，以及第一晶圆21、第一绝缘材料层2122和第一金属层2123组成的第三寄生电容C3，第一寄生电容C1与第二寄生电容C2之间是并联，二者并联之后与第三寄生电容C3串联。那么，根据电容的计算公式1/C＝1/(C1+C2)+1/C3，其中C为总寄生电容，本发明的半导体器件的结构中由于给并联的第一寄生电容C1和第二寄生电容C2串联一个第三寄生电容C3，使得总寄生电容C减小，因此，不仅能够实现3D IC技术中晶圆键合后的后道焊盘工艺，还能通过降低器件总寄生电容来提高器件性能(例如提高输入/输出端的信号传输速率等)。尤其对于在高频率下工作的半导体器件，寄生电容的减小对半导体器件的性能的提高效果更加明显。另外，图7所示的半导体器件中的寄生电容的电路中可接入电阻R等元件。
并且，如图6所示，每个所述焊盘216下方对应形成有一个所述沟槽隔离环212，每个所述焊盘216下方对应形成有被所述沟槽隔离环212所包围的所述通孔插栓结构215；所述焊盘216的面积可以小于所述沟槽隔离环212所包围的面积，也可以等于或大于所述沟槽隔离环212所包围的面积，但是，所述焊盘216的面积优选尽可能的小，以最大程度的减小第一寄生电容C1，从而减小总寄生电容C。
并且，由于所述通孔插栓结构215从所述第一晶圆21的背面贯穿所述绝缘介质层214和所述第一晶圆21，而所述沟槽隔离环212也贯穿所述第一晶圆21，使得所述沟槽隔离环212能够对被其所包围的部分所述晶圆21以及所述通孔插栓结构215起到完全的隔离作用，进而使得所述沟槽隔离环212能够起到降低总寄生电容的作用。
另外，由于所述像素区A2中没有电路，所述像素区A2不会进行外部加压电性测试和工作，那么，即使所述沟槽隔离结构213与所述沟槽隔离环212同时形成，且所述沟槽隔离结构213中的第一绝缘材料层2132和第一金属层2133与所述像素区A2的第一晶圆21形成了寄生电容的结构，但是，此处形成的寄生电容也不会对半导体器件的总寄生电容产生影响。
综上所述，本发明提供的半导体器件，由于包括：形成于第一晶圆的焊盘区中的沟槽隔离环，所述沟槽隔离环包括第一金属层和第一绝缘材料层；形成于所述第一晶圆背面的绝缘介质层，所述绝缘介质层覆盖所述沟槽隔离环；形成于所述第一晶圆背面的焊盘区中的通孔插栓结构，且所述通孔插栓结构被所述沟槽隔离环包围在内；以及，形成于所述绝缘介质层上的焊盘，所述焊盘的底部与所述通孔插栓结构的顶部电性连接，使得在实现后道焊盘工艺的同时，还能降低器件总寄生电容，进而提高半导体器件的性能。
本发明实施例中提供的半导体器件及半导体器件的制作方法，在第一晶圆背面的焊盘区增加一个沟槽隔离环，使得焊盘区中形成了三部分的寄生电容。第一寄生电容C1与第二寄生电容C2之间是并联，二者并联之后与第三寄生电容C3串联，根据电容的计算公式1/C＝1/(C1+C2)+1/C3，本发明实施例使得总寄生电容C减小。本发明实施例可适用于使用了焊盘区的半导体器件，并不限于图像传感器和深度传感器。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (14)
1.一种半导体器件的制造方法，其特征在于，包括：
提供背面具有焊盘区的第一晶圆，所述第一晶圆中形成有第一器件层，所述第一器件层中具有金属互连结构；
形成沟槽隔离环于所述第一晶圆背面的焊盘区中，所述沟槽隔离环包括第一金属层和第一绝缘材料层，其中，所述第一绝缘材料层位于所述第一晶圆背面焊盘区的环形沟槽侧壁和底面，所述第一金属层填充所述环形沟槽；
形成绝缘介质层于所述第一晶圆的背面和所述沟槽隔离环上；
形成通孔插栓结构于所述第一晶圆背面的焊盘区中，所述通孔插栓结构贯穿所述绝缘介质层和所述第一晶圆，并与所述第一器件层中的金属互连结构电性连接，且所述通孔插栓结构被所述沟槽隔离环包围在内；以及，
形成焊盘于所述绝缘介质层上，所述焊盘的底部与所述通孔插栓结构的顶部电性连接。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述沟槽隔离环的步骤包括：
刻蚀所述第一晶圆的背面直至暴露出所述第一器件层，以在所述焊盘区形成环形沟槽；
形成第一绝缘材料层覆盖于所述环形沟槽的侧壁和底面上；
沉积第一金属层于所述第一绝缘材料层上，且所述第一金属层至少填满所述环形沟槽；以及
对所述第一金属层和第一绝缘材料层进行顶部平坦化或回刻蚀，去除所述环形沟槽周围的第一晶圆背面上的多余第一金属层和第一绝缘材料层，以在所述环形沟槽中形成所述沟槽隔离环。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一晶圆的背面还具有像素区；形成所述沟槽隔离环于所述第一晶圆背面的焊盘区中的同时，还形成沟槽隔离结构于所述第一晶圆背面的像素区中，所述沟槽隔离结构的底部和所述沟槽隔离环的底部深度相同。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一绝缘材料层与所述第一金属层之间还夹有粘合层；所述第一绝缘材料层的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，所述第一金属层的材质包括钨、铝、铜、银和金中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
5.如权利要求3所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括形成金属栅格层于所述沟槽隔离结构的上方，且所述金属栅格层的底部与所述沟槽隔离结构的顶部之间电性连接或绝缘。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述焊盘之后，还形成钝化层覆盖于所述绝缘介质层的表面上，且所述钝化层暴露出所述焊盘的至少部分顶表面。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述沟槽隔离环之前，先在所述第一晶圆和一第二晶圆的表面上分别形成键合层，然后通过所述键合层将所述第一晶圆键合到所述第二晶圆上。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，在将所述第一晶圆键合到所述第二晶圆上之后且在形成所述沟槽隔离环之前，对所述第一晶圆的背面进行减薄。
9.一种半导体器件，其特征在于，包括：
第一晶圆，所述第一晶圆背面具有焊盘区，所述第一晶圆中形成有第一器件层，所述第一器件层中具有金属互连结构；
沟槽隔离环，形成于所述第一晶圆的焊盘区中，所述沟槽隔离环包括第一金属层和第一绝缘材料层，其中，所述第一绝缘材料层位于所述第一晶圆背面焊盘区的环形沟槽侧壁和底面，所述第一金属层填充所述环形沟槽；
绝缘介质层，形成于所述第一晶圆背面，并覆盖所述沟槽隔离环；
通孔插栓结构，形成于所述第一晶圆背面的焊盘区中，所述通孔插栓结构贯穿所述绝缘介质层和所述第一晶圆，并与所述第一器件层中的金属互连结构电性连接，且所述通孔插栓结构被所述沟槽隔离环包围在内；以及，
焊盘，形成于所述绝缘介质层上，所述焊盘的底部与所述通孔插栓结构的顶部电性连接。
10.如权利要求9所述的半导体器件，其特征在于，所述第一晶圆的背面还具有像素区；所述半导体器件还包括形成于所述第一晶圆背面的像素区中的沟槽隔离结构，所述沟槽隔离结构的底部和所述沟槽隔离环的底部深度相同。
11.如权利要求9所述的半导体器件，其特征在于，所述第一绝缘材料层与所述第一金属层之间还夹有粘合层；所述通孔插栓结构包括形成于通孔侧壁上的第二绝缘材料层和填满所述通孔的第二金属层，所述第二金属层的底部与所述第一器件层中的金属互连结构电性连接；所述第一绝缘材料层和所述第二绝缘材料层的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，所述第一金属层和所述第二金属层的材质包括钨、铝、铜、银和金中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
12.如权利要求10所述的半导体器件，其特征在于，所述半导体器件还包括位于所述像素区的金属栅格层，所述金属栅格层形成于所述沟槽隔离结构的上方，且所述金属栅格层的底部与所述沟槽隔离结构的顶部之间电性连接或绝缘。
13.如权利要求12所述的半导体器件，其特征在于，所述半导体器件还包括钝化层，所述钝化层覆盖于所述绝缘介质层的表面上，且所述钝化层暴露出所述焊盘的至少部分顶表面。
14.如权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括与所述第一晶圆键合的第二晶圆。
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