CN110970443A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：第一衬底结构，包括第一衬底、栅电极、单元接触插塞和第一接合垫，栅电极堆叠在第一衬底上，并且延伸不同的长度以提供接触区域，单元接触插塞在接触区域中连接到栅电极，第一接合垫分别设置在单元接触插塞上以电连接到单元接触插塞；以及第二衬底结构，在第一衬底结构上连接到第一衬底结构，并且包括第二衬底、设置在第二衬底上的电路元件和接合到第一接合垫的第二接合垫，其中，接触区域包括第一区域和第二区域，第一区域具有第一宽度，第二区域的至少一部分重叠第一接合垫，并且具有大于第一宽度的第二宽度，第二宽度大于第一接合垫的宽度。

Description

半导体器件
技术领域
本发明构思涉及半导体器件。
背景技术
半导体器件被越来越多地要求处理高容量数据同时逐渐减小体积。相应地，需要增加形成这种半导体器件的半导体元件的集成度。结果，已经提出了具有垂直晶体管结构代替传统的平面晶体管结构的半导体器件，作为增加半导体元件的集成度的一种方法。
发明内容
本发明构思的一方面是提供具有提高的可靠性的半导体器件和制造其的方法。
根据本发明构思的一方面，一种半导体器件包括：第一衬底结构，包括第一衬底、栅电极、单元接触插塞和第一接合垫，栅电极在垂直于第一衬底的第一表面的第一方向上堆叠且彼此隔开，并且在平行于第一衬底的第一表面的第二方向上延伸不同的长度以提供接触区域，单元接触插塞在第一方向上延伸并且在接触区域中连接到栅电极，第一接合垫分别设置在单元接触插塞上以电连接到单元接触插塞；以及第二衬底结构，在第一衬底结构上连接到第一衬底结构，并且包括第二衬底、电路元件和第二接合垫，电路元件设置在第二衬底上并电连接到栅电极，第二接合垫设置在电路元件上以对应于第一接合垫并接合到第一接合垫，其中，在第一衬底结构中，接触区域包括第一组接触区域和第二组接触区域，每个第一组接触区域在第二方向上具有第一宽度，其中对于第二组的每个接触区域，接触区域的至少一部分垂直地重叠至少一个第一接合垫，并且接触区域在第二方向上具有大于第一宽度的第二宽度，第二宽度大于所述至少一个第一接合垫的宽度。
根据本发明构思的可以是与上述方面相同或不同的实施方式的一方面，一种半导体器件包括：第一衬底结构，包括第一衬底、栅电极、第一沟道、第一位线、单元接触插塞和第一接合垫，第一衬底具有单元阵列区域和连接区域，栅电极在单元阵列区域中在垂直于第一衬底的第一表面的第一方向上堆叠且彼此隔开，并且在连接区域中在平行于第一衬底的第一表面的第二方向上延伸不同的长度以提供接触区域，第一沟道穿过栅电极并在单元阵列区域中沿第一方向延伸，第一位线电连接到第一沟道，单元接触插塞沿第一方向延伸并且在接触区域中电连接到栅电极，每个接合垫设置为连接到位线中的位线或单元接触插塞中的单元接触插塞；以及第二衬底结构，在第一衬底结构上连接到第一衬底结构，并且包括第二衬底、电路元件和第二接合垫，电路元件设置在第二衬底上并电连接到栅电极，第二接合垫设置在电路元件上以对应于第一接合垫并分别接合到第一接合垫，其中，在单元阵列区域中，第一接合垫布置成行和列，并且第一接合垫中的每个第一接合垫的至少一部分布置为在第一方向上重叠与其电连接的相应位线。
根据本发明构思的可以是与上述方面相同或不同的实施方式的一方面，一种半导体器件包括：第一衬底结构，包括第一衬底、栅电极、第一沟道、第一位线、单元接触插塞和第一接合垫，第一衬底具有单元阵列区域和连接区域，栅电极在单元阵列区域中在垂直于第一衬底的第一表面的第一方向上堆叠且彼此隔开，并且在连接区域中在平行于第一衬底的上表面的第二方向上延伸不同的长度以提供接触区域，第一沟道穿过栅电极并且在单元阵列区域中沿第一方向延伸，第一位线电连接到第一沟道，单元接触插塞沿第一方向延伸并且在接触区域中连接到栅电极，每个第一接合垫设置为连接到相应的第一位线或相应的单元接触插塞；以及第二衬底结构，在第一衬底结构上连接到第一衬底结构，并且包括第二衬底、电路元件和第二接合垫，电路元件设置在第二衬底上并电连接到栅电极，第二接合垫设置在电路元件上以对应于第一接合垫并接合到第一接合垫，其中第一接合垫在单元阵列区域和连接区域中布置成不同的图案。
附图说明
本公开的以上及另外的方面、特征和另外的优点将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是示出根据示例实施方式的半导体器件的示意性框图；
图2是根据示例实施方式的半导体器件的单元阵列的等效电路图；
图3是示出根据示例实施方式的半导体器件的示意性俯视图；
图4是示出根据示例实施方式的半导体器件的示意性剖视图；
图5A和5B是示出根据示例实施方式的半导体器件的一部分的布局图；
图6A至6D是示出根据示例实施方式的半导体器件的示意性局部放大视图；
图7是示出根据示例实施方式的半导体器件的一部分的布局图；
图8A至8C是示出根据示例实施方式的半导体器件的一部分的布局图；
图9是示出根据示例实施方式的半导体器件的一部分的布局图；
图10A至10C是示出根据示例实施方式的半导体器件的示意性局部放大视图；
图11是示出根据示例实施方式的半导体器件的示意性剖视图；
图12是示出根据示例实施方式的半导体器件的示意性剖视图；
图13是示出根据示例实施方式的半导体器件的示意性剖视图；
图14A至14H是示出根据示例实施方式的制造半导体器件的方法的示意性剖视图；以及
图15是示出根据示例实施方式的包括半导体器件的电子设备的框图。
具体实施方式
在下文中，将参照附图详细描述本公开的示例实施方式。
图1是示出根据示例实施方式的半导体器件的示意性框图。
参照图1，半导体器件10可以包括存储单元阵列20和***电路30。***电路30可以包括行解码器32、页缓冲器34、输入/输出(I/O)缓冲器35、控制逻辑36和电压发生器37。
存储单元阵列20可以包括多个存储块，每个存储块可以包括多个存储单元。所述多个存储单元可以通过串选择线SSL、字线WL和地选择线GSL连接到行解码器32，并且可以通过位线BL连接到页缓冲器34。在示例实施方式中，排列在同一行中的多个存储单元可以连接到同一字线WL，排列在同一列中的多个存储单元可以连接到同一位线BL。
行解码器32可以对已经输入的地址ADDR进行解码，并因而可以生成并发送字线WL的驱动信号。行解码器32可以响应于控制逻辑36的控制而将由电压发生器37生成的字线电压提供给所选择的字线WL和未选择的字线WL。
页缓冲器34通过位线BL连接到存储单元阵列20，因而读取存储在存储单元中的信息。根据操作模式，页缓冲器34可以临时存储要存储在存储单元中的数据，或者可以感测存储在存储单元中的数据。页缓冲器34可以包括列解码器和读出放大器。列解码器可以选择性地激活存储单元阵列20的位线BL，而读出放大器可以感测由列解码器选择的位线BL的电压，并因而可以读取存储在已经选择的存储单元中的数据。
I/O缓冲器35可以在编程操作期间接收数据DATA并将数据传送到页缓冲器34，并且可以在读取操作期间向外部输出由页缓冲器34传送的数据DATA。I/O缓冲器35可以将已经输入的地址或命令发送到控制逻辑36。
控制逻辑36可以控制行解码器32和页缓冲器34的操作。控制逻辑36可以接收从外部源发送的控制信号和外部电压，并且可以根据已经接收到的控制信号进行操作。控制逻辑36可以响应于控制信号而控制读取、写入和/或擦除操作。
电压发生器37可以使用外部电压生成内部操作所需的电压，例如，编程电压、读取电压、擦除电压等。由电压发生器37生成的电压可以通过行解码器32传送到存储单元阵列20。
图2是根据示例实施方式的半导体器件的单元阵列的等效电路图。
参照图2，存储单元阵列20可以包括多个存储单元串S，每个存储单元串S包括彼此串联连接的存储单元MC、以及串联连接到存储单元MC两端的地选择晶体管GST及串选择晶体管SST1和SST2。所述多个存储单元串S可以并联连接到各个位线BL0至BL2。所述多个存储单元串S可以共同连接到公共源极线CSL。所述多个存储单元串S可以设置在多个位线BL0至BL2和单个公共源极线CSL之间。在一示例实施方式中，多个公共源极线CSL可以二维地排列。
彼此串联连接的存储单元MC可以通过用于选择存储单元MC的字线WL0至WLn被控制。每个存储单元MC可以包括数据存储元件。布置在离公共源极线CSL基本相同距离处的存储单元MC的栅电极可以共同连接到字线WL0至WLn中的一个，并且可以处于等电位状态。或者，即使当存储单元MC的栅电极布置在离公共源极线CSL基本相同的距离处时，设置在不同行或列中的栅电极也可以被独立地控制。
地选择晶体管GST可以由地选择线GSL控制，并且可以连接到公共源极线CSL。串选择晶体管SST1和SST2可以由串选择线SSL1和SSL2控制，并且可以连接到位线BL0至BL2。图2示出了其中单个地选择晶体管GST及两个串选择晶体管SST1和SST2分别连接到彼此串联连接的所述多个存储单元MC的结构。以不同的方式，单个串选择晶体管、串选择晶体管SST1和SST2的每个、或多个地选择晶体管GST也可以连接到存储单元MC。一条或更多条虚设线DWL或缓冲线可以被进一步设置在字线WL0至WLn之中最上面的字线WLn与串选择线SSL1和SSL2之间。在一示例实施方式中，一条或更多条虚设线DWL也可以设置在最下面的字线WL0与地选择线GSL之间。在本说明书中，术语“虚设”可以具有与其它部件相同或相似的结构和形状，并且可以仅用于指器件内作为没有实际功能的图案存在的部件(例如，其可以连接到存储单元，该存储单元所存储的信息被主机或控制器忽略)。
当信号通过串选择线SSL1和SSL2施加到串选择晶体管SST1和SST2时，通过位线BL0至BL2施加的信号可以被发送到彼此串联连接的存储单元MC，可以执行数据读取操作和数据写入操作。此外，预定的擦除电压通过衬底被施加，因此可以执行用于擦除写在存储单元MC上的数据的擦除操作。在一示例实施方式中，存储单元阵列20可以包括与位线BL0至BL2电隔离的至少一个虚设存储单元串。
图3是示出根据示例实施方式的半导体器件的示意性俯视图。在图3中，出于理解的目的，仅示出了半导体器件100的存储单元区域CELL的主要部件。图4是示出根据示例实施方式的半导体器件的示意性剖视图。图4示出了沿图3的线I-I'切割的剖面。
参照图3和图4，半导体器件100可以包括垂直堆叠的第一衬底结构S1和第二衬底结构S2。第一衬底结构S1可以包括存储单元区域CELL，而第二衬底结构S2可以包括***电路区域PERI。
在第一衬底结构S1中，如图3所示，存储单元区域CELL可以包括具有作为第一区域的单元阵列区域CAR和作为第二区域的单元连接区域CTR的衬底201(诸如可称为第一衬底或第二衬底的半导体衬底)、堆叠在衬底201上的栅电极230、与栅电极230交替堆叠的层间绝缘层220、在穿过栅电极230的堆叠结构的同时延伸的栅极分隔区域SR、穿过栅电极230的一部分的上分隔区域SS、设置为穿过栅电极230的沟道CH、以及覆盖栅电极230的单元区域绝缘层290。存储单元区域CELL还可以包括沟道CH中的沟道区域240、栅极电介质层245、沟道绝缘层250和沟道垫255。存储单元区域CELL还可以包括作为用于向沟道CH和栅电极230施加信号的布线结构的单元接触插塞260、贯通接触插塞261、第一导电插塞262、位线270和270a、第二导电插塞264以及第一接合垫280。
衬底201的单元阵列区域CAR可以是其中垂直地堆叠栅电极230并设置沟道CH的区域，并且可以是与图1的存储单元阵列20对应的区域，而单元连接区域CTR可以是其中栅电极230以不同长度纵长延伸的区域，并且可以与用于将图1的存储单元阵列20电连接到***电路30的区域对应。描述为沿特定方向“纵长”延伸的物件、层、或者物件或层的一部分具有在该特定方向上的长度和垂直于该方向的宽度，其中所述长度大于所述宽度。单元连接区域CTR可以在至少一个方向例如X方向上设置在单元阵列区域CAR的至少一端。
衬底201可以具有沿X方向和Y方向延伸的上表面。该上表面通常可被称为第一表面。将理解，尽管这里可以使用术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语的限制。除非上下文另有说明，否则这些术语仅用于，例如作为命名约定，将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，在说明书的一个部分中讨论的第一元件、部件、区域、层或部分可在说明书的另一部分中或在权利要求中被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。此外，在某些情况下，即使术语在说明书中没有使用“第一”、“第二”等来描述，其在权利要求中仍然可被称为“第一”或“第二”以便将不同的所要求保护的元件彼此区分开。
衬底201可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅、锗或硅锗。例如，衬底201可以被提供为单晶层或外延层。衬底201可以被称为存储单元区域半导体衬底。
栅电极230可以垂直于衬底201堆叠并彼此间隔开，从而与层间绝缘层220一起形成堆叠结构。栅电极230可以包括形成图2的地选择晶体管GST的栅极的下栅电极231、形成多个存储单元MC的存储栅电极232至236、以及形成串选择晶体管SST1和SST2的栅极的上栅电极237和238。形成存储单元MC的存储栅电极232至236的数量可以取决于半导体器件100的容量来确定。根据一示例实施方式，串选择晶体管SST1和SST1的上栅电极237和238及地选择晶体管GST的下栅电极231可以被提供为一个或两个或更多的数量，并且可以具有与存储单元MC的栅电极230的结构相同或不同的结构。与上栅电极237和238或下栅电极231相邻的一些栅电极230，例如，存储栅电极232至236可以是虚设栅电极。
栅电极230可以垂直于单元阵列区域CAR堆叠并彼此间隔开，并且可以以不同的长度从单元阵列区域CAR纵长延伸到单元连接区域CTR中，以形成台阶状阶梯结构。栅电极230如图4所示在X方向上成阶梯状，并且可以设置为在Y方向上成台阶状。由于台阶状部分，下部的栅电极230比上部的栅电极230延伸得更长，因此栅电极230可以提供向上暴露的接触区域CP。栅电极230可以分别连接到接触区域CP中的单元接触插塞260。接触区域CP可以被称为并被描述为字线连接垫。如下所述，在一些实施方式中，字线连接垫或接触区域CP可以包括凸起的部分，并且可以被描述为凸起的垫部分。
如图3所示，栅电极230可以设置为通过沿X方向延伸的栅极分隔区域SR在Y方向上彼此分开。在栅极分隔区域SR之中的沿X方向连续延伸的一对栅极分隔区域SR之间的栅电极230可以形成单个存储块，但是存储块的范围不限于此。栅电极230的一部分，例如，存储栅电极232至236可以在单个存储块中形成单个层。
层间绝缘层220可以设置在栅电极230之间。层间绝缘层220也可以以与栅电极230相似的方式设置为在垂直于衬底201的上表面的方向上彼此间隔开并沿X方向纵长地延伸。层间绝缘层220可以包含诸如硅氧化物或硅氮化物的绝缘材料。
栅极分隔区域SR可以设置为穿过单元阵列区域CAR和单元连接区域CTR中的栅电极230并沿X方向延伸。栅极分隔区域SR可以彼此平行布置。在栅极分隔区域SR中，连续延伸的图案和断续延伸的图案可以在Y方向上交替设置。然而，栅极分隔区域SR的布置顺序、数量等不限于图3所示的布置顺序和数量。栅极分隔区域SR可以穿过堆叠在衬底201上的全部栅电极230，并且可以连接到衬底201。参照图2描述的公共源极线CSL可以设置在栅极分隔区域SR中，并且虚设公共源极线可以设置在栅极分隔区域的至少一部分中。然而，根据示例实施方式，公共源极线CSL可以设置在衬底201中。
上分隔区域SS可以在栅极分隔区域SR之间沿X方向延伸。上分隔区域SS可以设置在单元连接区域CTR和单元阵列区域CAR的一部分中，以穿过栅电极230之中的包括上栅电极237和238的一部分栅电极230。由上分隔区域SS分开的上栅电极237和238可以形成不同的串选择线SSL1和SSL2(参见图2)。上分隔区域SS可以包括绝缘层。上分隔区域SS可以将例如包括上栅电极237和238的总共三个栅电极230在Y方向上彼此分开。然而，在示例实施方式中，由上分隔区域SS分开的栅电极230的数量可以各种各样地改变。在示例实施方式中，衬底结构S1还可以包括将栅电极230之中的下栅电极231分开的绝缘层。例如，该绝缘层可以设置为将在一直线上彼此间隔开且断续布置的栅极分隔区域SR之间的区域中的下栅电极231分开。
沟道CH可以在单元阵列区域CAR上以行和列彼此间隔开。沟道CH可以设置为形成网格图案或者在一方向上设置成Z字形形式。沟道CH可以具有柱形形状，并且可以具有根据高宽比朝向衬底201变窄的倾斜侧表面。在示例实施方式中，虚设沟道可以进一步设置在单元阵列区域CAR的与单元连接区域CTR相邻的端部和单元连接区域CTR中。
沟道区域240可以设置在沟道CH中。在沟道CH中，沟道区域240可以具有围绕形成在其中的沟道绝缘层250的环形形式。然而，根据示例实施方式，沟道区域可以具有不含沟道绝缘层250的柱形形状，诸如圆柱或棱柱。沟道区域240可以连接到沟道区域下部的外延层207。沟道区域240可以包含诸如多晶硅或单晶硅的半导体材料，并且半导体材料可以是未掺杂杂质的材料，或者是包含p型或n型杂质的材料。根据连接到沟道垫255的上布线结构的布置，在栅极分隔区域SR和上分隔区域SS之间设置在Y方向上的直线上的沟道CH可以连接到不同的位线270。
沟道垫255可以在沟道CH中设置在沟道区域240的上部。沟道垫255可以设置为覆盖沟道绝缘层250的上表面并且电连接到沟道区域240。沟道垫255可以包括例如掺杂的多晶硅。
栅极电介质层245可以设置在栅电极230和沟道区域240之间。虽然没有具体示出，但是栅极电介质层245可以包括从沟道区域240起顺序堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以允许电荷隧穿到电荷存储层，并且可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。电荷存储层可以是电荷陷阱层或浮栅导电层。阻挡层可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料或其组合。在示例实施方式中，栅极电介质层245的至少一部分可以沿着栅电极230在水平方向上延伸。
外延层207可以在沟道CH的下端设置在衬底201上，并且可以设置在至少一个栅电极230的侧表面中。外延层207可以设置在衬底201的凹陷区域中。外延层207的上表面的水平可以高于最下面的栅电极231的上表面的水平，并且可以低于位于其上方的栅电极232的下表面的水平，但不限于附图中示出的情况。在示例实施方式中，可以省略外延层207。在这种情况下，沟道区域240可以直接连接到衬底201，或者可以连接到衬底201上的另一导电层。
存储单元区域CELL还可以包括作为与第二衬底结构S2电连接的布线结构的单元接触插塞260、贯通接触插塞261、第一导电插塞262、位线270以及布线270a、第二导电插塞264和第一接合垫280。上述布线结构可以包括导电材料。布线结构可以包括例如钨(W)、铝(Al)、铜(Cu)、钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)或其组合。
单元接触插塞260可以在接触区域CP中穿过单元区域绝缘层290以连接到栅电极230。单元接触插塞260可以具有圆柱形状。在示例实施方式中，单元接触插塞260可以具有根据高宽比朝向衬底201变窄的倾斜侧表面。因此，第一单元接触插塞260可以具有朝向第一衬底201逐渐变细的锥形形状。根据示例实施方式，连接到某些栅电极230的一些单元接触插塞260可以是虚设接触插塞。
贯通接触插塞261可以垂直地延伸以穿过单元区域绝缘层290从而连接到衬底201，并且可以在上端通过第一接合垫280连接到第二衬底结构S2。
第一导电插塞262可以设置在沟道CH、单元接触插塞260和贯通接触插塞261上。
位线270和布线270a可以设置在第一导电插塞262和第一导电插塞262的上端处的第二单元接触插塞264之间。位线270和布线270a可以包括连接到沟道CH的位线270和连接到下接触插塞262的位线270a，并且连接到沟道CH的位线270可以对应于图2的位线BL0至BL2(注意，图2仅是整个半导体器件100的代表性部分，并未显示与图4相同数量的第一位线)。连接到第一导电插塞262的布线270a不用作位线，并且可以包括以与连接到沟道CH的位线270的工艺相同的工艺形成在相同的垂直水平处的布线。连接到第一导电插塞262的布线270a被示出为设置在所有栅电极230上，但不限于此。
第二导电插塞264设置在位线270和布线270a上，并且可以在上部连接到第一接合垫280。
第一接合垫280设置在第二导电插塞264上，并且第一接合垫的上表面可以通过第一单元区域绝缘层290暴露于第一衬底结构S1的上表面。第一接合垫280可以用作接合第一衬底结构S1和第二衬底结构S2的接合层。如这里所述的接合垫或其它垫由导电材料形成，并具有基本上平直的或平面的外表面。与其它布线结构相比，第一接合垫280可以具有大的平面面积，以便与第二衬底结构S2接合并借此提供电连接路径。第一接合垫280可以设置为在位线270和单元接触插塞260上沿Z方向与位线270和单元接触插塞260垂直地重叠从而电连接到位线270和单元接触插塞260，但不限于此。
第一接合垫280可以在单元阵列区域CAR和单元连接区域CTR的每个中排列成恒定图案。第一接合垫280可以在单元阵列区域CAR和单元连接区域CTR中设置在相同的水平(例如，垂直水平)处，并且可以具有相同或不同的尺寸。此外，第一接合垫280可以以相同或不同的图案布置在单元阵列区域CAR和单元连接区域CTR的每个中。第一接合垫280可以在平面上具有例如四边形、圆形或椭圆形形状，但不限于此。第一接合垫280可以包括例如铜(Cu)的导电材料。
单元区域绝缘层290可以由绝缘材料形成。在示例实施方式中，单元区域绝缘层290可以包括在设置第一接合垫280的上端处具有预定厚度的接合电介质层。接合电介质层设置在第二衬底结构S2的下表面上，因此可以对其执行电介质-电介质接合。接合电介质层可以用作第一接合垫280的扩散阻挡层，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
在第二衬底结构S2中，***电路区域PERI可以包括基础衬底101、设置在基础衬底101上的电路元件120、钝化层150、电路接触插塞160、电路布线170和第二接合垫180。
可以是半导体衬底并且可描述为第一衬底或第二衬底或***电路衬底的基础衬底101可以具有沿X方向和Y方向延伸的上表面。基础衬底101的第一表面可以面对衬底201。基础衬底101可以具有形成在其中的单独的元件分隔层从而可以限定有源区域。有源区域的一部分可以具有设置在其中并包括杂质的源极/漏极区域105。基础衬底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，基础衬底101可以被提供为单晶体体晶片。
电路元件120可以包括例如水平晶体管。每个电路元件120可以包括电路栅极电介质层122、间隔物层124和电路栅电极125。源极/漏极区域105可以设置在电路栅电极125两侧的基础衬底101中。
钝化层150可以设置在一表面上，该表面中电路元件120不设置在基础衬底101中，例如，可以设置在基础衬底101的与面对衬底201的第一表面相对的第二表面。钝化层150可以用于保护半导体器件100免受外部湿气、杂质等的影响。用于与外部电连接的垫区域IO可以形成在钝化层150中，并且垫区域IO可以穿过基础衬底101以暴露布线结构。然而，垫区域IO的结构不限于此，并且可以在示例实施方式中被各种各样地改变。钝化层150可以包括绝缘材料。
***区域绝缘层190可以设置在基础衬底101上的电路元件120上。电路接触插塞160可以穿过***区域绝缘层190以连接到源极/漏极区域105，并且可以包括从基础衬底101起顺序定位的第一至第三电路接触插塞162、164和166。电路接触插塞160可以允许电信号施加到电路元件120。在未示出的区域中，电路接触插塞160甚至可以连接到电路栅电极125。电路布线170可以连接到电路接触插塞160，并且可以包括形成多个层的第一至第三电路布线172、174和176。
第二接合垫180设置为连接到第三电路接触插塞166，并且第二接合垫180的面对第一衬底结构S1的一个表面，图4中的下表面，可以通过***区域绝缘层190暴露于第二衬底结构S2的下表面。在一些实施方式中，第二接合垫180的下表面(例如，面对第一衬底结构S1的表面)暴露于第二衬底结构S2的外部，并与***区域绝缘层190的表面共面。第二接合垫180可以与第一接合垫280一起用作接合第一衬底结构S1和第二衬底结构S2的接合层。与其它布线结构相比，第二接合垫180可以具有大的平面面积，以便与第一衬底结构S1接合并借此提供电连接路径。第二接合垫180可以设置在与第一接合垫280的位置对应的位置(例如，以垂直地重叠)，并且可以具有与第一接合垫280的尺寸相同或相似的尺寸。第二接合垫280可以包括例如铜(Cu)的导电材料。
第一衬底结构S1和第二衬底结构S2可以通过第一接合垫280和第二接合垫180的接合，例如，铜(Cu)与铜(Cu)接合而被接合。第一接合垫280和第二接合垫180可以具有比布线结构的其它构造的面积相对更大的面积，因此可以提高第一衬底结构S1和第二衬底结构S2之间电连接的可靠性。在示例实施方式中，第一衬底结构S1和第二衬底结构S2可以通过由第一接合垫280和第二接合垫180的接合、以及设置在第一接合垫280和第二接合垫180周围的单元区域绝缘层290和***区域绝缘层190的电介质与电介质接合所致的混合接合而被接合。
图5A和5B是示出根据示例实施方式的半导体器件的一部分的布局图。图5A和5B示出了图3的单元阵列区域CAR中的主要构造的布局。
参照图5A，在单元阵列区域CAR1中，示出了顺序堆叠的位线270、第二导电插塞264和第一接合垫280在平面上的布置。在单元阵列区域CAR1中，仅示出了Y方向上的一部分。
位线270具有沿Y方向延伸的线形。例如，两条位线可以设置在单个沟道CH的上部上。第一接合垫280可以设置在位线270的上部上，并且至少一个第一接合垫280可以连接到每条位线270。第一接合垫280可以设置为垂直地重叠与其连接的位线270，并且可以通过第二导电插塞264连接到位线270。因此，第一接合垫280可以设置在布置位线270的区域上。第二导电插塞264示出为四边形，但不限于此，并且可以具有各种形状，诸如细长形、椭圆形或圆形。而且，在示例实施方式中，第二导电插塞264沿着第一位线270在Y方向上延伸，并且可以比第一接合垫280设置得更长。
第一接合垫280可以排列为形成斜线图案。例如，第一接合垫280可以形成，例如相对于位线270的延伸方向沿斜线方向延伸的，在位线270上形成的平行的行。作为示例，第一接合垫280可以设置为垂直地重叠X方向上的多个相应的位线270。在Y方向上相邻的第一接合垫280可以在X方向上偏移以设置在彼此相邻的位线270上。第一接合垫280可以具有第一长度L1，第一长度L1可以大于沟道CH的长度。在下文中，除非另有说明，否则从Z方向看到的与沟道或接合垫相关的“长度”表示最大长度或最大宽度。
第一接合垫280在X方向上具有第一节距D1，并且在Y方向上具有第二节距D2。这里，“节距”表示在平面上彼此相邻的部件的中心之间的长度。当部件彼此间隔开时，“节距”表示长度，部件的最大长度与部件间的最小距离之和。例如，当设置所有位线270的区域在Y方向上具有比X方向上的长度更大的长度时，第二节距D2可以大于第一节距D1。然而，第一节距D1和第二节距D2的相对尺寸不限于此。在示例实施方式中，第一节距D1和第二节距D2可以考虑单元阵列区域CAR1的尺寸、位线270的数量和尺寸、第一接合垫280的尺寸等来确定。第一节距D1和第二节距D2可以在几百纳米至几微米的范围内，例如，在大约500nm至大约3μm的范围内。
参照图5B，在单元阵列区域CAR2中，第一接合垫280可以以与图5A的示例实施方式不同的方式设置成Z字形或六边形形式。作为示例，第一接合垫280可以具有等于或大于图5A的示例实施方式的第一长度L1的第二长度L2。第一接合垫280在X方向上具有第三节距D3，并且在斜线方向上具有第四节距D4。第三节距D3和第四节距D4可以彼此相等，但不限于此。
就第一接合垫280而言，针对每条位线270可以连接至少一个第一接合垫280。然而，在一示例实施方式中，至少一些第一接合垫280可以不是对称地设置在与第一接合垫280连接的位线270上(例如，以具有垂直地重叠位线270的中心点)，并且可以设置在其中心在X方向上从线270偏移的区域中。在这种情况下，第一接合垫280可以设置为垂直地重叠与其连接的位线270，但是它们不限于此。在示例实施方式中，第一接合垫280可以设置在未设置沟道CH(参见图3和4)的区域中，或者可以设置在未设置位线270的区域中。在这种情况下，第一接合垫280可以通过额外的布线连接到位线270。上述第一接合垫280的扩展排列不限于在一示例实施方式中第一接合垫280设置成Z字形形式的情况，并且可以应用于第一接合垫规则地设置成行和列的示例实施方式、以及第一接合垫不规则地设置的示例实施方式两者。
图6A至6D是示出根据示例实施方式的半导体器件的示意性局部放大视图。图6A示出了图4的放大区域A，图6B至6D示出了与图4的区域A对应的放大区域。
参照图6A，放大并示出了在沟道CH的上部上的布线结构的布置。如以上参照图4所述，第一导电插塞262、第一位线270、第二导电插塞264和第一接合垫280顺序地设置在沟道CH的上部上。
参照图6B，布线结构可以包括顺序地堆叠在沟道CH的上部上的第一导电插塞262、第三导电插塞263、位线270、第二导电插塞264和第一接合垫280。在该示例实施方式中，第三导电插塞263可以进一步设置在第一导电插塞262和位线270之间。第三导电插塞263在下部可以具有比第一导电插塞262的直径小的直径，但不限于此。
参照图6C，布线结构可以包括顺序地堆叠在沟道CH的上部上的第四导电插塞265、第一单元布线275、第一导电插塞262、位线270、第二导电插塞264和第一接合垫280。在该示例实施方式中，第四导电插塞265和第一单元布线275可以进一步设置在沟道CH和第一导电插塞262之间。第一单元布线275可以是设置在第一导电插塞262和第四导电插塞265之间的线。因此，根据示例实施方式，即使当下部的沟道CH和上部的第一接合垫180不设置为垂直地重叠时，沟道和第一接合垫也可以使用第一单元布线275被连接。而且，第一单元布线275可以用于沟道CH和位线270之间的再布线。
参照图6D，布线结构可以包括顺序地堆叠在沟道CH的上部上的第一导电插塞262、位线270、第二导电插塞264、第二单元布线277、第五导电插塞266和第一接合垫280。换言之，在一示例实施方式中，第二单元布线277和第五导电插塞266可以进一步设置在第二导电插塞264和第一接合垫280之间。在示例实施方式中，即使当下部的沟道CH和上部的第一接合垫280在垂直方向上未平行设置时，沟道和第一接合垫也可以使用第二单元布线277被连接。
如上所述，设置在沟道CH的上部上的布线结构的结构和形式可以在示例实施方式中被各种各样地改变。
图7是示出根据示例实施方式的半导体器件的一部分的布局图。图7示出了图3的单元连接区域CTR中的主要构造的布局。
参照图7，在单元连接区域CTR1中，示出了栅电极230、单元接触插塞260和第一连接垫280在平面上的布置。
如参照图3所述的栅电极230可以具有通过栅极分隔区域SR和上分隔区域SS在特定区域中沿Y方向隔开的形式。与图3和4的示例实施方式相比，图7示出了堆叠的栅电极230的数量大的情况。栅电极230在X方向上延伸至不同的长度以成台阶状，并且也可以在Y方向上成台阶状。示出的区域对应于单个存储块，但不限于此。接触区域CP与相对于相邻区域成台阶的相应区域对应，并且在相邻的垂直层级处的不同接触区域CP可以具有相同或不同的尺寸(例如，从俯视图看到的相同或不同的长度和/或宽度)。而且，在相同的垂直层级处的不同接触区域CP可以具有相同或不同的尺寸(例如，从俯视图看到的相同或不同的长度和/或宽度)。每个接触区域CP的最小宽度可以是X方向上的第一宽度W1，或者可以是Y方向上的第二宽度W2，并且第一宽度W1和第二宽度W2可以相等或不同。
至少一个单元接触插塞260可以设置在每个接触区域CP中。至少一个单元接触插塞260可以连接到单个栅电极230。每个第一单元接触插塞260可以是在第一接触插塞262和对应的栅电极230之间延伸的连续形成的柱。至少一些单元接触插塞260(每个栅电极230超过一个单元接触插塞260)可以对应于虚设单元接触插塞或者其布置能够被省略。
第一连接垫280被示出为在平面上具有圆形形状，但是它们不限于此，并且可以根据示例实施方式具有各种形状，诸如四边形、椭圆形形状等。如这里所述的垫由导电材料形成，并且具有基本平的或平面的外表面。第一连接垫280的最大长度L3可以小于每个接触区域CP的第一宽度W1和第二宽度W2，使得在自顶向下的视图中，每个单元接触接触区域CP围绕至少一个相应的第一连接垫280。因此，第一连接垫280的节距可以等于或小于接触区域CP的节距。在这种情况下，如图所示，每个第一连接垫280可以在每个接触区域CP中设置在单元接触插塞260上。因此，第一连接垫280可以设置为在与其连接的单元接触插塞260的上部垂直地重叠单元接触插塞260。在示例实施方式中，当第一连接垫280的节距小于接触区域CP的节距时，所有第一连接垫280也可以布置在单元连接区域CTR1的设置栅电极230的区域上。
图8A至8C是示出根据示例实施方式的半导体器件的一部分的布局图。图8A至8C示出了图3的单元连接区域CTR中的主要构造的布局。
参照图8A至8C，在单元连接区域CTR中，示出了栅电极230、单元接触插塞260和第一连接垫280在平面上的布置。在图8A至8C的单元连接区域CTR2、CTR3和CTR4中，以与图7不同的方式，示出了如下情况的布局：第一连接垫280的第七节距D7和第八节距D8中的至少一个大于一些接触区域CP分别在X方向和Y方向上的节距，第五节距D5或第六节距D6。
图8A至8C中示出了彼此相邻的两个存储块。然而，确定单个存储块的栅电极230的形式和接触区域CP的数量可以在示例实施方式中各种各样地改变。在(例如，沿Y方向)彼此相邻的两个存储块中，单元接触插塞260设置在第一区域(例如，图8A的上部)中的第一存储块中，并且单元接触插塞260不设置在第二区域(例如，图8A的下部)中的第二存储块中。在这种情况下，第二区域中的第二存储块可以在X方向上的另一端连接到单元接触插塞260。因此，第一组的第一连接垫280可以在栅电极230在X方向上的一端电连接到设置在第一区域中的第一存储块中的单元接触插塞260，并且第二组的第一连接垫280可以在栅电极230在X方向上的相反端电连接到设置在第二区域中的第二存储块中的单元接触插塞260。
在图8A的单元连接区域CTR2中，第一连接垫280可以排列成行和列并排列成恒定图案。在一示例实施方式中，第一连接垫280的长度L4可以大于图7的示例实施方式中的长度L3，但不限于此。
在图8B的单元连接区域CTR3中，第一连接垫280可以排列成Z字形或六边形形状。在一示例实施方式中，第一连接垫280的长度L5可以大于图8A的示例实施方式中的长度L4，但不限于此。
在图8A和8B的示例实施方式的情况下，当待连接的单元接触插塞260的数量相对较大时，第一连接垫280可以设置为向单元连接区域CTR2和CTR3的外部延伸。例如，第一连接垫280的至少一部分可以在X方向上布置在单元连接区域CTR2和CTR3的外部区域中。
在图8C的单元连接区域CTR4中，第一连接垫280可以排列成Z字形或六边形形式。然而，在一示例实施方式中的单元连接区域CTR4中，由栅电极230提供的接触区域CP的形式可以不同于图8B的示例实施方式中的形式。
根据堆叠顺序，栅电极230可以形成第一垫区域P1、第二垫区域P2和第三垫区域P3。
第二垫区域P2仅由形成存储单元部分的栅电极230形成，并且第二垫区域P2可以根据栅电极230的数量在第一垫区域P1和第三垫区域P3之间重复多次设置。就第一垫区域P1和第三垫区域P3而言，根据示例实施方式可以包括虚设栅电极，待连接的单元接触插塞260的数量小，和/或单元接触塞260的密度可以相对较低。另一方面，就第二垫区域P2而言，单元接触插塞260用于连接到相应的接触区域CP，并且第二垫区域P2因而可以是单元接触插塞260的密度相对较高的区域。
第二垫区域P2可以包括沿Y方向延伸的成三列的第一区域P2a和成一列的第二区域P2b。第一区域P2a可以是由其中沿Y方向设置第一组接触区域CP的第一区(例如，矩形区)限定的区域，第二区域P2b可以是由其中沿Y方向设置第二组接触区域CP的第二区(例如，矩形的)限定的区域。因此，第一区域P2a和第二区域P2b的每个可以表示在Y方向上形成在单个存储块的列中的接触区域CP。第二区域P2b在X方向上的宽度W3可以大于第一区域P2a的宽度W1。例如，第二区域P2b的宽度W3可以是第一区域P2a的宽度W1的大约2倍至大约5倍。第二区域P2b在X方向上的宽度W3可以大于第一连接垫280的长度L5，并且第一区域P2a的宽度W1可以小于第一连接垫280的长度L5。第二区域P2b可以包括延伸区域ER，其在X方向上具有比第一区域P2a的宽度W1大的宽度并且其中未设置单元接触插塞260。如上所述，第二区域P2b周期性地设置在第一区域P2a的集合之间，因此可以确保设置第一连接垫280的区。
在示例实施方式中，当第一连接垫280的节距相对较大时，第一区域P2a的至少一部分可以不重叠第一连接垫280。例如，第一区域P2a内的各接触区域CP的至少部分可以不垂直重叠任何第一连接垫280。然而，即使在这种情况下，第二区域P2b也可以设置为在每个第二区域P2b的至少部分中重叠第一连接垫280。在示例实施方式中，第一区域P2a和第二区域P2b的相对数量，即，设置第二区域P2b的周期或第一区域P2a与第二区域P2b的数量比可以变化，并且可以考虑到单元接触插塞260的数量、第一连接垫280的尺寸、接触区域CP的尺寸等来确定。而且，在示例实施方式中，包括延伸区域ER的一列接触区域CP不仅可以设置在第二垫区域P2中，而且可以设置在第一垫区域P1和第三垫区域P3中。这里描述的接触区域CP也可以被描述为栅电极垫，其中无论其是否具有一个单元的长度和宽度(例如，在图8A-8C中形成正方形形状)或者无论其是否包括延伸区域，每个接触区域CP形成栅电极垫，因而可以具有多于一个单元(例如，两个单元、三个单元、四个单元等)的例如在X方向上的长度。
在第二垫区域P2中，第一连接垫280的一部分可以设置在第一区域P2a上，并且其一部分可以设置在第一区域P2a的两侧或一侧的第二区域P2b上。设置在第一区域P2a中的单个接触区域CP的上部上的第一连接垫280的数量可以小于设置在第二区域P2b中的单个接触区域CP的上部上的第一连接垫280的数量。这里，“第一连接垫280的数量”可以是指每个接触区域CP设置的第一连接垫280的平均数量。例如，与第一区域P2a中的每接触区域CP密度相比，第一连接垫280的每接触区域CP密度可以在第二区域P2b中更大。在这方面，如上所述，因为第二区域P2b具有相对更大的宽度。根据示例实施方式，在第一区域P2a和第二区域P2b中，第一连接垫280可以以每单位面积不同的密度设置，并且第二区域P2b上的密度可以相对更大。
从上面可以看出，接触区域CP可包括第一组接触区域的多个集合(例如，标记为P2a的列的集合)和第二组接触区域的多个集合(例如，标记为P2b的列的集合。因此，接触区域CP可包括两种不同类型的接触区域的多个分组，每个相同类型的分组在自顶向下视图中具有相同的布局。在自顶向下视图中，第一类型的分组可以周期性地设置在第二类型的分组之间。
为了总结某些特征，如从图7和图8A-8C的示例中可看出。在图7中，连接垫280的尺寸或节距可以小于字线连接垫的一个单元的尺寸或节距。因此，每个连接垫280可设置在相应的字线连接垫上方。图8A至8C绘出了连接垫280的尺寸或节距大于字线连接垫的单元的尺寸或节距的情况。在图8A至8C中，连接垫280可设置在相邻存储块的字线连接垫上方。作为一个示例，在这种情况下，相邻块的栅电极230可在栅电极230的沿x方向的相反端连接到接触插塞260。
更具体地，在图8A和8B中，显示了用于存储块的连接垫280的两种类型的布置图案。在这些实施方式中，一些连接垫280可以布置在单元连接区域CTR2/CTR3的外部区域中，因为连接垫280的数量可能需要与字线连接垫的数量相同。因此，连接垫280超出单元连接区域CTR2/CTR3设置，例如，设置在由存储块的字线连接垫限定的区域之外。
在图8C中，细长的字线连接垫(P2b区域)用于在单元连接区域CTR4内设置连接垫280。如图8C所示，字线连接垫可以在字线连接垫的堆叠的上部(P1)和下部(P3)具有不规则图案。然而，字线连接垫可以在该堆叠的中部(P2)具有规则图案。因此，图8C中的P1可以表示第一字线连接垫区域中(或连接区域CTR的第一部分中)的第一组字线连接垫，P3可以表示第三字线连接垫区域中(或连接区域CTR的第三部分中)的第三组字线连接垫。P2可以表示第二字线连接垫区域中(或连接区域CTR的第二部分中)的第二组字线连接垫，并且P2可以根据所包括的栅电极230的数量在P1和P3之间包括字线连接垫的重复图案。
例如，在第二字线连接垫区域(P2)中，细长区域(P2b)可以是在X方向上的具有单位尺寸(例如，在区域P2a中)的每三个字线连接垫之后提供的部分字线连接垫。因此，重复图案可以包括具有单位尺寸的多个字线连接垫(例如，3个)，接着是具有比单位尺寸大的尺寸(例如，单位尺寸加上延伸区域ER)的字线连接垫。结果，通过***区域P2b，可以确保用于设置所有连接垫280的区域，并且连接垫280可以规则地设置在用于存储块的字线连接垫上方。
在一示例实施方式中，第一连接垫280不直接位于与其连接的单元接触插塞260的上部之上，并且可以通过单独的布线连接到单元接触插塞260。这将在下面参照图9被更详细地描述。
图9是示出根据示例实施方式的半导体器件的一部分的布局图。图9示出了图8C的单元连接区域CTR4的一部分中的主要构造的布局。
参照图9，放大并示出了图8C的单元连接区域CTR4的第二垫区域P2。
每个第一连接垫280可以设置为垂直地重叠与其连接的第一区域P2a或与其连接的第二区域P2b，并且可以设置为不重叠与其连接的第一区域P2a和与其连接的第二区域P2b。第一连接垫280可以通过布线270a连接到单元接触插塞260。
详细地，单元接触插塞260如图4所示分别连接到第一导电插塞262，并且可以如图9所示通过布线270a连接到设置为在X方向和Y方向上彼此间隔开的第二导电插塞264。因此，第一导电插塞262可以连接到设置在第二导电插塞264的上部上的第一连接垫280。在示例实施方式中，第一连接垫280和单元接触插塞260之间的布线结构可以各种各样地改变。下面将参照图10A至10C更详细地描述布线结构的垂直结构。例如布线270a的水平结构可以在单个第一区域P2a上设置成最多三列或三行。在一些实施方式中，多个第一区域P2a可以被称为第一区域P2a的集合，并且第一区域P2a的该集合中的每一列可以被称为第一区域。因此，布线270a可以在上述范围内以各种形式设置在平面上。
第一连接垫280可以布置为通过逐一选择以上参照图5A和5B描述的单元阵列区域CAR中第一连接垫280的布置以及以上参照图8A至8C描述的单元连接区域CTR中第一连接垫280的布置而形成不同的图案。然而，根据示例实施方式，第一连接垫280可以布置为作为整体形成一个图案，同时逐一选择两个区域中示例实施方式的布置。
图10A至10C是示出根据示例实施方式的半导体器件的示意性局部放大视图。图10A示出了图4的放大区域B，图10B和10C示出了与图4的区域B对应的放大区域。
参照图10A，放大并示出了单元接触插塞260的上部上的布线结构的布置。如以上参照图4所述，第一导电插塞262、布线270a、第二导电插塞264和第一接合垫280顺序地设置在单元接触插塞260的上部上。设置在单元接触插塞260的上部的布线270a在半导体器件中不是用作如图2所示的位线BL0至BL2的层，而是可以是用作用于垂直连接的布线的层。
参照图10B，布线结构可以包括顺序地堆叠在单元接触插塞260的上部上的第一导电插塞262、第三导电插塞263、布线270a、第二导电插塞264和第一接合垫280。在该示例实施方式中，第三导电插塞263可以进一步设置在第一导电插塞262和布线270a之间。
参照图10C，布线结构可以包括顺序地堆叠在单元接触插塞260的上部上的第一导电插塞262、第三导电插塞263、第二导电插塞264和第一接合垫280。在该示例实施方式中，第三导电插塞263可以进一步设置在第一导电插塞262和第二导电插塞264之间，并且可以不设置布线270a。
如上所述，设置在单元接触插塞260的上部上的布线结构的结构和形式可以在示例实施方式中各种各样地改变。以上参照图6A至6D描述的在沟道CH的上部上的布线结构的结构可以应用于在单元接触插塞260上的布线结构，并且以上参照图10A和10B描述的包括布线270a的示例实施方式可以应用于在沟道CH的上部的布线结构。而且，在单个半导体器件中，设置在沟道CH的上部和单元接触插塞260的上部上的布线结构的结构不一定相同，并且可以在其上提供不同的布线结构。
图11是示出根据示例实施方式的半导体器件的示意性剖视图。
参照图11，在半导体器件100a中，第一衬底结构S1的第一接合垫280和第二衬底结构S2的第二接合垫180可以在沟道CH的上部上和单元接触插塞260的上部上具有不同的尺寸。照此，第一接合垫280和第二接合垫180可以在与图3的单元阵列区域CAR和单元连接区域CTR对应的区域中具有不同的尺寸。
第一接合垫280和第二接合垫180可以在沟道CH的上部上具有第六长度L6，并且可以在单元接触插塞260的上部上具有大于第六长度L6的第七长度L7。该实施方式可以提供这样的布置，该布置考虑了单元阵列区域CAR和单元连接区域CTR中的第一接合垫280和第二接合垫180的每单位面积数量的差异。例如，当单元连接区域CTR中的第一接合垫280和第二接合垫180的每单位面积数量相对较小时，单元连接区域CTR中的第一接合垫280和第二接合垫180相对较大地形成，因此每单位面积的第一接合垫280和第二接合垫180的面积可以被类似地控制。根据示例实施方式，沟道CH的上部上的接合垫能够相对较大地形成。
图12是示出根据示例实施方式的半导体器件的示意性剖视图。
参照图12，半导体器件200可以包括垂直堆叠的第一衬底结构S1和第二衬底结构S2。第一衬底结构S1可以以与图4的示例实施方式不同的方式包括第一存储单元区域CELL1和***电路区域PERI的全部。第二衬底结构S2可以包括额外的第二存储单元区域CELL2。在下文中，对与图4的附图标记相同的附图标记的配置的描述被同样地应用，因而其重复描述将被省略。
第一衬底结构S1可以具有第一存储单元区域CELL1设置在***电路区域PERI上并因而与其电连接的结构。对于上述连接，第一衬底结构S1还可以包括贯通布线绝缘层295。贯通布线绝缘层295可以设置为从栅电极230的上部穿过栅电极230和层间绝缘层220。单元接触插塞261可以设置在贯通布线绝缘层295中。穿过贯通布线绝缘层295的单元接触插塞261可以穿过衬底201，以直接连接到***电路区域PERI的电路布线170。穿过贯通布线绝缘层295的单元接触插塞261可以通过侧绝缘层292与衬底201绝缘。
第二存储单元区域CELL2可以具有与第一存储单元区域CELL1的结构相同或相似的结构。例如，第二存储单元区域CELL2中的包括单元接触插塞260的布线结构的布置可以不同于第一存储单元区域CELL1中的包括单元接触插塞260的布线结构的布置。第二存储单元区域CELL2可以包括第二接合垫380。第二接合垫380可以接合到第一衬底结构S1的第一接合垫280，从而将第一衬底结构S1连接到第二衬底结构S2。第一接合垫280和
第二接合垫380可以具有诸如以上参照图5A至10C所述的结构和布置。
在半导体器件200中，第一存储单元区域CELL1和第二存储单元区域CELL2的位线270可以通过包括第一接合垫280和第二接合垫380的布线结构彼此电连接。而且，第一存储单元区域CELL1和第二存储单元区域CELL2的栅电极230的至少一部分可以通过包括第一接合垫280和第二接合垫380的布线结构彼此电连接。
图13是示出根据示例实施方式的半导体器件的示意性剖视图。
参照图13，半导体器件300可以包括顺序且垂直堆叠的第一衬底结构S1、第三衬底结构S3和第二衬底结构S2。第一衬底结构S1可以包括第一存储单元区域CELL1，第三衬底结构S3可以包括***电路区域PERI，第二衬底结构S2可以包括第二存储单元区域CELL2。在下文中，与图4和12的描述重叠的描述将被省略。
***电路区域PERI还包括穿过基础衬底101的电路贯通接触插塞161、以及穿过第一***区域绝缘层190和第二***区域绝缘层195暴露于上表面和下表面的第三接合垫180A和第四接合垫180B。
电路贯通接触插塞161可以连接分别设置在基础衬底101的两个表面上的第三接合垫180A和第四接合垫180B。电路贯通接触插塞161可以穿过第一***区域绝缘层190的一部分和基础衬底101。电路贯通接触插塞161可以通过设置在一部分侧表面上的衬底绝缘层140与基础衬底101绝缘。
第三接合垫180A和第四接合垫180B分别设置在第三衬底结构S3的两个表面上，并且可以通过电路贯通接触插塞161、第二电路布线174和第三电路接触插塞166彼此连接。第四接合垫180B可以设置为与基础衬底101的上表面接触。第三接合垫180A可以接合到第一衬底结构S1的第一接合垫280，第四接合垫180B可以接合到第二衬底结构S2的第二接合垫380。因此，第三接合垫180A电连接到第一位线270和第一单元接触插塞260，第四接合垫180B可以电连接到第二位线370和第二单元接触插塞360。因此，第一衬底结构S1、第二衬底结构S2和第三衬底结构S3可以通过第三接合垫180A和第四接合垫180B彼此电连接。第一接合垫280、第二接合垫380、第三接合垫180A和第四接合垫180B可以具有诸如以上参照图5A至10C所述的结构和布置。
图14A至14H是示出根据示例实施方式的制造半导体器件的方法的示意性剖视图。图14A至14H示出了与图4的对应区域。
参照图14A，为了形成第一衬底结构S1的存储单元区域CELL，牺牲层225和层间绝缘层220在衬底201上交替地堆叠，并且牺牲层225和层间绝缘层220的一部分可以被去除，以允许牺牲层225延伸不同的长度，例如，从而具有台阶状阶梯结构。
衬底201可以是单晶硅晶片。牺牲层225可以是通过后续工艺用栅电极230替换的层。牺牲层225可以由将凭借相对于层间绝缘层220的蚀刻选择性被蚀刻的材料形成。例如，层间绝缘层220可以包括硅氧化物和硅氮化物中的至少一种，牺牲层225可以包括从硅、硅氧化物、硅碳化物和硅氮化物中选择的与层间绝缘层220的材料不同的材料。在示例实施方式中，层间绝缘层220的所有厚度可以相同，但另外的实施方式中，不同的层间绝缘层220的厚度可以不相同。
然后，为了允许层堆叠的上部中的牺牲层225延伸得比下部中的牺牲层225更短，可以重复地执行针对牺牲层225和层间绝缘层220的光刻工艺和蚀刻工艺。因此，牺牲层225可以具有台阶状形式。在示例实施方式中，牺牲层225可以形成为在端部处具有相对厚的厚度(图14A中未示出)，并且可以进一步执行对此的工艺。然后，可以提供覆盖牺牲层225和层间绝缘层220的堆叠结构的上部的单元区域绝缘层290。
参照图14B，可以提供穿过牺牲层225和层间绝缘层220的堆叠结构的沟道CH。
为了形成沟道CH，首先，堆叠结构可以被各向异性地蚀刻以形成沟道孔。由于堆叠结构的高度，沟道孔CH的侧壁可以不垂直于衬底201的上表面。在示例实施方式中，沟道孔可以形成为使衬底201的一部分凹入。
然后，外延层207、沟道区域240、栅极电介质层245、沟道绝缘层250和沟道垫255在沟道孔中形成，从而形成沟道CH。外延层207可以使用选择性外延生长(SEG)工艺而形成。外延层207可以包括单层或多层。外延层207可以包含用杂质掺杂或不含杂质的多晶硅(Si)、单晶Si、多晶锗(Ge)或单晶Ge。栅极电介质层245可以使用ALD或CVD形成为具有均匀的厚度。在上述操作中，可以提供栅极电介质层245的沿着沟道区域240垂直延伸的至少一部分。沟道区域240在沟道CH中可以形成在栅极电介质层245上。绝缘层250可以形成为填充沟道CH，并且可以是绝缘材料。然而，根据示例实施方式，导电材料而非沟道绝缘层250可以填充沟道区域240的空间。沟道垫255可以由例如多晶硅的导电材料形成。
参照图14C，提供穿过牺牲层225和层间绝缘层220的堆叠结构的开口，并且牺牲层225可以通过开口被去除。
开口可以被提供为在沿着图3的栅极分隔区域SR的未示出的区域中沿X方向延伸的沟槽的形式。牺牲层225可以使用例如湿蚀刻相对于层间绝缘层220被选择性地去除。因此，沟道CH的侧壁的一部分可以暴露在层间绝缘层220之间。
参照图14D，栅电极230被提供在从中去除了牺牲层225的区域中。
导电材料被嵌入从中去除了牺牲层225的区域中，以提供栅电极230。栅电极230可以包含金属、多晶硅或金属硅化物材料。在示例实施方式中，在提供栅电极230之前，当提供栅极电介质层245的沿着栅电极230在衬底201上水平延伸的区域时，上述区域可以首先被提供。
然后，在未示出的区域中，用作图2的公共源极线CSL的源极导电层可以被提供在开口中。然而，源极导电层不一定形成在开口中，可以形成在衬底201中。
参照图14E，布线结构，其是单元接触插塞260、贯通接触插塞261、第一导电插塞262、位线270、布线270a、第二导电插塞264和第一接合垫280，被提供在栅电极230上。
单元接触插塞260和贯通接触插塞261可以通过蚀刻单元区域绝缘层290以形成接触孔、并且在接触区域CP和衬底201的每个上嵌入导电材料而形成。第一导电插塞262可以通过蚀刻单元区域绝缘层290、并且在沟道垫255、单元接触插塞260和贯通接触插塞261上沉积导电材料而形成。
位线270和布线270a可以通过导电材料的沉积和图案化工艺而形成，或者通过形成单层(形成单元区域绝缘层290的绝缘层)、然后将其图案化并沉积导电材料而形成。第二导电插塞264可以通过蚀刻单元区域绝缘层290并在位线270和布线270a上沉积导电材料而形成。
第一接合垫280可以通过例如第二导电插塞264上的导电材料的沉积和图案化工艺而形成。第一接合垫280的上表面可以通过单元区域绝缘层290暴露，并且第一接合垫可以形成第一衬底结构S1的上表面的一部分。根据示例实施方式，与单元区域绝缘层290的上表面相比，第一接合垫280的上表面可以以进一步向上突出的形式提供。由于上述操作，存储单元区域CELL被完成，并且可以最终制备第一衬底结构S1。
参照图14F，为了形成第二衬底结构S2，电路元件120和电路布线结构在基础衬底101上形成，从而形成***电路区域PERI。
首先，电路栅极电介质层122和电路栅电极125可以在基础衬底101上顺序地形成。电路栅极电介质层122和电路栅电极125可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成。电路栅极电介质层122可以由硅氧化物形成，电路栅电极层125可以由多晶硅和金属硅化物中的至少一种形成，但示例实施方式不限于此。然后，间隔物层124和源极/漏极区域105可以在电路栅极电介质层122和电路栅电极125的两个侧壁上形成。根据示例实施方式，间隔物层124可以由多个层形成。然后，源极/漏极区域105可以通过执行离子注入工艺而形成。
电路布线结构的电路接触插塞160可以通过形成***区域绝缘层190的一部分、蚀刻并去除一部分并嵌入导电材料而被提供。作为示例，电路布线170可以通过沉积和图案化导电材料而被提供。
***区域绝缘层190可以由多个绝缘层形成。通过在用于形成电路布线结构的相应操作中形成一部分并在第三电路布线176的上部形成一部分，***区域绝缘层190可以最终被提供为覆盖电路元件120和电路布线结构。
参照图14G，第二衬底结构S2被接合到第一衬底结构S1。
例如，第一衬底结构S1和第二衬底结构S2可以通过经由施加压力接合第一接合垫280和第二接合垫180而彼此连接。第二衬底结构S2可以通过翻转第二衬底结构以允许第二接合垫180面向下而接合到第一衬底结构S1。第一衬底结构S1和第二衬底结构S2可以直接接合而无需诸如单独的粘合剂层的粘合剂的介入。例如，第一接合垫280和第二接合垫180在原子级的接合可以如上所述通过施加压力而被提供。以这种方式，第一接合垫280和第二接合垫180彼此接触。根据示例实施方式，在接合之前，为了增强接合力，可以对第一衬底结构S1的上表面和第二衬底结构S2的下表面进一步执行诸如氢等离子体处理的表面处理工艺。
在示例实施方式中，当单元区域绝缘层290在上部包括上述接合电介质层且第二衬底结构S2也具有相同的层时，不仅由于第一接合垫280和第二接合垫180之间的接合而且由于接合电介质层之间的电介质接合，可以进一步确保接合力。
参照图14H，钝化层150可以在第二衬底结构S2的基础衬底101上形成。
钝化层150可以通过经由接合工艺向上暴露的基础衬底101上的沉积工艺而形成。
然后，如图5所示，钝化层150和基础衬底101从一些区域被去除，从而暴露下部的布线结构以提供垫区域IO。因此，最终可以制造图5的半导体器件100。这里描述且在图中示出为处于相同垂直水平处的每个集合的插塞或布线可以在用于形成处于该垂直水平处的结构的单个工艺中形成。
图15是示出根据示例实施方式的包括半导体器件的电子设备的框图。
参照图15，根据一示例实施方式的电子设备1000可以包括通信单元1010、输入单元1020、输出单元1030、存储器1040和处理器1050。
通信单元1010可以包括有线/无线通信模块，诸如无线互联网模块、本地通信模块、全球定位***(GPS)模块或移动通信模块。通信单元1010中包括的有线/无线通信模块可以基于各种通信标准连接到外部通信网络以发送和接收数据。输入单元1020作为提供给用户控制电子设备1000的操作的模块可以包括机械开关、触摸屏、语音识别模块等，并且还可以包括用户可以向其输入数据的各种传感器模块。输出单元1030可以以音频或视频格式输出由电子设备1000处理的信息，存储器1040可以存储数据或者用于处理或控制处理器1050的程序。存储器1040可以包括根据以上参照图2至13描述的各种各样的示例实施方式的一个或更多个半导体器件，并且可以嵌入在电子设备1000中，或者可以通过单独的接口与处理器1050通信。处理器1050可以控制电子设备1000中包括的每个部件的操作。处理器1050可以执行与语音呼叫、视频呼叫、数据通信等相关联的控制和处理，或者可以进行用于多媒体再现和管理的控制和处理。而且，处理器1050可以经由输入单元1020处理来自用户的输入，并通过输出单元1030输出其结果，并且可以将控制电子设备1000的操作所需的数据存储在存储器1040中或者从存储器1040取回数据。
如上所述，根据本发明构思的示例实施方式，接合垫的布置在接合了两个或更多个衬底结构的结构中得到优化，因此可以提供具有提高的可靠性的半导体器件。
尽管上面已经显示并描述了示例实施方式，但是对本领域技术人员将明显的是，可以进行修改和变化而不脱离本公开的如由所附权利要求限定的范围。
本申请要求享有2018年10月1日向韩国知识产权局提交的韩国专利申请第10-2018-0116806号的优先权权益，其公开通过引用全文合并于此。

Claims (25)

1.一种半导体器件，包括：
第一衬底结构，包括第一衬底、栅电极、单元接触插塞和第一接合垫，所述栅电极在垂直于所述第一衬底的第一表面的第一方向上堆叠并彼此隔开，并且在平行于所述第一衬底的所述第一表面的第二方向上延伸不同的长度以提供接触区域，所述单元接触插塞在所述第一方向上延伸并且在所述接触区域中连接到所述栅电极，所述第一接合垫分别设置在所述单元接触插塞上以电连接到所述单元接触插塞；以及
第二衬底结构，在所述第一衬底结构上连接到所述第一衬底结构，并且包括第二衬底、电路元件和第二接合垫，所述电路元件设置在所述第二衬底上并电连接到所述栅电极，所述第二接合垫设置在所述电路元件上，以对应于所述第一接合垫并接合到所述第一接合垫，
其中，在所述第一衬底结构中，所述接触区域包括第一组接触区域和第二组接触区域，所述第一组接触区域的每个在所述第二方向上具有第一宽度，其中对于所述第二组的每个接触区域，所述接触区域的至少一部分垂直地重叠至少一个第一接合垫，并且所述接触区域在所述第二方向上具有大于所述第一宽度的第二宽度，所述第二宽度大于所述至少一个第一接合垫的宽度。
2.根据权利要求1所述的半导体器件，其中设置在由所述第一组接触区域覆盖的第一区上的所述第一接合垫的数量少于设置在由所述第二组接触区域覆盖的第二区上的所述第一接合垫的数量。
3.根据权利要求2所述的半导体器件，其中所述第一区和所述第二区的每个包括在垂直于所述第一方向和所述第二方向的第三方向上设置成行的接触区域。
4.根据权利要求1所述的半导体器件，其中所述第一宽度小于每个第一接合垫的宽度。
5.根据权利要求1所述的半导体器件，其中所述第二组接触区域周期性地设置在所述第一组接触区域之间。
6.根据权利要求1所述的半导体器件，其中，在包括所述第二组接触区域的第一区中，与设置在包括所述第一组接触区域并与所述第一区相邻的第二区中的所述单元接触插塞连接的布线延伸以连接到所述第一接合垫。
7.根据权利要求1所述的半导体器件，其中所述第一衬底结构还包括设置在所述单元接触插塞和所述第一接合垫的每个之间的至少一个接触插塞和至少一条布线。
8.根据权利要求7所述的半导体器件，其中所述第一衬底结构还包括穿过所述栅电极并垂直于所述第一衬底延伸的沟道、以及电连接到所述沟道的位线，以及
所述至少一条布线包括设置在与所述位线的水平相同的水平处的布线层。
9.根据权利要求1所述的半导体器件，其中所述第一衬底结构还包括堆叠并设置在单元接触插塞和第一接合垫的每个之间的多个接触插塞。
10.根据权利要求1所述的半导体器件，其中所述第一衬底结构还包括穿过所述栅电极并垂直于所述第一衬底延伸的沟道、电连接到所述沟道的位线、以及设置为电连接到所述位线的第三接合垫，以及
所述第二衬底结构还包括接合到所述第三接合垫的第四接合垫。
11.根据权利要求10所述的半导体器件，其中所述第三接合垫具有与所述第一接合垫的尺寸基本相同的尺寸。
12.根据权利要求10所述的半导体器件，其中所述第三接合垫具有比所述第一接合垫的尺寸小的尺寸。
13.根据权利要求10所述的半导体器件，其中所述第三接合垫电连接到所述位线，以在所述第一方向上重叠所述位线。
14.根据权利要求13所述的半导体器件，其中所述第三接合垫在所述第二方向上具有第一节距，并且在垂直于所述第一方向和所述第二方向的第三方向上具有大于所述第一节距的第二节距。
15.根据权利要求10所述的半导体器件，其中所述第三接合垫中的一些的至少一部分设置在所述位线外部的区域上。
16.根据权利要求10所述的半导体器件，其中所述第三接合垫中的一些的至少一部分设置在所述栅电极外部的区域上。
17.根据权利要求1所述的半导体器件，其中所述第二衬底结构还包括设置在所述电路元件上的基础衬底、以及在所述基础衬底上在垂直于所述基础衬底的第一表面的方向上堆叠且彼此隔开的栅电极。
18.根据权利要求1所述的半导体器件，还包括：第三衬底结构，设置在所述第二衬底结构上并连接到所述第二衬底结构，并且包括第三衬底和在所述第三衬底上在垂直于所述第三衬底的第一表面的方向上堆叠且彼此隔开的栅电极。
19.一种半导体器件，包括：
第一衬底结构，包括第一衬底、栅电极、第一沟道、第一位线、单元接触插塞和第一接合垫，所述第一衬底具有单元阵列区域和连接区域，所述栅电极在所述单元阵列区域中在垂直于所述第一衬底的第一表面的第一方向上堆叠且彼此隔开，并且在所述连接区域中在平行于所述第一衬底的所述第一表面的第二方向上延伸不同的长度以提供接触区域，所述第一沟道穿过所述栅电极并且在所述单元阵列区域中沿所述第一方向延伸，所述第一位线电连接到所述第一沟道，所述单元接触插塞在所述第一方向上延伸并且在所述接触区域中电连接到所述栅电极，每个所述第一接合垫设置为连接到所述位线中的位线或所述单元接触插塞中的单元接触插塞；以及
第二衬底结构，在所述第一衬底结构上连接到所述第一衬底结构，并且包括第二衬底、电路元件和第二接合垫，所述电路元件设置在所述第二衬底上并电连接到所述栅电极，所述第二接合垫设置在所述电路元件上，以对应于所述第一接合垫并分别接合到所述第一接合垫，
其中，在所述单元阵列区域中，所述第一接合垫布置成行和列，所述第一接合垫中的每个第一接合垫的至少一部分布置为在所述第一方向上重叠与其电连接的相应位线。
20.根据权利要求19所述的半导体器件，其中，在所述连接区域中，所述第一接合垫在所述接触区域上设置成行和列。
21.根据权利要求19所述的半导体器件，其中，在所述连接区域中，所述第一接合垫在所述接触区域上沿一个方向布置成Z字形形式。
22.根据权利要求19所述的半导体器件，其中，在所述连接区域中，所述第一接合垫布置为在所述第一方向上重叠与所述第一接合垫电连接的相应单元接触插塞。
23.根据权利要求19所述的半导体器件，其中，在所述第一衬底结构中，所述接触区域包括在所述第二方向上具有第一宽度的第一区域和在所述第二方向上具有大于所述第一宽度的第二宽度的第二区域。
24.根据权利要求23所述的半导体器件，其中所述第二宽度大于所述第一接合垫的每个的宽度，并且所述第一宽度小于所述第一接合垫的每个的宽度。
25.一种半导体器件，包括：
第一衬底结构，包括第一衬底、栅电极、第一沟道、第一位线、单元接触插塞和第一接合垫，所述第一衬底具有单元阵列区域和连接区域，所述栅电极在所述单元阵列区域中在垂直于所述第一衬底的第一表面的第一方向上堆叠且彼此隔开，并且在所述连接区域中在平行于所述第一衬底的所述第一表面的第二方向上延伸不同的长度以提供接触区域，所述第一沟道穿过所述栅电极并且在所述单元阵列区域中沿所述第一方向延伸，所述第一位线电连接到所述第一沟道，所述单元接触插塞在所述第一方向上延伸并且在所述接触区域中连接到所述栅电极，每个所述第一接合垫设置为连接到相应的第一位线或相应的单元接触插塞；以及
第二衬底结构，在所述第一衬底结构上连接到所述第一衬底结构，并且包括第二衬底、电路元件和第二接合垫，所述电路元件设置在所述第二衬底上并且电连接到所述栅电极，所述第二接合垫设置在所述电路元件上以对应于所述第一接合垫并接合到所述第一接合垫，
其中所述第一接合垫在所述单元阵列区域和所述连接区域中布置成不同的图案。
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