DE102016219275B3 - Technologisches Verfahren zur Verhinderung von vertikalen/ lateralen Inhomogenitäten beim Ätzen von Silizium - Durchkontaktierungen mittels vergrabener Ätzstoppschichten - Google Patents

Technologisches Verfahren zur Verhinderung von vertikalen/ lateralen Inhomogenitäten beim Ätzen von Silizium - Durchkontaktierungen mittels vergrabener Ätzstoppschichten Download PDF

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Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend das Bereitstellen eines Siliziumwafers mit einer Vielzahl von Erhebungen gleicher Höhe auf einer ersten Oberfläche des Siliziumwafers als Platzhalter für Silizium-Durchkontaktierungen, das Abscheiden einer Ätzstoppschicht auf der ersten Oberfläche des Siliziumswafers, das Planarisieren einer Oberfläche der Ätzstoppschicht, das permanentes Bonden eines ersten Trägerwafers auf die Oberfläche der Ätzstoppschicht, die Herstellung von Bauelementen auf oder in einer zweiten Oberfläche des Siliziumwafers in einem Front-End-of-Line-Prozess, das Ätzen einer Vielzahl von Gräben in den Siliziumwafer über einen maskierten Ätzprozess, ausgehend von der zweiten Oberfläche des Siliziumwafers, wobei jeder Graben an einem jeweiligen Ort einer Erhebung der Vielzahl von Erhebungen ausgebildet wird, das Abscheiden von Seitenwandisolationsschichten aus isolierendem Material auf Seitenwänden der Gräben, das Ausbilden von Silizium-Durchkontaktierungen durch Verfüllen der Gräben mit elektrisch leitfähigem Material, die Herstellung eines Leitbahnstapels in einem Back-End-of-Line-Prozess zur Kontaktierung der aktiven Bauelemente auf der zweiten Oberfläche des Siliziumwafers, das temporäres Bonden eines zweiten Trägerwafers auf eine Oberfläche des Leitbahnstapels, das Entfernen des ersten Trägerwafers sowie das Freilegen der Silizium-Durchkontaktierungen durch teilweises Entfernen der Ätzstoppschicht.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleitervorrichtungen, insbesondere von Wafern mit sogenannten Silizium-Durchkontaktierungen, nachfolgend auch als TSV (TSV) bezeichnet. Die Integration von vertikalen Durchkontaktierungen durch das Silizium-Substrat, also Through-Silicon Vias, findet Anwendung zum Beispiel für den Hochfrequenz Masseanschluss z.B. von rauscharmen Verstärkern (Low Noise Amplifier – LNA) und Leistungsverstärkern (Power Amplifier – PA) sowie zum Signaltransfer für dreidimensional gestapelte CMOS/BiCMOS Chips. Der grundsätzliche Aufbau eines Chips auf Siliziumbasis Si mit TSV ist in 1A dargestellt. Die in einem Dielektrikum DiE angeordneten Leitbahnstapel des Backend-of-Line BEOL sind durch das Siliziumsubstrat Si über ein Through-Silicon-Via TSV mit einer Rückseitenmetallisierung leitend verbunden.
  • Bei der Integration von TSVs innerhalb einer CMOS/BiCMOS Technologie wurden verschiedene Integrationskonzepte entwickelt, welche sich im Wesentlichen durch die Art der Integration in die Frontend-of-Line-FEOL und Backend-of-Line-BEOL-Prozessabfolge dieser Technologien unterscheiden. Dabei wird zwischen einem Via-First-(vor der Fertigung des FEOL), einem Via-Middle-(zwischen FEOL und BEOL Fertigung) und einem Via-Last-Ansatz (nach der BEOL Fertigung) unterschieden. Unabhängig vom Integrationskonzept besteht die Fabrikation der TSVs aus den drei nachfolgend beschriebenen Prozessschritten: A) Ätzen von tiefen Gräben mit hohen Aspektverhältnissen mittels des Bosch Prozesses, B) Abscheiden einer Isolatorschicht zur elektrischen Isolation des TSV zum Silizium Substrat, C) Verfüllung der Gräben mit elektrisch leitfähigem Material, diese Schritte sind in 1B dargestellt.
  • Ein wesentlicher struktureller Parameter der TSVs ist die resultierende Tiefe der TSVs, da dies die elektrischen Eigenschaften bestimmt. Die Tiefe der TSVs und damit die später realisierbare Substratdicke werden durch den Ätzprozess zur Herstellung der tiefen Gräben bestimmt. Da dieser Trockenätzprozess und die daraus resultierende Tiefe der TSVs entscheidend von der Geometrie insbesondere der Fläche der TSVs abhängt, können auf einem Wafer im Stand der Technik nur TSV-Strukturen gleicher Geometrie verwendet werden, die in einer einheitlichen Länge resultieren. Das Einstellen einer definierten und gleichbleibenden TSV-Tiefe über den Wafer ist erforderlich, da bei der späteren Freilegung und Kontaktierung der TSVs von der Wafer-Rückseite unterschiedliche TSV-Tiefen dazu führen würden, dass tieferliegende TSV im Prozess entsprechend früher freigelegt werden, während TSVs mit geringerer Tiefe noch im Substrat vergraben wären und somit elektrisch nicht kontaktiert werden können, wie es 2A anschaulich zeigt. Während TSV-1 zu stark aus dem Substrat herausragt, stellt TSV-2 hier den idealen Fall eines TSV mit minimalem Überstand über die Oberfläche des Siliziumwafers dar, wohingegen TSV-3 noch nicht freigelegt ist.
  • Unterschiedliche Geometrien von TSV-Strukturen sind beispielhaft in 2B gezeigt. Die Strukturen A stellen TSV-Balken, die Strukturen B TSV-Zylinder und die Strukturen C TSV-Hohlzylinder, also eine Ringstruktur, in einer Schnittansicht dar.
  • Erfindungsgemäß wird ein Verfahren zur Herstellung einer Halbleitervorrichtung vorgeschlagen umfassend:
    • – Bereitstellen eines Siliziumwafers mit einer Vielzahl von Erhebungen gleicher Höhe auf einer ersten Oberfläche des Siliziumwafers als Platzhalter für Silizium-Durchkontaktierungen (TSV);
    • – Abscheiden einer Ätzstoppschicht auf der ersten Oberfläche des Siliziumwafers;
    • – Planarisieren einer Oberfläche der Ätzstoppschicht;
    • – Permanentes Bonden eines ersten Trägerwafers auf die Oberfläche der Ätzstoppschicht;
    • – Herstellung von Bauelementen auf oder in einer zweiten Oberfläche des Siliziumwafers in einem Front-End-of-Line-Prozess;
    • – Ätzen einer Vielzahl von Gräben in den Siliziumwafer über einen maskierten Ätzprozess, ausgehend von der zweiten Oberfläche des Siliziumwafers, wobei jeder Graben an einem jeweiligen Ort einer Erhebung der Vielzahl von Erhebungen ausgebildet wird;
    • – Abscheiden von Seitenwandisolationsschichten aus isolierendem Material auf Seitenwänden der Gräben;
    • – Ausbilden von Silizium-Durchkontaktierungen (TSV) durch Verfüllen der Gräben mit elektrisch leitfähigem Material;
    • – Herstellung eines Leitbahnstapels in einem Back-End-of-Line-Prozess zur Kontaktierung der aktiven Bauelemente auf der zweiten Oberfläche des Siliziumwafers;
    • – Temporäres Bonden eines zweiten Trägerwafers auf eine Oberfläche des Leitbahnstapels;
    • – Entfernen des ersten Trägerwafers;
    • – Freilegen der Silizium-Durchkontaktierungen (TSV) durch teilweises Entfernen der Ätzstoppschicht.
  • Die Erfindung beruht auf der Erkenntnis, dass über eine dreidimensionale vergrabene Schicht, welche als vertikaler und horizontaler Ätzstopp beim Ätzen der tiefen TSV Gräben dient, eine einheitliche Länge der TSVs realisiert werden kann. Das heißt, dass der Ätzprozess sowohl in der Tiefe als auch in der Breite durch die vorher implementierte Struktur der Ätzstoppschicht, die aus den ursprünglichen Erhebungen resultiert, definiert und begrenzt ist. Die Herstellung dieser Ätzstoppschicht kann über grundsätzlich bekannte CMOS/BiCMOS Technologie geschehen und ist daher gut in bestehende Fertigungsabläufe integrierbar. Das Verfahrenskonzept basiert auf Standardprozessen zur Integration der TSVs sowie temporären und permanenten Wafer-Bondverfahren. Das Verfahren gemäß dem ersten Aspekt der Erfindung ermöglicht somit die Herstellung von TSVs mit einheitlicher Tiefe in einem Verfahren mit geringer Komplexität und geringem zusätzlichen Prozessaufwand. Die Integration der vergrabenen Ätzstoppschicht im Siliziumsubstrat, also im Verbund aus Siliziumwafer und erstem Trägerwafer während des Ätzprozesses, ermöglicht, über die Nutzung dieser Ätzstoppschicht als vertikalem und lateralem Stopp, während des Silizium-Ätzprozess eine definierte Länge und Tiefe der einzelnen TSVs sowie die Einstellung einer gleichmäßigen Tiefe für alle TSVs.
  • Durch die Ätzstoppschicht können auch unterschiedliche TSV-Strukturen, also TSVs mit unterschiedlichen Querschnittsgeometrien, in einem Wafer umgesetzt werden, welche ohne Ätzstopp in unterschiedlichen Tiefen resultieren würden. Die Erfindung basiert auf der Erkenntnis, dass über eine Ätzstoppschicht die Ausbildung unterschiedlicher Tiefen von TSVs verhindert werden kann. Nur bei TSVs einheitlicher Tiefe ist eine Freilegung der TSVs von der Rückseite des Wafers unproblematisch möglich ist. Die dreidimensionale Ausführung der Ätzstoppschicht, die die Oberfläche des Siliziumwafers und insbesondere die darauf befindlichen Erhebungen umgibt und nur soweit planarisiert wird, dass die Erhebungen weiterhin vollständig von der Ätzstoppschicht umgeben sind, dient als Form für die Ausbildung der späteren TSVs und gibt zusammen mit der Dicke des Siliziumwafers deren Tiefe vor. Mit dem erfindungsgemäßen Verfahren wird somit erreicht, dass TSVs mit unterschiedlichen Geometrien und gleicher Tiefe zusammen auf einem Wafer realisiert werden können.
  • Das Verfahren gemäß der Erfindung führt zu einem aktiven Siliziumwafer umfassend eine Vielzahl von Bauelementen und eine Vielzahl von Silizium-Durchkontaktierungen (TSV), wobei die Vielzahl von Silizium-Durchkontaktierungen (TSV) mindestens zwei Silizium-Durchkontaktierungen (TSV) umfasst, die unterschiedliche Geometrien aufweisen und wobei sämtliche Silizium-Durchkontaktierungen (TSV) der Vielzahl von Silizium-Durchkontaktierungen (TSV) eine einheitliche Tiefe aufweisen. Weiter führt es zu einem Chip umfassend eine Vielzahl von Bauelementen und eine Vielzahl von Silizium-Durchkontaktierungen (TSV), wobei die Vielzahl von Silizium-Durchkontaktierungen (TSV) mindestens zwei Silizium-Durchkontaktierungen (TSV) umfasst, die unterschiedliche Geometrien aufweisen und wobei sämtliche Silizium-Durchkontaktierungen (TSV) der Vielzahl von Silizium-Durchkontaktierungen (TSV) eine einheitliche Tiefe aufweisen. Die Realisierung unterschiedlicher Geometrien von TSVs auf einem Wafer oder einem Chip erlaubt es die TSVs des Wafers oder Chips einzeln an die jeweiligen Anforderungen der Bauelemente anzupassen und damit die Kontaktierung der jeweiligen Bauelemente zu optimieren. Es können mit Hilfe der Erfindung also beispielsweise sowohl TSVs mit minimalen Widerständen, also TSV-Balken, als auch TSVs mit minimierten parasitären Substratkapazitäten, also TSV-Zylinder in einem Chip realisiert werden und damit die Vorteile unterschiedlicher TSV-Geometrien flexibel genutzt werden.
  • Da je nach Anwendung unterschiedliche TSV-Strukturen vorteilhaft sein können, wie beispielsweise TSV-Balken zum Erreichen von minimalen Widerständen und Induktivitäten für Hochfrequenz-Grounding oder TSV-Ringstrukturen zur Minimierung der parasitären Substratkapazitäten für Hochfrequenz-Signalübertragung, ist eine technologische Möglichkeit zur Herstellung unterschiedlicher TSV Strukturen auf einem Wafer von entscheidender Bedeutung. Dies leistet die Erfindung und stellt somit erstmals Wafer und Chips bereit, die unterschiedliche TSV-Strukturen auf sich vereinen..
  • Nachfolgend werden Ausführungsbeispiele des erfindungsgemäßen Verfahrens und der erfindungsgemäßen Vorrichtungen beschrieben. Die zusätzlichen Merkmale der Ausführungsbeispiele können miteinander kombiniert werden, um weitere Ausführungsbeispiele zu bilden, es sei denn, sie sind ausdrücklich als Alternativen zueinander beschrieben.
  • In einer Ausführungsform umfasst das Verfahren zur Herstellung einer Halbleitervorrichtung zusätzlich nach dem Freilegen der Silizium-Durchkontaktierungen (TSV):
    • – Abscheiden einer Metallisierungssschicht auf der Ätzstoppschicht
    • – Strukturierung der Metallisierungsschicht
    • – Debonden des zweiten Trägerwafers.
  • Damit ist die Fertigung eines Wafers als Halbleitervorrichtung abgeschlossen. Endprodukt dieses Verfahrens ist ein aktiver Siliziumwafer umfassend eine Vielzahl von Bauelementen mit vollständiger Kontaktierung. In einer weiteren Ausführungsform erfolgt nach dem Debonden des zweiten Trägerwafers zusätzlich eine Vereinzelung des Siliziumwafers in einzelne Chips.
  • In einer bevorzugten Ausführungsform des Verfahrens umfasst die Ätzstoppschicht ein isolierendes Material wie beispielsweise SiO2. Dies ermöglicht es die Ätzstoppschicht nach dem Freilegen der TSVs als Isolationsschicht zwischen dem Siliziumwafer und der Metallisierungsschicht zu verwenden. Damit kann ein zusätzlicher Abscheideschritt einer Isolationsschicht vermieden werden.
  • In einer weiteren Ausführungsform findet vor der Herstellung der aktiven Bauelemente ein Abdünnen des Siliziumwafers und/oder des ersten Trägerwafers statt. Dies ist vorteilhaft um unabhängig von standardisierten Dicken der Ausgangswafer, also des unprozessierten Siliziumwafers oder des ersten Trägerwafers gewünschte Dicken der Wafer einzustellen. Insbesondere ist es vorteilhaft, wenn durch das Abdünnen des Siliziumwafers der Siliziumwafer auf eine finale Dicke für die Halbleitervorrichtung eingestellt wird. Damit können spätere Abdünnungen in Prozessschritten entfallen, in denen bereits weitere Bauelemente im oder am Wafer implementiert sind und vom Abdünnprozess in Mitleidenschaft gezogen würden.
  • In einer Ausführungsform des Verfahrens umfasst das Bereitstellen eines Siliziumwafers mit einer Vielzahl von Erhebungen gleicher Höhe auf einer ersten Oberfläche des Siliziumwafers als Platzhalter für Silizium-Durchkontaktierungen (TSV) folgende Schritte:
    • – Bereitstellen eines Siliziumwafers und
    • – Herstellen einer Vielzahl von Erhebungen gleicher Höhe auf der ersten Oberfläche des Siliziumwafers.
  • Insbesondere ist es vorteilhaft, wenn das Herstellen der Vielzahl von Erhebungen über einen Ätzprozess geschieht, beispielsweise unter Verwendung von Masken. Mit Hilfe von Ätzprozessen können Erhebungen besonders kostengünstig und effizient sowie in einer Vielzahl von Geometrien hergestellt werden.
  • In einer weiteren Ausführungsform wird mindestens eine Erhebung der Vielzahl von Erhebungen mit einer Geometrie hergestellt, die ausgewählt ist, aus einem Zylinder, einem Quader oder einem Quadrat. Diese Geometrien der Erhebung erlauben eine Herstellung der späteren TSVs in Form von TSV-Zylinder oder -Hohlzylindern, oder als TSV-Balken vordefinierter Länge und Breite. Die Abmessungen der Erhebungen wie Durchmesser, Breite und Länge definieren die späteren Abmessungen der Masken für das Ätzen der Gräben und der resultierenden TSV-Strukturen. Mit einer ringförmigen Maskierung beim Ätzprozess der Gräben werden aus TSV-Hohlzylinder am Ort zylindrischer Erhebungen hergestellt.
  • Es ist insbesondere vorteilhaft, wenn mindestens zwei Erhebungen der Vielzahl von Erhebungen mit unterschiedlichen Geometrien hergestellt werden. Damit wird die Herstellung unterschiedlicher Geometrien der Vielzahl von TSVs im Verfahren ermöglicht und es können im Endergebnis TSVs unterschiedlicher Geometrien aber mit einer einheitlichen Tiefe realisiert werden.
  • Nachfolgend werden anhand der beiliegenden Zeichnungen weitere Ausführungsbeispiele der Erfindung beschrieben. Es zeigen:
  • 1A eine schematische Darstellung eines CMOS/BiCMOS Chip mit einem Through-Silicon-Via gemäß dem Stand der Technik;
  • 1B eine schematische Darstellung der Prozessschritte zur Integration von Silizium-Durchkontaktierungen (TSV) im Via-Middle-Prozess gemäß dem Stand der Technik;
  • 2A eine schematische Darstellung eines CMOS/BiCMOS Chip mit drei Through-Silicon-Via unterschiedlicher Tiefe gemäß dem Stand der Technik;
  • 2B eine schematische Darstellung unterschiedlicher Through-Silicon-Via-Strukturen gemäß dem Stand der Technik;
  • 3A bis 3C ein Ablaufdiagramm eines Ausführungsbeispiels eines Verfahrens zur Herstellung einer Halbleitervorrichtung mit schematischen Darstellungen der Halbleitervorrichtung in unterschiedlichen Verfahrensstadien des Verfahrens.
  • Auf die 1A bis 2B wurde einleitend bereits Bezug genommen.
  • In den 3A bis 3C ist ein Verfahren zur Herstellung einer Halbleitervorrichtung 100 gemäß dem ersten Aspekt der Erfindung dargestellt. Zunächst wird in Schritt S1 ein Siliziumwafer 110 mit einer Vielzahl von Erhebungen 101, 102, 103 gleicher Höhe h auf einer ersten Oberfläche 111 des Siliziumwafers 110 bereitgestellt. Die Erhebungen 101, 102, 103 dienen im weiteren Verfahren als Platzhalter für Silizium-Durchkontaktierungen (TSV). Dabei entspricht die Querschnittsgeometrie der Erhebungen im Wesentlichen der Querschnittsgeometrie der späteren Silizium-Durchkontaktierungen (TSV). Wie in der 3A deutlich zu erkennen ist, unterscheiden sich die Dicken der Erhebungen 101 und 103 deutlich. In der gezeigten Ausführungsform wurden auf einem unprozessierten Siliziumwafer mittels Siliziumätzen die Erhebungen 101, 102, 103 hergestellt. In Schritt S2 wird eine Ätzstoppschicht 120 auf der ersten Oberfläche 111 des Siliziumwafers 110 abgeschieden. Die Ätzstoppschicht 120 ist hier aus isolierendem Material gebildet und kann so im späteren Einsatz der Halbleitervorrichtung als Isolationsschicht dienen. Die Schichtdicke der Ätzstoppschicht ist im gezeigten Ausführungsbeispiel deutlich größer als die Höhe h der Erhebungen. Im folgenden Schritt S2 erfolgt ein Planarisieren einer Oberfläche 121 der Ätzstoppschicht 120. Die Ätzstoppschicht 120 wird durch ein Chemisch-Mechanisches Polieren planarisiert, um eine sehr gute Oberflächenqualität, insbesondere in Bezug auf Rauigkeit und Topografie, zu gewährleisten.
  • In Schritt S4 wird der Siliziumwafer mittels eines permanenten Wafer Bondprozess „Top-Down" mit einem ersten Trägerwafer verbunden. Es erfolgt also ein permanentes Bonden eines ersten Trägerwafers auf die Oberfläche 121 der Ätzstoppschicht 120. Die Ätzstoppschicht 120 ist nunmehr im Verbund aus Siliziumwafer und erstem Trägerwafer als vergrabene Ätzstoppschicht angeordnet. In einem optionalen Schritt S5 werden dann Siliziumwafer 110 und erster Trägerwafer 130 auf eine jeweils gewünschte Dicke abgedünnt. Dies kann mittels mechanischen, chemischen und/oder chemisch-mechanischen Schleif-, Polier- und/oder Ätzprozessen erfolgen. Die finale Dicke des Siliziumwafers wird direkt durch das Abdünnen des Siliziumwafers bestimmt, wohingegen die Dicke des ersten Trägerwafers zur Einstellung der gesamten Dicke des Verbundes angepasst werden kann. In Schritt S6 werden auf oder in einer zweiten Oberfläche 112 des Siliziumwafers 110 Bauelemente 140, insbesondere aktive Bauelemente in einem Front-End-of-Line-Prozess hergestellt. Der permanente Bondprozess ist bevorzugt so gewählt, dass die nötigen Bondkräfte zur Verbindung von Siliziumträger und erstem Trägerwafer durch hohe Prozesstemperaturen nicht vermindert werden und damit eine hohe Bondstabilität gewährleistet ist. Im Anschluss werden die vorher beschriebenen Prozesse zur Integration der TSVs im Via-Middle-Ansatz durchgeführt.
  • Im nächsten Schritt S7 des Verfahrens, der in 3B, dargestellt ist, wird eine Vielzahl von Gräben in den Siliziumwafer über einen maskierten Ätzprozess geätzt. Der Ätzprozess geht dabei von der zweiten Oberfläche 112 des Siliziumwafers 110 aus und jeder Graben 151, 152, 153 wird an einem jeweiligen Ort einer Erhebung 101, 102, 103 der Vielzahl von Erhebungen ausgebildet. Der gewählte Ätzprozess ist im gezeigten Ausführungsbeispiel der sogenannte Bosch-Prozess, also reaktive Silizium-Ionentiefenätzen unter Nutzung einer Maske 160. Insbesondere in diesem Schritt zeigt sich die Neuartigkeit des Verfahrens, da beim Erreichen der vergrabenen Ätzstoppschicht 120 ein lateraler und vertikaler Ätzstopp wirksam wird, wie in der hervorgehobenen Detailansicht 160 durch die Pfeile angedeutet. Das heißt, dass der Ätzprozess sowohl in der Tiefe als auch in der Breite durch die vorher implementierte Struktur der Ätzstoppschicht, die aus den ursprünglichen Erhebungen resultiert, definiert und begrenzt ist. Nachfolgend werden in Schritt S8 die Seitenwandisolationsschichten 160 aus isolierendem Material auf Seitenwänden der Gräben 151, 152, 153 abgeschieden und in Schritt S9 die Gräben bzw. Löcher mit elektrisch leitfähigem Material (z.B. Cu, W, Poly-Si oder carbon nanotubes CNT) verfüllt und so die TSVs 171, 172, 173 ausgebildet. In Schritt S10 erfolgt dann die Herstellung eines Leitbahnstapels 180 in einem Back-End-of-Line-Prozess zur Kontaktierung der aktiven Bauelemente auf der zweiten Oberfläche des Siliziumwafers, es schließt sich also die BEOL Fabrikation an und im finalen Zustand des Schrittes S10 befinden sich die TSVs vergraben im Substrat des Siliziumwafers. Zur Freilegung der TSVs wird ein Carrier-Wafer-Handling-Prozess zum Handeln dünner Wafer verwendet. Hierzu erfolgt in Schritt S11 ein temporäres Bonden eines zweiten Trägerwafers 190 auf eine Oberfläche des Leitbahnstapels. Es wird im gezeigten Ausführungsbeispiel eine Bonding Layer 191 verwendet. Der Verbund bestehend aus Siliziumwafer 110 und erstem Trägerwafer 130 wird „Top-Down" über die Bonding Layer 191 mit einem zweiten Trägerwafer 190 temporär gebondet.
  • In Schritt S12, dargestellt in 3C wird der erste Trägerwafer anschließend beispielsweise durch mechanische, chemische und/oder chemisch-mechanische Schleif-, Polier- und/oder Ätzprozesse entfernt. Dadurch wird die zuvor vergrabene Ätzstoppschicht 120 freigelegt und kann direkt als Isolationsschicht für die Rückseitenmetallisierung oder Rückseitenverdrahtung dienen und muss nicht in einem zusätzlichen Prozess hergestellt werden. Durch teilweises Entfernen der Ätzstoppschicht 120 werden dann in Schritt S13 die Silizium-Durchkontaktierungen (TSV) 171, 172, 173 freigelegt. Dies erfolgt durch chemische und/oder chemisch-mechanische Polier- und/oder Ätzprozesse. In einem weiteren Schritt S14 dieser Ausführungsform des Verfahrens wird eine Metallisierungssschicht 195 auf der Ätzstoppschicht abgeschieden und so die TSVs 171, 172, 173 elektrisch kontaktiert und miteinander verbunden. In Schritt S15 wird die Metallisierungsschicht 195 strukturiert. In einem weiteren Schritt S16 wird der zweite Trägerwafer in einem Debonding-Prozess entfernt. Damit ist ein aktiver Siliziumwafer 200 mit TSVs 171, 172, 173 und Rückseitenmetallisierung 195 fertig gestellt. Die TSVs 171, 172, 173 des aktiven Siliziumwafers 200 haben unterschiedliche Geometrien, verfügen aber über eine einheitliche Tiefe. In einem hier nicht dargestellten weiteren Schritt kann der aktive Siliziumwafer 200 nunmehr zu einer Vielzahl von Chips vereinzelt werden, die ebenfalls TSVs mit unterschiedlicher Geometrie, aber gleicher Tiefe aufweisen.

Claims (9)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung (100), umfassend: – Bereitstellen eines Siliziumwafers (110) mit einer Vielzahl von Erhebungen (101, 102, 103) gleicher Höhe (h) auf einer ersten Oberfläche (111, 121) des Siliziumwafers (110) als Platzhalter für Silizium-Durchkontaktierungen (171, 172, 173); – Abscheiden einer Ätzstoppschicht (120) auf der ersten Oberfläche (111, 121) des Siliziumwafers (110); – Planarisieren einer Oberfläche (111, 121) der Ätzstoppschicht (120); – Permanentes Bonden eines ersten Trägerwafers (130) auf die Oberfläche (111, 121) der Ätzstoppschicht (120); – Herstellung von Bauelementen (140) auf oder in einer zweiten Oberfläche (112) des Siliziumwafers (110) in einem Front-End-of-Line-Prozess; – Ätzen einer Vielzahl von Gräben (151, 152, 153) in den Siliziumwafer (110) über einen maskierten Ätzprozess, ausgehend von der zweiten Oberfläche (112) des Siliziumwafers (110), wobei jeder Graben (151, 152, 153) an einem jeweiligen Ort einer Erhebung (101, 102, 103) der Vielzahl von Erhebungen (101, 102, 103) ausgebildet wird; – Abscheiden von Seitenwandisolationsschichten (160) aus isolierendem Material auf Seitenwänden der Gräben (151, 152, 153); – Ausbilden von Silizium-Durchkontaktierungen (171, 172, 173) durch Verfüllen der Gräben (151, 152, 153) mit elektrisch leitfähigem Material; – Herstellung eines Leitbahnstapels (180) in einem Back-End-of-Line-Prozess zur Kontaktierung der aktiven Bauelemente (140) auf der zweiten Oberfläche (112) des Siliziumwafers (110); – Temporäres Bonden eines zweiten Trägerwafers (190) auf eine Oberfläche (111, 121) des Leitbahnstapels (180); – Entfernen des ersten Trägerwafers (130); – Freilegen der Silizium-Durchkontaktierungen (171, 172, 173) durch teilweises Entfernen der Ätzstoppschicht (120).
  2. Verfahren nach Anspruch 1 zusätzlich umfassend nach dem Freilegen der Silizium-Durchkontaktierungen (171, 172, 173): – Abscheiden einer Metallisierungsschicht (195) auf der Ätzstoppschicht (120) – Strukturierung der Metallisierungsschicht (195) – Debonden des zweiten Trägerwafers (190)
  3. Verfahren nach einem der Ansprüche 1 oder 2, wobei vor der Herstellung der aktiven Bauelemente (140) ein Abdünnen des Siliziumwafers (110) und/oder des ersten Trägerwafers (130) stattfindet.
  4. Verfahren nach Anspruch 3, bei dem durch das Abdünnen des Siliziumwafers (110) der Siliziumwafer (110) auf eine finale Dicke für die Halbleitervorrichtung (100) eingestellt wird.
  5. Verfahren nach einem der vorstehenden Ansprüche, bei dem das Bereitstellen eines Siliziumwafers (110) mit einer Vielzahl von Erhebungen (101, 102, 103) gleicher Höhe (h) auf einer ersten Oberfläche (111, 121) des Siliziumwafers (110) als Platzhalter für Silizium-Durchkontaktierungen (171, 172, 173) folgende Schritte umfasst: – Bereitstellen eines Siliziumwafers (110) und – Herstellen einer Vielzahl von Erhebungen (101, 102, 103) gleicher Höhe (h) auf der ersten Oberfläche (111, 121) des Siliziumwafers (110).
  6. Verfahren nach Anspruch 5, bei dem das Herstellen der Vielzahl von Erhebungen (101, 102, 103) über einen Ätzprozess geschieht.
  7. Verfahren nach einem der vorstehenden Ansprüche, bei dem mindestens eine Erhebung (101, 102, 103) der Vielzahl von Erhebungen (101, 102, 103) mit einer Geometrie hergestellt wird, die ausgewählt ist aus einem Zylinder, einem Quader oder einem Quadrat.
  8. Verfahren nach einem der vorstehenden Ansprüche, bei dem mindestens zwei Erhebungen (101, 102, 103) der Vielzahl von Erhebungen (101, 102, 103) mit unterschiedlichen Geometrien hergestellt werden.
  9. Verfahren nach einem der Ansprüche 2 bis 8, bei dem nach dem Debonden des zweiten Trägerwafers (190) eine Vereinzelung des Siliziumwafers (110) in einzelne Chips erfolgt.
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